JPH06224891A - クロック再生回路 - Google Patents

Abstract

(57)【要約】 【目的】 受信データ列の各ビット幅の変動に影響され
ず、その各ビットに対して安定した同期をとることが可
能なクロック再生回路を提供する。 【構成】 第一のクロック再生回路１は、ＨＤＬＣ等の
フレーム同期パターンを有するデータ通信方式に対応す
るクロック再生回路であり、フレーム同期パターンの所
定の点を検出して、この点についてクロックを同期させ
るように構成されている。このフレーム同期パターンの
所定の点としては、ＨＤＬＣによるデータ通信方式の
（７Ｅｈ）で表現される同期パターンが連続する場合に
生じる、論理値０が連続する２ビットの中心点を使用し
ている。この点が検出された時点で受信データ列のビッ
ト同期用クロックを生成する分周回路の内容を初期化す
ることにより、受信データ列とビット同期用クロックの
位相同期をとっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ通信において受信
データからデータのビットサンプルを行うためのクロッ
ク成分を再生するクロック再生回路に関する。

【０００２】

【従来の技術】受信データ列からビットサンプルを行う
ためのクロック成分を再生するクロック再生回路は、従
来以下に述べるように構成されていた。図５は、従来の
クロック再生回路４の構成を示す図である。図６は、従
来のクロック再生回路４の各部分の信号波形のタイミン
グを示すタイミングチャートである。なお、図６に示す
各波形は、図５において同一符号を付した従来のクロッ
ク再生回路４の部分の波形を示している。従来のクロッ
ク再生回路４は、例えば「データ伝送技術実用ノウハウ
の全て」（宮崎誠一著、ＣＱ出版社刊）に開示される、
一般的なデータ通信用のクロック再生回路である。

【０００３】図５において、カウンタ４１は、入力され
る受信データ列のデータレートの（ｎ）倍の周波数のク
ロック信号（ｎ倍クロック）を（１／ｎ）の周波数に分
周して出力する非同期カウンタである。ｎ倍クロックは
図中に示すＣＬＫ入力からカウンタ４１に入力される。
また、図中に示すＣＬＲ入力には、単安定マルチバイブ
レータ（ＳＳ）４２からクリア（初期化）する信号が入
力される。単安定マルチバイブレータ４２は、受信デー
タ信号の立ち下がりを検出し、所定の時間論理値０を出
力する回路である。ここで、図中に丸印を付したカウン
タ４１および単安定マルチバイブレータ４２の入出力
は、入出力される信号が負論理であることを示す。

【０００４】以下、図６を参照して従来のクロック再生
回路４の動作を説明する。カウンタ４１は、従来のクロ
ック再生回路４の内部の発振回路（図示せず）により発
生されたｎ倍クロックを（１／ｎ）の周波数に分周す
る。ここで、ｎ倍クロックは、受信データ列と非同期の
クロックパルスである。

【０００５】一方、単安定マルチバイブレータ４２は、
受信データ列の信号の立ち下がりを検出して論理値０の
信号を出力し、その出力値を一定時間保持する。受信デ
ータ列と単安定マルチバイブレータ４２の出力信号の関
係を図６（Ａ）、（Ｂ）に示す。ここで、この単安定マ
ルチバイブレータ４２の論理値０の出力信号は、カウン
タ４１をクリアする（カウント値を０に戻す）ことが可
能なパルス幅を有すればよいので、上記保持時間は受信
データ列の１ビット分の時間に比べて非常に短い時間に
設定される。

【０００６】この単安定マルチバイブレータ４２の出力
信号はカウンタ４１のＣＬＲ入力に入力される。よっ
て、単安定マルチバイブレータ４２の出力信号が論理値
０になると同時にカウンタ４１のカウント値がクリアさ
れる。よって、クロック出力は図６（Ｃ）に示すよう
に、受信データ列の立ち下がりに同期する。以上述べた
ように、従来のクロック再生回路４は受信データ列に同
期したビットサンプル用のクロック信号の再生を行うこ
とが可能である。

【０００７】

【発明が解決しようとする課題】従来のクロック再生回
路は、以上に述べたように構成されていたので、以下に
述べるような問題点がある。受信データ列のビット幅は
一様であるとは限らない。つまり、例えば伝送路の特性
によりデータ列にジッタが発生した場合には、受信デー
タ列の各ビットのビット幅が異なる、あるいはビット幅
が経時的に変化する等が起こり得る。ここで、従来のク
ロック再生回路は、受信データ列の信号の立ち下がり、
または立ち下がりに再生したクロックを同期させてお
り、従って再生したクロックの位相が受信データ列のビ
ット幅の変化の影響を受けて変動することとなる。

【０００８】また、受信データ列において、論理値０ま
たは論理値１が長く続き、その論理値の状態の変化がな
い場合があり得る。このような場合には、クロック再生
回路はデータの論理値変化の最後の変化がビットに対す
るクロックの位相ずれ（位相偏差）を含んだまま自走す
る。よって、受信データ列の後方において、各ビットに
対するクロックの位相のずれ（位相偏差）が大きくな
り、ビットサンプルが不正確となるという問題点があ
る。

【０００９】本発明は以上に述べた従来技術の問題点に
鑑みてなされたのもであり、受信データ列の各ビット幅
の変動に影響されず、また、受信データ列において論理
値の状態変化がない部分が長く続く場合でも、受信デー
タ列の各ビットに対して同期のとれた安定したクロック
を供給可能なクロック再生回路を提供することを目的と
する。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に発明のクロック再生回路は、受信データ列のデータ速
度の整数倍の周波数のクロックを発生するクロック発生
手段と、前記データ速度の整数倍の周波数のクロックを
分周し、前記受信データ列のデータ速度と同じ周波数の
クロックを発生する分周手段と、前記フレーム同期パタ
ーンの特定部分を検出し、この特定部分と前記受信デー
タ列のデータ速度の整数倍の周波数のクロックとの関係
に基づいて前記分周手段の内容を初期化するタイミング
を決定し、前記分周手段の内容を初期化する手段とを有
する。

【００１１】また、受信データ列中のフレーム同期パタ
ーンを検出する同期検出手段と、前記フレーム同期パタ
ーンの特定部分を検出する特定部分検出手段と、前記受
信データ列のデータ速度の整数倍の周波数のクロックを
発生するクロック発生手段と、前記データ速度の整数倍
の周波数のクロックを分周し、前記受信データ列のデー
タ速度と同じ周波数のクロックを発生する分周手段と、
前記同期パターン中の特定部分の検出時から前記受信デ
ータ列のデータ速度の整数倍の周波数のクロックの数を
計数し、このクロック数が所定の数に達し、かつ、前記
同期検出手段が同期パターンを検出している場合に前記
分周手段の内容を初期化する手段とを有する。

【００１２】

【作用】同期パターン検出回路により受信データ列中の
フレーム同期パターンの検出を行い、一定パターンの検
出を行うことにより同期パターン中の特定の位置を検出
する。同期パターン検出回路で同期パターンが検出さ
れ、かつ、同期パターン中の一定パターンが検出された
場合、受信データ列のビット同期用のクロック再生に使
用される、受信データ列のデータ速度の整数倍の周波数
のクロックを計数して前記一定パターンの所定の点を受
信データ列のビット同期用のクロックの位相同期の基準
点とする。以上のことを同期パターンが受信データ列に
同期パターンが現れた場合にのみ行うことにより、受信
データ列のビット幅の変化の影響を排除する。

【００１３】

【実施例】以下、本発明のクロック再生回路の第一の実
施例について説明する。図１は、本発明の第一のクロッ
ク再生回路１の構成を示す図である。図２は、第一のク
ロック再生回路１の各部分の信号のタイミングを示すタ
イミングチャートを示す図である。なお、図２に示す
（Ａ）〜（Ｅ）の記号を付した各波形は、図１に同一の
記号を付して示す第一のクロック再生回路１の各部分の
波形である。

【００１４】第一のクロック再生回路１は、例えばＨＤ
ＬＣ、ＳＤＬＣ等のフレーム同期パターンを有するデー
タ通信方式において、データ列とともにビット同期用の
クロック信号を送出しない場合に対応した基本的なクロ
ック再生回路である。また、第一のクロック再生回路１
は従来のクロック再生回路４と異なり、受信データ列の
変化点に再生したビットサンプル用のクロックを同期さ
せるのではなく、フレーム同期パターンの所定の点を検
出して、この点についてクロックを同期させるように構
成されている。

【００１５】このフレーム同期パターンの所定の点と
は、例えばＨＤＬＣによるデータ通信方式の（７Ｅｈ）
で表現される同期パターンが連続する場合に生じる、論
理値０が連続する２ビットを特別の意味を有するビット
幅（特定ビット列幅）とし、この特定ビット列幅の中心
点を特別の意味を有する点（特定点）とした場合の特定
点である。なお、数値に付された（ｈ）はその数値が１
６進数であることを示す（以下同じ）。

【００１６】図１において、同期パターン検出回路１１
は、受信データ列のデータレートのｎ倍の周波数のクロ
ック（ｎ倍クロック）の、例えば立ち上がりに同期して
受信データ列を取り込み、その受信データ列中にフレー
ム同期パターン（７Ｅｈ）が連続して受信された場合に
そのデータ列中に存在する（００１１１１１１ｂ）（数
値に付したｂは２進数を示す。以下同じ。）のビットパ
ターンを検出する。なお、同期パターン検出回路１１で
検出するビットパターンは（００１１１１１１ｂ）に限
らず、連続するフレーム同期パターンの任意の連続する
８ビット以上を使用可能である。

【００１７】特定ビット列幅検出回路１２は、ｎ倍クロ
ックにより受信データ列中の特定ビット列（００ｂ）を
検出し、その幅をｎ倍クロックの数として検出し、記憶
する。なお、特定ビット列は必ずしも（００ｂ）でなく
ともよく、例えば（１０ｂ）あるいは（０１ｂ）であっ
てもよい。

【００１８】特定点検出回路１３は、カウンタ回路等か
ら構成され、特定ビット列の開始時点からｎ倍クロック
数をカウントし、所定の数に達した時点で特定点検出信
号を出力する。ここで、特定ビット列が上記のように
（００ｂ）以外である場合には、そのパターンに対応し
てｎ倍クロックのカウント数は変更される。

【００１９】クロック位相調整回路１４は、カウンタ回
路等から構成され、ｎ倍クロックを（１／ｎ）に分周
し、ビット同期用のクロックを生成し、クロック出力と
して出力する。ここで、クロック位相調整回路１４のカ
ウンタ回路は特定点検出回路１３から入力される特定点
検出信号がアサートされた場合クリアされる。よってク
ロック出力は特定点検出信号に同期する。第一のクロッ
ク再生回路１の各部分は図中に示すように接続されてい
る。

【００２０】以下、図２を参照して第一のクロック再生
回路１の動作について説明する。第一のクロック再生回
路１に、図２（Ａ）に示すような受信データ列が入力さ
れる。ここで、図２（Ａ）に示す受信データ列は、ＨＤ
ＬＣまたはＳＤＬＣ通信方式のフレーム同期パターンが
連続したものである。ここで、フレーム同期パターンは
８ビット（１バイト）から構成され、そのバイトの区切
りは（Ａ）に示す通りである。同期パターン検出回路１
１は、ｎ倍クロックの立ち上がりに同期して受信データ
列を取り込み、その中のビットパターン（００１１１１
１１ｂ）を検出する。

【００２１】ビットパターン（００１１１１１１ｂ）が
検出されると、同期パターン検出回路１１は図２（Ｂ）
に示すように同期パターン検出信号を論理値１と（アサ
ート）する。この同期パターン検出信号はクロック位相
調整回路１４に入力される。

【００２２】特定ビット列幅検出回路１２は、特定ビッ
ト列が検出された場合、受信データ列が論理値０である
間ｎ倍クロックを０からカウントアップし、受信データ
列が論理値１となった場合にそのカウントアップを終了
し、その値を記憶し、図２（Ｃ）に示す特定ビット列幅
検出信号として特定点検出回路１３に入力する。図２
（Ｃ）に示すように、特定ビット列幅検出信号の値は受
信データ列中のビットパターン（００ｂ）が終わり、論
理値１になった時点で変更される。ここで、特定ビット
列検出信号は数値を表現可能なパラレルデータである。
なお、特定ビット列幅検出回路１２のカウンタ回路は次
のカウントが始まるまでにクリアされる。

【００２３】特定点検出回路１３は、特定ビット列が検
出された時点からｎ倍クロックのカウントを始め、所定
数ｍだけカウントした時点で、図２（Ｄ）に示す特定点
検出信号を論理値１と（アサート）する。このｎ倍クロ
ックのカウント数ｍは、特定ビット列の開始からその中
点までのカウント数となる。この特定点検出信号はクロ
ック位相調整回路１４に入力される。クロック位相調整
回路１４は、特定点検出信号がアサートされた場合に、
同時に同期パターン検出信号がアサートされていること
を条件としてカウンタをクリアする。

【００２４】以上述べたように、第一のクロック再生回
路１においては特定点、つまり同期パターンの開始点で
位相を合せることができ、しかも特定点間においてはク
ロック位相調整回路１４のカウンタで生成されるクロッ
ク幅一定のクロック出力を得ることができる。よって、
第一のクロック再生回路１に接続されるビットサンプル
回路（図示せず）において、安定したビットサンプルを
行うことが可能となり、受信データ列の処理における誤
り発生の可能性を減少させることが可能となる。

【００２５】以下、本発明の第二の実施例について説明
する。図３は、本発明の第二のクロック再生回路２の構
成を示す図である。図４は、第二のクロック再生回路２
の各部分の信号のタイミングを示すタイミングチャート
を示す図である。なお、図４に示す（Ａ）〜（Ｉ）の記
号を付した各波形は、図３に同一の記号を付して示す第
二のクロック再生回路２の各部分の波形である。第二の
クロック再生回路２は、第一のクロック再生回路１と同
等の機能を有する変形例であり、第一のクロック再生回
路１の各部分をより具体化したクロック再生回路であ
る。

【００２６】図３において、ビットスタート検出回路２
１は、受信データ列が論理値１から論理値０に変化する
部分の信号の立ち下がりを検出し、図４（Ｂ）に示すビ
ットスタート検出信号を論理値１と（アサート）する。
ビットエンド検出回路２２は、受信データ列が論理値０
から論理値１に変化する部分の信号の立ち上がりを検出
し、図４（Ｃ）に示すビットエンド検出信号を論理値１
と（アサート）する。ビットスタート検出回路２１およ
びビットエンド検出回路２２は、論理値０の部分が特定
ビット列であるか否かにかかわらずその立ち上がり、立
ち下がりを検出する。

【００２７】２ビット中央値検出回路２３は、第一のク
ロック再生回路１における特定点検出回路１３に相当す
るものであり、カウンタ回路等から構成され、ビットス
タート検出回路２１でビットスタートが検出された時点
からのｎ倍クロック数をカウントし、２ビット幅記憶デ
ータの１／２の数に達した時点で図４（Ｇ）に示す２ビ
ット中央値検出信号を出力する。

【００２８】２ビット幅記憶回路２４は、図４（Ｄ）に
示す２ビット幅範囲検出信号がアサートされ、かつ、ビ
ットエンド検出信号がアサートされた場合にのみ２ビッ
ト幅測定回路２５で検出された２ビット幅の測定結果で
ある２ビット幅測定データを記憶する。２ビット幅測定
回路２５は、第一のクロック再生回路１の特定ビット列
幅検出回路１２に相当する回路であり、受信データの論
理値０の部分の長さをｎ倍クロックの数で測定し、次の
ビットスタート検出信号アサート時点で２ビット幅記憶
回路２４に出力する。

【００２９】２ビット幅範囲検出回路２６は、カウンタ
回路等から構成され、図４（Ｂ）に示すビットスタート
検出信号がアサートされた時点でカウント値０からｎ倍
クロックを０からカウントし、そのカウント値が一定の
範囲、例えば（ｎ＝１６）の場合に（ｎ−３）〜（ｎ＋
３）にある場合に図４（Ｅ）に示す２ビット幅範囲検出
信号を出力する。

【００３０】同期パターン検出回路２７は、第一のクロ
ック再生回路１の同期パターン検出回路１１に相当す
る。クロック発生回路２８は、例えば水晶発振回路等か
ら構成され、ｎ倍クロックを発生する回路である。クロ
ック位相調整回路２９は、第一のクロック再生回路１の
クロック位相調整回路１４に相当する。第二のクロック
再生回路２の各部分は、図３に示すように接続されてい
る。

【００３１】以下、図４を参照して第二のクロック再生
回路２の動作について説明する。第二のクロック再生回
路２には、図４（Ａ）に示す受信データ列が入力されて
いる。この受信データ列は図２（Ａ）に示した受信デー
タ列と同じである。この受信データ列はビットスタート
検出回路２１、ビットエンド検出回路２２および同期パ
ターン検出回路２７に入力される。

【００３２】ビットスタート検出回路２１では、常に受
信データ列中の論理値が論理値０から論理値１になる点
を検出し、図４（Ｂ）に示すビットスタート検出信号と
して出力する。ビットエンド検出回路２２では、常に受
信データ列中の論理値が論理値１から論理値０になる点
を検出し、図４（Ｃ）に示すビットエンド検出信号とし
て出力する。ビットスタート検出回路２１、ビットエン
ド検出回路２２は、ｎ倍クロックに同期した一種の微分
回路であるが、その他の回路、例えばアナログ素子を使
用した微分回路等に置き換えることも可能である。

【００３３】一方、同期パターン検出回路２７では、ビ
ットパターン（００１１１１１１ｂ）を検出し、図４
（Ｈ）に示す同期パターン検出信号を出力する。同期パ
ターン検出回路２７においては、例えば互いに独立した
クロックで動作する調歩同期通信回路において一般的な
方法のように、ｎ倍クロックを使用して受信データ列を
サンプリングし、一定数以上論理値１が検出した場合に
はその受信データ列のビットが論理値１であると判定
し、逆の場合にはその受信データ列のビットが論理値０
であると判定して先ずビットの論理値を再生し、その結
果を一定長記憶し、この記憶内容とビット（００１１１
１１１ｂ）を比較することによりビットパターンの検出
が行われる。

【００３４】２ビット幅測定回路２５は、ビットスター
ト検出信号のアサートからビットエンド信号のアサート
までをｎ倍クロック数により測定し２ビット幅記憶回路
２４に入力する。２ビット幅記憶回路２４では、２ビッ
ト幅範囲検出信号およびビットエンド信号のいずれもが
アサートされていることを条件として、２ビット幅測定
回路２５から入力される信号を記憶する。

【００３５】２ビット中央値検出回路２３は、ビットス
タート検出信号がアサートされた時点から、ｎ倍クロッ
クでｎクロック分の位置を特定点と判定し、この部分に
図４中（Ｇ）で示す２ビット中央値検出信号を出力す
る。

【００３６】２ビット中央値検出信号および同期パター
ン検出信号はクロック位相調整回路２９に入力される。
ここで、２ビット中央値検出信号がアサートされ、か
つ、同期パターン検出信号がアサートされている場合、
クロック位相調整回路２９のカウンタはクリアされれ、
クロック出力信号となる。以上で図４（Ｉ）に示すクロ
ック出力は２ビット中央値検出信号に同期することとな
る。

【００３７】本発明の第一のクロック再生回路１および
第二のクロック再生回路２によれば、フレーム同期パタ
ーンのない情報データが受信データ列として受信されて
いる間は同期合わせを行わないために、従来のクロック
再生回路４に見られるような受信データ列のビット幅の
変化の影響を受けにくいクロック再生回路を得ることが
可能である。

【００３８】また、クロック発生回路２８に、例えばＰ
ＬＬを使用した周波数可変型の発振回路を使用し、図中
に点線で示すようにビットスタート検出信号を入力し、
ｎ倍クロックの位相を変化させ、さらに受信データ列に
位相の合ったクロック出力を得るように構成してもよ
い。以上に述べた本発明のクロック再生回路は、例えば
実施例中に記した変形例のように種々の構成を採ること
ができる。以上述べた各実施例は例示である。

【００３９】

【発明の効果】以上述べたように本発明によれば、受信
データ列の各ビット幅の変動に影響されず、また、受信
データ列において論理値の状態変化がない部分が長く続
く場合でも、受信データ列の各ビットに対して同期のと
れた安定したクロックを供給可能なクロック再生回路を
提供することが可能である。

【図面の簡単な説明】

【図１】本発明の第一のクロック再生回路の構成を示す
図である。

【図２】第一のクロック再生回路の各部分の信号のタイ
ミングを示すタイミングチャートを示す図である。

【図３】本発明の第二のクロック再生回路の構成を示す
図である。

【図４】第二のクロック再生回路の各部分の信号のタイ
ミングを示すタイミングチャートを示す図である。

【図５】従来のクロック再生回路の構成を示す図であ
る。

【図６】従来のクロック再生回路の各部分の信号波形の
タイミングを示すタイミングチャートである。

【符号の説明】

１・・・第一のクロック抽出回路 １１・・・同期パターン検出回路 １２・・・特定ビット列幅検出回路 １３・・・特定点検出回路 １４・・・クロック位相調整回路 １５・・・クロック発生回路 ２・・・第二のクロック抽出回路 ２１・・・ビットスタート検出回路 ２２・・・ビットエンド検出回路 ２３・・・２ビット中央値検出回路 ２４・・・２ビット幅記憶回路 ２５・・・２ビット幅測定回路 ２６・・・２ビット幅範囲検出回路 ２７・・・同期パターン検出回路 ２８・・・クロック発生回路 ２９・・・クロック位相調整回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】受信データ列のデータ速度の整数倍の周波
   数のクロックを発生するクロック発生手段と、 前記データ速度の整数倍の周波数のクロックを分周し、
   前記受信データ列のデータ速度と同じ周波数のクロック
   を発生する分周手段と、 前記フレーム同期パターンの特定部分を検出し、この特
   定部分と前記受信データ列のデータ速度の整数倍の周波
   数のクロックとの関係に基づいて前記分周手段の内容を
   初期化するタイミングを決定し、前記分周手段の内容を
   初期化する手段とを有するクロック再生回路。
2. 【請求項２】受信データ列中のフレーム同期パターンを
   検出する同期検出手段と、 前記フレーム同期パターンの特定部分を検出する特定部
   分検出手段と、 前記受信データ列のデータ速度の整数倍の周波数のクロ
   ックを発生するクロック発生手段と、 前記データ速度の整数倍の周波数のクロックを分周し、
   前記受信データ列のデータ速度と同じ周波数のクロック
   を発生する分周手段と、 前記同期パターン中の特定部分の検出時から前記受信デ
   ータ列のデータ速度の整数倍の周波数のクロックの数を
   計数し、このクロック数が所定の数に達し、かつ、前記
   同期検出手段が同期パターンを検出している場合に前記
   分周手段の内容を初期化する手段とを有するクロック再
   生回路。