JPH06224748A - 可変分周回路 - Google Patents
可変分周回路Info
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- JPH06224748A JPH06224748A JP32A JP21984191A JPH06224748A JP H06224748 A JPH06224748 A JP H06224748A JP 32 A JP32 A JP 32A JP 21984191 A JP21984191 A JP 21984191A JP H06224748 A JPH06224748 A JP H06224748A
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- circuit
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Abstract
(57)【要約】
【目的】 簡素な回路で、デューティ比50%の奇数分
周を可能とする。 【構成】 バイナリカウンタ10の計数値のうち、最上
位ビットを除くビットを一致検出回路20の上位ビット
に、クロックパルスの反転値をLSBに、入力する。一
致検出回路20への入力値が分周比設定レジスタ14の
内容と一致すると、一致検出回路20の出力がHになり
フリップフロップ21がリセットされる。バイナリカウ
ンタ10の計数値が分周比設定レジスタ14の内容と一
致すると、フリップフロップ21がセットされバイナリ
カウンタ10がリセットされる。デューティ比50%の
奇数分周出力が得られる。
周を可能とする。 【構成】 バイナリカウンタ10の計数値のうち、最上
位ビットを除くビットを一致検出回路20の上位ビット
に、クロックパルスの反転値をLSBに、入力する。一
致検出回路20への入力値が分周比設定レジスタ14の
内容と一致すると、一致検出回路20の出力がHになり
フリップフロップ21がリセットされる。バイナリカウ
ンタ10の計数値が分周比設定レジスタ14の内容と一
致すると、フリップフロップ21がセットされバイナリ
カウンタ10がリセットされる。デューティ比50%の
奇数分周出力が得られる。
Description
【0001】
【産業上の利用分野】本発明は、クロックパルス(C
P)を分周する可変分周回路に関する。
P)を分周する可変分周回路に関する。
【0002】
【従来の技術】従来から、可変の分周回路が知られてい
る。図3には、一従来例に係る可変分周回路の構成が示
されている。
る。図3には、一従来例に係る可変分周回路の構成が示
されている。
【0003】この図に示される可変分周回路は、クロッ
クパルス(CP)をその立ち上がりタイミングで計数す
るバイナリカウンタ10と、バイナリカウンタ10の計
数値を分周比設定レジスタ14の内容と比較し一致して
いる場合にトリガ信号を出力する一致検出回路12と、
一致検出回路12の出力を取り込むTフリップフロップ
16と、から構成されている。バイナリカウンタ10
は、一致検出回路12の出力Aが立ち上がった時点でリ
セットされ、Tフリップフロップ(以下TF/F)16
の出力は同時点で反転する。
クパルス(CP)をその立ち上がりタイミングで計数す
るバイナリカウンタ10と、バイナリカウンタ10の計
数値を分周比設定レジスタ14の内容と比較し一致して
いる場合にトリガ信号を出力する一致検出回路12と、
一致検出回路12の出力を取り込むTフリップフロップ
16と、から構成されている。バイナリカウンタ10
は、一致検出回路12の出力Aが立ち上がった時点でリ
セットされ、Tフリップフロップ(以下TF/F)16
の出力は同時点で反転する。
【0004】図4には、この従来例の動作が示されてい
る。この図に示されるように、分周比設定レジスタ14
の設定内容がNである場合、一致検出回路12の出力A
は、CPのN周期ごとに立ち上がる。TF/F16の出
力は、このAの立ち上がりに応じて反転するため、この
従来例において得られる分周信号(TF/F16の出
力)には、CPを2N分周した出力となる。
る。この図に示されるように、分周比設定レジスタ14
の設定内容がNである場合、一致検出回路12の出力A
は、CPのN周期ごとに立ち上がる。TF/F16の出
力は、このAの立ち上がりに応じて反転するため、この
従来例において得られる分周信号(TF/F16の出
力)には、CPを2N分周した出力となる。
【0005】このような可変分周回路は、各種の計測機
器等に適用可能である。例えば、積算計、スピードメー
タ、タコメータ等の自動車用の計器に適用される分周器
や、FM変調、VCOの分周器、ファンクションジェネ
レータ、プッシュホン用の可変周波数発生器、時計用等
の分周器等にも適用可能である。
器等に適用可能である。例えば、積算計、スピードメー
タ、タコメータ等の自動車用の計器に適用される分周器
や、FM変調、VCOの分周器、ファンクションジェネ
レータ、プッシュホン用の可変周波数発生器、時計用等
の分周器等にも適用可能である。
【0006】
【発明が解決しようとする課題】しかしながら、従来の
可変分周回路においては、デューティ比約50%の奇数
分周出力を得ることができないという問題点があった。
すなわち、TF/Fの出力は分周比設定レジスタの内容
Nの2倍、すなわち2N分周された出力であるから、分
周比は必ず偶数となる。むろん、一致検出回路の出力A
を分周出力としたり、あるいはCPの立ち上がり及び立
ち下がりを共に監視することも可能であるが、このよう
にすると、デューティ比が50%にならず、あるいは著
しく複雑な回路構成となる。
可変分周回路においては、デューティ比約50%の奇数
分周出力を得ることができないという問題点があった。
すなわち、TF/Fの出力は分周比設定レジスタの内容
Nの2倍、すなわち2N分周された出力であるから、分
周比は必ず偶数となる。むろん、一致検出回路の出力A
を分周出力としたり、あるいはCPの立ち上がり及び立
ち下がりを共に監視することも可能であるが、このよう
にすると、デューティ比が50%にならず、あるいは著
しく複雑な回路構成となる。
【0007】本発明は、CPが約50%のデューティ比
を有している場合に、これを利用して、デューティ比5
0%の奇数分周を簡素な回路構成で実現することを目的
とする。
を有している場合に、これを利用して、デューティ比5
0%の奇数分周を簡素な回路構成で実現することを目的
とする。
【0008】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、CPを反転させるインバータと、
インバータの出力を最下位ビットとして、カウンタの計
数値のうち最上位ビットを除くビットを1ビット上シフ
トして上位ビットとして、取り込み、取り込んだ値が所
定の設定値に一致している場合に信号を出力してRSF
/Fの出力値を反転させる第2の一致検出回路と、を備
えることを特徴とする。
るために、本発明は、CPを反転させるインバータと、
インバータの出力を最下位ビットとして、カウンタの計
数値のうち最上位ビットを除くビットを1ビット上シフ
トして上位ビットとして、取り込み、取り込んだ値が所
定の設定値に一致している場合に信号を出力してRSF
/Fの出力値を反転させる第2の一致検出回路と、を備
えることを特徴とする。
【0009】
【作用】本発明においては、カウンタがデューティ比約
50%のCPの立ち下がり又は立ち上がりタイミングで
計数を行い、この計数値が2個の一致検出回路に出力さ
れる。
50%のCPの立ち下がり又は立ち上がりタイミングで
計数を行い、この計数値が2個の一致検出回路に出力さ
れる。
【0010】このうち片方(第2の一致検出回路)に
は、カウンタの計数値のうち最上位ビットを除くビット
が上位ビットとして入力され、最下位ビットにはインバ
ータにより反転されたCPが入力される。したがって、
カウンタの計数値がnであるときには、第2の一致検出
回路への入力は、CPの前半周期で2n、後半周期で2
n+1となる。第2の一致検出回路は、このような入力
が所定の設定値Nに一致している時点、すなわち前回カ
ウンタがリセットされてからN×(CP周期/2)経過
した時点で信号を出力する。
は、カウンタの計数値のうち最上位ビットを除くビット
が上位ビットとして入力され、最下位ビットにはインバ
ータにより反転されたCPが入力される。したがって、
カウンタの計数値がnであるときには、第2の一致検出
回路への入力は、CPの前半周期で2n、後半周期で2
n+1となる。第2の一致検出回路は、このような入力
が所定の設定値Nに一致している時点、すなわち前回カ
ウンタがリセットされてからN×(CP周期/2)経過
した時点で信号を出力する。
【0011】本発明は、さらに、カウンタの計数値がN
に一致している時点で、すなわち前回カウンタがリセッ
トされてからN×(CP周期)経過した時点で信号を出
力する一致検出回路を備えている。
に一致している時点で、すなわち前回カウンタがリセッ
トされてからN×(CP周期)経過した時点で信号を出
力する一致検出回路を備えている。
【0012】本発明では、これら2個の一致検出回路の
出力に応じRSF/Fの出力値が反転するため、当該R
SF/Fの出力は、CPがN分周され、かつデューティ
比が約50%の信号となる。言い換えれば、Nの設定次
第でデューティ比約50%の奇数分周が可能な可変分周
回路が実現される。
出力に応じRSF/Fの出力値が反転するため、当該R
SF/Fの出力は、CPがN分周され、かつデューティ
比が約50%の信号となる。言い換えれば、Nの設定次
第でデューティ比約50%の奇数分周が可能な可変分周
回路が実現される。
【0013】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図3に示される従来例と同様の
構成には同一の符号を付し、説明を省略する。
基づき説明する。なお、図3に示される従来例と同様の
構成には同一の符号を付し、説明を省略する。
【0014】図1には、本発明の一実施例に係る可変分
周回路の構成が示されている。この図に示されるよう
に、本実施例の可変分周回路は、図3に示される従来例
の回路に加えインバータ18及び一致検出回路20を備
えている。インバータ18はCPを反転させ一致検出回
路20のLSBに入力するよう設けられており、一致検
出回路20の上位ビットには、バイナリカウンタ10出
力の下位ビット(最上位ビットを除くビット)が入力さ
れている。また、分周比設定レジスタ14の出力は一致
検出回路12に加え20にも入力されており、一致検出
回路12及び20の出力は共にRSF/F21に入力さ
れる。RSF/F21のS入力には一致検出回路12の
出力が、R入力には一致検出回路20の出力が供給され
ている。
周回路の構成が示されている。この図に示されるよう
に、本実施例の可変分周回路は、図3に示される従来例
の回路に加えインバータ18及び一致検出回路20を備
えている。インバータ18はCPを反転させ一致検出回
路20のLSBに入力するよう設けられており、一致検
出回路20の上位ビットには、バイナリカウンタ10出
力の下位ビット(最上位ビットを除くビット)が入力さ
れている。また、分周比設定レジスタ14の出力は一致
検出回路12に加え20にも入力されており、一致検出
回路12及び20の出力は共にRSF/F21に入力さ
れる。RSF/F21のS入力には一致検出回路12の
出力が、R入力には一致検出回路20の出力が供給され
ている。
【0015】次に、この実施例の動作について説明す
る。図2には、この実施例の動作がタイミングチャート
として示されている。
る。図2には、この実施例の動作がタイミングチャート
として示されている。
【0016】今、分周比設定レジスタ14には分周比と
してN=5が設定されているものとする。バイナリカウ
ンタ10は、CPの立ち上がりに応じて計数を行うた
め、一致検出回路12からの出力(トリガ)が得られる
のはバイナリカウンタ10の計数値がNに一致した時点
である。
してN=5が設定されているものとする。バイナリカウ
ンタ10は、CPの立ち上がりに応じて計数を行うた
め、一致検出回路12からの出力(トリガ)が得られる
のはバイナリカウンタ10の計数値がNに一致した時点
である。
【0017】一方、一致検出回路20から出力が得られ
るのは、N=2n+1となるタイミングである。ここ
で、nはバイナリカウンタ10の計数値を表わしてい
る。すなわち、バイナリカウンタ10の計数値は1ビッ
トMSB側にシフトして一致検出回路20に入力されて
いるため、バイナリカウンタ10の計数値がnである時
には、当該バイナリカウンタ10から一致検出回路20
に2nが入力されることとなる。一致検出回路20のL
SBにはCPをインバータ18により反転した値が入力
されている。従って、CPの前半周期においては、一致
検出回路20のLSBにはL値が、後半周期にはH値
が、入力されることになる。言い換えれば、バイナリカ
ウンタ10の計数値がnであるCP周期の前半周期にお
いては2nが、後半周期には2n+1が、一致検出回路
20に入力される。
るのは、N=2n+1となるタイミングである。ここ
で、nはバイナリカウンタ10の計数値を表わしてい
る。すなわち、バイナリカウンタ10の計数値は1ビッ
トMSB側にシフトして一致検出回路20に入力されて
いるため、バイナリカウンタ10の計数値がnである時
には、当該バイナリカウンタ10から一致検出回路20
に2nが入力されることとなる。一致検出回路20のL
SBにはCPをインバータ18により反転した値が入力
されている。従って、CPの前半周期においては、一致
検出回路20のLSBにはL値が、後半周期にはH値
が、入力されることになる。言い換えれば、バイナリカ
ウンタ10の計数値がnであるCP周期の前半周期にお
いては2nが、後半周期には2n+1が、一致検出回路
20に入力される。
【0018】従って、例えば分周比設定レジスタ14の
内容が5である場合には、バイナリカウンタ10の計数
値が2であるCP周期の後半周期において、一致検出回
路20の出力値がHとなる。RSF/F21は、これに
応じリセットされる。一方、先に述べたように、一致検
出回路12の出力が立ち上がった場合にRSF/F26
はセットされるため、RSF/F21の出力はCPをN
分周した出力となる。この様に、本実施例によれば、デ
ューティ比が約50%のCPを反転して用いることによ
り、デューティ比約50%の奇数分周出力を簡素な回路
構成で得ることが可能となる。なお、CPのデューティ
比を一般にD%として表わす場合には、RSF/F21
の出力のデューティ比は次のような値となる。
内容が5である場合には、バイナリカウンタ10の計数
値が2であるCP周期の後半周期において、一致検出回
路20の出力値がHとなる。RSF/F21は、これに
応じリセットされる。一方、先に述べたように、一致検
出回路12の出力が立ち上がった場合にRSF/F26
はセットされるため、RSF/F21の出力はCPをN
分周した出力となる。この様に、本実施例によれば、デ
ューティ比が約50%のCPを反転して用いることによ
り、デューティ比約50%の奇数分周出力を簡素な回路
構成で得ることが可能となる。なお、CPのデューティ
比を一般にD%として表わす場合には、RSF/F21
の出力のデューティ比は次のような値となる。
【0019】 N=偶数の時 50% N=奇数の時 ((N−1)/2+D/100)/N×
100% また、本実施例においてNを1に設定した場合には分周
されていない出力(CP)が、Nに0を設定した場合に
はHまたはLに固定された出力が、それぞれ得られる。
100% また、本実施例においてNを1に設定した場合には分周
されていない出力(CP)が、Nに0を設定した場合に
はHまたはLに固定された出力が、それぞれ得られる。
【0020】なお、Nを偶数とした場合については詳細
には説明しなかったが、この場合にもデューティ比50
%となることは簡単に確認可能である。
には説明しなかったが、この場合にもデューティ比50
%となることは簡単に確認可能である。
【0021】
【発明の効果】以上説明したように、本発明によれば、
その最下位ビットにCPの反転値を入力する第2の一致
検出回路を設け、RSF/Fをその出力でリセットする
ようにしたため、デューティ比約50%の奇数分周出力
が得られる。これにより、積算計等のようにデューティ
比約50%の分周出力を求める機器に適用するのに好ま
しい簡素な構成の可変分周回路が得られる。
その最下位ビットにCPの反転値を入力する第2の一致
検出回路を設け、RSF/Fをその出力でリセットする
ようにしたため、デューティ比約50%の奇数分周出力
が得られる。これにより、積算計等のようにデューティ
比約50%の分周出力を求める機器に適用するのに好ま
しい簡素な構成の可変分周回路が得られる。
【図1】本発明の一実施例に係る可変分周回路の構成を
示すブロック図である。
示すブロック図である。
【図2】この実施例の動作を示すタイミングチャートで
ある。
ある。
【図3】一従来例に係る可変分周回路の構成を示すブロ
ック図である。
ック図である。
【図4】この従来例の動作を示すタイミングチャートで
ある。
ある。
10 バイナリカウンタ 12,20 一致検出回路 14 分周比設定レジスタ 16 Tフリップフロップ 18 インバータ 21 RSフリップフロップ
Claims (1)
- 【請求項1】 クロックパルスの立ち下がり又は立ち上
がりタイミングで計数するカウンタと、カウンタの計数
値が所定の設定値に一致している場合に信号を出力しカ
ウンタをリセットする一致検出回路と、一致検出回路の
出力信号に応じて出力値を反転させるフリップフロップ
と、を備え、クロックパルスを分周してフリップフロッ
プから出力する可変分周回路において、 クロックパルスを反転させるインバータと、 インバータの出力を最下位ビットとして、カウンタの計
数値のうち最上位ビットを除くビットを1ビット上シフ
トして上位ビットとして、取り込み、取り込んだ値が前
記所定の設定値に一致している場合に信号を出力してフ
リップフロップの出力値を反転させる第2の一致検出回
路と、 を備えることを特徴とする可変分周回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21984191A JP2908080B2 (ja) | 1991-08-30 | 1991-08-30 | 可変分周回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21984191A JP2908080B2 (ja) | 1991-08-30 | 1991-08-30 | 可変分周回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06224748A true JPH06224748A (ja) | 1994-08-12 |
JP2908080B2 JP2908080B2 (ja) | 1999-06-21 |
Family
ID=16741900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21984191A Expired - Fee Related JP2908080B2 (ja) | 1991-08-30 | 1991-08-30 | 可変分周回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2908080B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002217689A (ja) * | 2001-01-17 | 2002-08-02 | Sanyo Electric Co Ltd | 周波数可変rc発振器及びマイクロコンピュータ |
JP2015139103A (ja) * | 2014-01-22 | 2015-07-30 | 学校法人東海大学 | 可変分周器 |
-
1991
- 1991-08-30 JP JP21984191A patent/JP2908080B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002217689A (ja) * | 2001-01-17 | 2002-08-02 | Sanyo Electric Co Ltd | 周波数可変rc発振器及びマイクロコンピュータ |
JP2015139103A (ja) * | 2014-01-22 | 2015-07-30 | 学校法人東海大学 | 可変分周器 |
Also Published As
Publication number | Publication date |
---|---|
JP2908080B2 (ja) | 1999-06-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |