JPH06223036A - シリアル通信装置 - Google Patents
シリアル通信装置Info
- Publication number
- JPH06223036A JPH06223036A JP1170093A JP1170093A JPH06223036A JP H06223036 A JPH06223036 A JP H06223036A JP 1170093 A JP1170093 A JP 1170093A JP 1170093 A JP1170093 A JP 1170093A JP H06223036 A JPH06223036 A JP H06223036A
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Abstract
(57)【要約】
【目的】 シリアル通信装置において、ＣＰＵの処理が
複雑であってもデータ入力を確実に行ない、かつレジス
タ数を削減する。 【構成】 シリアル出力用レジスタ（Ｐ→Ｓレジスタ１
２）は共通で使用し、シリアル入力用レジスタ（Ｓ→Ｐ
レジスタ１３，１４）は入出力部（ユニット１６，１
７）の数だけ持たせて、タイミング＆切換制御部１５に
より相手先ユニット別にシフトクロックを切り換える。
複雑であってもデータ入力を確実に行ない、かつレジス
タ数を削減する。 【構成】 シリアル出力用レジスタ（Ｐ→Ｓレジスタ１
２）は共通で使用し、シリアル入力用レジスタ（Ｓ→Ｐ
レジスタ１３，１４）は入出力部（ユニット１６，１
７）の数だけ持たせて、タイミング＆切換制御部１５に
より相手先ユニット別にシフトクロックを切り換える。
Description
【０００１】
【産業上の利用分野】本発明は、メインＣＰＵが複数の
相手先に対してシリアル通信を行なう装置に関し、特に
レジスタの節約に好適なシリアル通信装置に関する。
相手先に対してシリアル通信を行なう装置に関し、特に
レジスタの節約に好適なシリアル通信装置に関する。
【０００２】
【従来の技術】従来、シリアルインタフェースは、パラ
レルインタフェースに比べて信号線が少なくて済むた
め、高速度を要求されない場合のインタフェースとして
用いられている。また、メインのＣＰＵが複数の相手先
に対してシリアルインタフェースを行なう場合、本来は
その相手先の数だけ出力バッファ（パラレル／シリアル
レジスタ）と入力バッファ（シリアル／パラレルレジス
タ）が必要である。そこで、これらのレジスタを節約す
るために、パラレル／シリアルレジスタとシリアル／パ
ラレルレジスタを共通化し、相手先別に切り換えてイン
タフェースを行なう方法が用いられている。なお、この
種の装置に関するものとしては、例えば、特開昭６２−
２８６１４８号がある。
レルインタフェースに比べて信号線が少なくて済むた
め、高速度を要求されない場合のインタフェースとして
用いられている。また、メインのＣＰＵが複数の相手先
に対してシリアルインタフェースを行なう場合、本来は
その相手先の数だけ出力バッファ（パラレル／シリアル
レジスタ）と入力バッファ（シリアル／パラレルレジス
タ）が必要である。そこで、これらのレジスタを節約す
るために、パラレル／シリアルレジスタとシリアル／パ
ラレルレジスタを共通化し、相手先別に切り換えてイン
タフェースを行なう方法が用いられている。なお、この
種の装置に関するものとしては、例えば、特開昭６２−
２８６１４８号がある。
【０００３】
【発明が解決しようとする課題】上記従来技術では、パ
ラレル／シリアルレジスタとシリアル／パラレルレジス
タを共通化した場合、ある相手先に対して出力を行なっ
た後、別の相手先に対して出力するときは、前のデータ
出力のシフト時間を待たなければならない。また、デー
タ入力に関しても同様であり、シリアル／パラレルレジ
スタに保持したデータをＣＰＵが取り込む前に別の相手
からのデータ入力があるとデータが失われてしまう。す
なわち、ＣＰＵの処理が複雑になり、相手先によってシ
リアル通信をメイン処理で行なったり、割込みで行なう
ようになると、ＣＰＵが一つのレジスタから相手先別の
データを時間と順序管理をして正しく取り込むことが困
難になる。但し、データ出力の方はシフト時間を保証す
るだけなので比較的容易に実現できる。本発明の目的
は、このような問題点を改善し、ＣＰＵの処理が複雑で
あってもデータ入力が確実に行なえ、かつ出力側のレジ
スタを節約できるシリアル通信装置を提供することにあ
る。また、ＣＰＵの処理方法に応じ、相手先を幾つかま
とめて入力を制御できる場合には、グループ化したシリ
アル入出力部ごとに一つのシリアル／パラレルレジスタ
を使用することにより、入力側のレジスタを節約するこ
とを目的とする。
ラレル／シリアルレジスタとシリアル／パラレルレジス
タを共通化した場合、ある相手先に対して出力を行なっ
た後、別の相手先に対して出力するときは、前のデータ
出力のシフト時間を待たなければならない。また、デー
タ入力に関しても同様であり、シリアル／パラレルレジ
スタに保持したデータをＣＰＵが取り込む前に別の相手
からのデータ入力があるとデータが失われてしまう。す
なわち、ＣＰＵの処理が複雑になり、相手先によってシ
リアル通信をメイン処理で行なったり、割込みで行なう
ようになると、ＣＰＵが一つのレジスタから相手先別の
データを時間と順序管理をして正しく取り込むことが困
難になる。但し、データ出力の方はシフト時間を保証す
るだけなので比較的容易に実現できる。本発明の目的
は、このような問題点を改善し、ＣＰＵの処理が複雑で
あってもデータ入力が確実に行なえ、かつ出力側のレジ
スタを節約できるシリアル通信装置を提供することにあ
る。また、ＣＰＵの処理方法に応じ、相手先を幾つかま
とめて入力を制御できる場合には、グループ化したシリ
アル入出力部ごとに一つのシリアル／パラレルレジスタ
を使用することにより、入力側のレジスタを節約するこ
とを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のシリアル通信装置は、複数のシリアル入出
力部（図１のユニット１６，１７）で共通に使用する１
個のシリアル出力用レジスタ（Ｐ→Ｓレジスタ１２）
と、その入出力部と１対１に対応するシリアル入力用レ
ジスタ（Ｓ→Ｐレジスタ１３，１４）とを備えたことに
特徴がある。また、複数のシリアル入出力部（図３のユ
ニット１８〜２１）で共通に使用する１個のシリアル出
力用レジスタ（Ｐ→Ｓレジスタ１２）と、ＣＰＵの処理
に応じて複数のグループに分けられたシリアル入出力部
とそのグループごとに対応するシリアル入力用レジスタ
（Ｓ→Ｐレジスタ３３，３４）とを備えたことに特徴が
ある。
め、本発明のシリアル通信装置は、複数のシリアル入出
力部（図１のユニット１６，１７）で共通に使用する１
個のシリアル出力用レジスタ（Ｐ→Ｓレジスタ１２）
と、その入出力部と１対１に対応するシリアル入力用レ
ジスタ（Ｓ→Ｐレジスタ１３，１４）とを備えたことに
特徴がある。また、複数のシリアル入出力部（図３のユ
ニット１８〜２１）で共通に使用する１個のシリアル出
力用レジスタ（Ｐ→Ｓレジスタ１２）と、ＣＰＵの処理
に応じて複数のグループに分けられたシリアル入出力部
とそのグループごとに対応するシリアル入力用レジスタ
（Ｓ→Ｐレジスタ３３，３４）とを備えたことに特徴が
ある。
【０００５】
【作用】本発明においては、複数のシリアル入出力部で
１個のシリアル出力用レジスタを共用する。また、シリ
アル入力用レジスタはシリアル入出力部と１対１に設け
る。そして、タイミング＆切換制御部により、各レジス
タのロードおよびシフトのクロックタイミングを発生さ
せ、相手先別にシフトクロックを切り換える。これによ
り、出力側のレジスタ数を削減するとともに、データ入
力を確実に行なうことができる。さらに、ＣＰＵの処理
に応じてシリアル入出力部をグループ化し、一つのグル
ープに対して一つのシリアル入力用レジスタを配置する
ことにより、入力側でもレジスタ数を削減することがで
きる。
１個のシリアル出力用レジスタを共用する。また、シリ
アル入力用レジスタはシリアル入出力部と１対１に設け
る。そして、タイミング＆切換制御部により、各レジス
タのロードおよびシフトのクロックタイミングを発生さ
せ、相手先別にシフトクロックを切り換える。これによ
り、出力側のレジスタ数を削減するとともに、データ入
力を確実に行なうことができる。さらに、ＣＰＵの処理
に応じてシリアル入出力部をグループ化し、一つのグル
ープに対して一つのシリアル入力用レジスタを配置する
ことにより、入力側でもレジスタ数を削減することがで
きる。
【０００６】
【実施例】以下、本発明の一実施例を図面により説明す
る。 （第１の実施例）図１は、本発明の第１の実施例におけ
るシリアル通信装置の構成図である。図１において、１
１は複数の相手先（ユニット（１）〜ユニット（Ｎ））
に対して同期式シリアル入出力を行なうＣＰＵである。
また、１２はパラレル／シリアル（Ｐ→Ｓ）レジスタ、
１３，１４はシリアル／パラレル（Ｓ→Ｐ）レジスタ
（１），（Ｎ）、１５は入力する相手先ユニット別にシ
フトクロックを切り換えるタイミング＆切換制御部であ
り、これらがインタフェース部を構成する。また、１
６，１７は入出力対象のユニット（１），（Ｎ）であ
る。また、ＳＯＤ(Serial Output Data)は出力データ、
ＳＩＤ(Serial Input Data)１，Ｎは入力データ、ＳＣ
Ｋ(Serial Clock)１，Ｎはシフトクロックをそれぞれ示
す。本実施例では、出力バッファ（Ｐ→Ｓレジスタ）は
１個であり、入力バッファ（Ｓ→Ｐレジスタ）は相手先
ユニットの数（Ｎ個）だけ持つ。また、ＣＰＵ１１は、
データバスを介して直接Ｐ→Ｓレジスタ１２に対してデ
ータを書き込み、Ｓ→Ｐレジスタ１３，１４からはデー
タを読み込む。また、タイミング＆切換制御部１５は、
レジスタ１２〜１４のロードとシフトのクロックタイミ
ングを発生させ、相手先ユニット別にシフトクロックを
切り換える機能を持つ。なお、相手先の識別は、予めア
ドレスを分けて決めておき、Ｐ→Ｓレジスタ１２にライ
トした際のアドレスをデコードすることにより行なう。
る。 （第１の実施例）図１は、本発明の第１の実施例におけ
るシリアル通信装置の構成図である。図１において、１
１は複数の相手先（ユニット（１）〜ユニット（Ｎ））
に対して同期式シリアル入出力を行なうＣＰＵである。
また、１２はパラレル／シリアル（Ｐ→Ｓ）レジスタ、
１３，１４はシリアル／パラレル（Ｓ→Ｐ）レジスタ
（１），（Ｎ）、１５は入力する相手先ユニット別にシ
フトクロックを切り換えるタイミング＆切換制御部であ
り、これらがインタフェース部を構成する。また、１
６，１７は入出力対象のユニット（１），（Ｎ）であ
る。また、ＳＯＤ(Serial Output Data)は出力データ、
ＳＩＤ(Serial Input Data)１，Ｎは入力データ、ＳＣ
Ｋ(Serial Clock)１，Ｎはシフトクロックをそれぞれ示
す。本実施例では、出力バッファ（Ｐ→Ｓレジスタ）は
１個であり、入力バッファ（Ｓ→Ｐレジスタ）は相手先
ユニットの数（Ｎ個）だけ持つ。また、ＣＰＵ１１は、
データバスを介して直接Ｐ→Ｓレジスタ１２に対してデ
ータを書き込み、Ｓ→Ｐレジスタ１３，１４からはデー
タを読み込む。また、タイミング＆切換制御部１５は、
レジスタ１２〜１４のロードとシフトのクロックタイミ
ングを発生させ、相手先ユニット別にシフトクロックを
切り換える機能を持つ。なお、相手先の識別は、予めア
ドレスを分けて決めておき、Ｐ→Ｓレジスタ１２にライ
トした際のアドレスをデコードすることにより行なう。
【０００７】ここで、図２を用いシリアル通信の際の各
信号のタイミングについて述べる。本実施例では、ＣＰ
Ｕ１１がＰ→Ｓレジスタ１２にライトを行なうと、その
後、タイミングを合わせてシフトクロックを発生する。
一方、ＳＯＤはシフトクロック（ＳＣＫ１、ＳＣＫＮ）
に同期して出されるが、これは相手先に関わらず出力さ
れる。また、Ｐ→Ｓレジスタ１２にライトするときのア
ドレスによってシフトクロックの出力先が変わり、例え
ば、アドレス「１」にライトした場合はユニット（１）が
選択され、ＳＣＫ１のみが出力される。また、ＳＩＤ
１、ＳＩＤＮは、ユニット１６，１７からシフトクロッ
クに同期して出力される信号であり、Ｓ→Ｐレジスタ１
３，１４に格納される。Ｓ→Ｐレジスタ１３，１４の内
容は、次に同じユニットへデータ出力する前に読み込め
ば、消えることはない。
信号のタイミングについて述べる。本実施例では、ＣＰ
Ｕ１１がＰ→Ｓレジスタ１２にライトを行なうと、その
後、タイミングを合わせてシフトクロックを発生する。
一方、ＳＯＤはシフトクロック（ＳＣＫ１、ＳＣＫＮ）
に同期して出されるが、これは相手先に関わらず出力さ
れる。また、Ｐ→Ｓレジスタ１２にライトするときのア
ドレスによってシフトクロックの出力先が変わり、例え
ば、アドレス「１」にライトした場合はユニット（１）が
選択され、ＳＣＫ１のみが出力される。また、ＳＩＤ
１、ＳＩＤＮは、ユニット１６，１７からシフトクロッ
クに同期して出力される信号であり、Ｓ→Ｐレジスタ１
３，１４に格納される。Ｓ→Ｐレジスタ１３，１４の内
容は、次に同じユニットへデータ出力する前に読み込め
ば、消えることはない。
【０００８】（第２の実施例）図３は、本発明の第２の
実施例におけるシリアル通信装置の構成図である。図３
において、３１は、複数のユニット１８，１９で構成さ
れたグループ１に対応するスイッチ、３２は、複数のユ
ニット２０，２１で構成されたグループＮに対応するス
イッチである。また、１８，１９はそれぞれグループ１
に属するユニット（１ａ）およびユニット（１ｂ）、２
０，２１はグループＮに属するユニット（Ｎａ）および
ユニット（Ｎｂ）である。また、３３，３４はそれぞれ
グループ１およびグループＧに属する各ユニットに対応
するＳ→Ｐレジスタ（Ｇ１）、（ＧＮ）である。また、
ＳＩＤ１ａおよびＳＩＤ１ｂはグループ１にからの入力
データ、ＳＩＤＮａおよびＳＩＤＮｂはグループＮから
の入力データ、ＳＣＫ１ａおよびＳＣＫ１ｂはグループ
１に対するシフトクロック、ＳＣＫＮａおよびＳＣＫＮ
ｂはグループに対するシフトクロックをそれぞれ示す。
本実施例では、一つのＳ→Ｐレジスタ（Ｓ→Ｐレジスタ
３３あるいはＳ→Ｐレジスタ３４）に対し、グループ分
けされた複数のユニット（グループ１に属するユニット
１８，１９、あるいはグループＮに属するユニット２
０，２１）がスイッチ３１，３２によって選択されて接
続される。これは、ＣＰＵ１１の処理によっては、同じ
割り込みで制御する場合等、Ｓ→Ｐレジスタを分ける必
要はなく、幾つかの相手先ユニットを一つのグループと
し、一つのレジスタでデータ取り込みを行なうことが可
能なためである。
実施例におけるシリアル通信装置の構成図である。図３
において、３１は、複数のユニット１８，１９で構成さ
れたグループ１に対応するスイッチ、３２は、複数のユ
ニット２０，２１で構成されたグループＮに対応するス
イッチである。また、１８，１９はそれぞれグループ１
に属するユニット（１ａ）およびユニット（１ｂ）、２
０，２１はグループＮに属するユニット（Ｎａ）および
ユニット（Ｎｂ）である。また、３３，３４はそれぞれ
グループ１およびグループＧに属する各ユニットに対応
するＳ→Ｐレジスタ（Ｇ１）、（ＧＮ）である。また、
ＳＩＤ１ａおよびＳＩＤ１ｂはグループ１にからの入力
データ、ＳＩＤＮａおよびＳＩＤＮｂはグループＮから
の入力データ、ＳＣＫ１ａおよびＳＣＫ１ｂはグループ
１に対するシフトクロック、ＳＣＫＮａおよびＳＣＫＮ
ｂはグループに対するシフトクロックをそれぞれ示す。
本実施例では、一つのＳ→Ｐレジスタ（Ｓ→Ｐレジスタ
３３あるいはＳ→Ｐレジスタ３４）に対し、グループ分
けされた複数のユニット（グループ１に属するユニット
１８，１９、あるいはグループＮに属するユニット２
０，２１）がスイッチ３１，３２によって選択されて接
続される。これは、ＣＰＵ１１の処理によっては、同じ
割り込みで制御する場合等、Ｓ→Ｐレジスタを分ける必
要はなく、幾つかの相手先ユニットを一つのグループと
し、一つのレジスタでデータ取り込みを行なうことが可
能なためである。
【０００９】
【発明の効果】本発明によれば、シリアル出力用レジス
タが１個であるため、レジスタを節約できる。また、シ
リアル入力用レジスタを相手先数だけ持たせることによ
り、他の相手先からの入力によって保持データが消滅す
ることはなく、制御が容易である。さらに、ＣＰＵの処
理に応じてシリアル入出力部をグループ化し、シリアル
入力用レジスタをこれに対応させた数だけ持たせること
により、相手先数だけ持つ場合よりもレジスタを節約で
きる。
タが１個であるため、レジスタを節約できる。また、シ
リアル入力用レジスタを相手先数だけ持たせることによ
り、他の相手先からの入力によって保持データが消滅す
ることはなく、制御が容易である。さらに、ＣＰＵの処
理に応じてシリアル入出力部をグループ化し、シリアル
入力用レジスタをこれに対応させた数だけ持たせること
により、相手先数だけ持つ場合よりもレジスタを節約で
きる。
【図１】本発明の第１の実施例におけるシリアル通信装
置の構成図である。
置の構成図である。
【図２】本発明の第１の実施例におけるシリアル通信方
法を示すタイミングチャートである。
法を示すタイミングチャートである。
【図３】本発明の第２の実施例におけるシリアル通信装
置の構成図である。
置の構成図である。
１１ ＣＰＵ １２ パラレル／シリアルレジスタ １３ シリアル／パラレルレジスタ（１） １４ シリアル／パラレルレジスタ（Ｎ） １５ タイミング＆切換制御部 １６ ユニット（１） １７ ユニット（Ｎ） １８ ユニット（１ａ） １９ ユニット（１ｂ） ２０ ユニット（Ｎａ） ２１ ユニット（Ｎｂ） ３１ スイッチ ３２ スイッチ ３３ シリアル／パラレルレジスタ（Ｇ１） ３４ シリアル／パラレルレジスタ（ＧＮ）
Claims (2)
- 【請求項１】 複数のシリアル入出力部に対し、ＣＰＵ
がシリアル通信を行なう装置において、該入出力部で共
通に使用する１個のシリアル出力用レジスタと、該入出
力部と１対１に対応するシリアル入力用レジスタとを備
えたことを特徴とするシリアル通信装置。 - 【請求項２】 複数のシリアル入出力部に対し、ＣＰＵ
がシリアル通信を行なう装置において、該入出力部で共
通に使用する１個のシリアル出力用レジスタと、ＣＰＵ
の処理に応じて複数のグループに分けられた該入出力部
とは該グループごとに対応するシリアル入力用レジスタ
とを備えたことを特徴とするシリアル通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170093A JPH06223036A (ja) | 1993-01-27 | 1993-01-27 | シリアル通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170093A JPH06223036A (ja) | 1993-01-27 | 1993-01-27 | シリアル通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06223036A true JPH06223036A (ja) | 1994-08-12 |
Family
ID=11785319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1170093A Pending JPH06223036A (ja) | 1993-01-27 | 1993-01-27 | シリアル通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06223036A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007222690A (ja) * | 2007-06-15 | 2007-09-06 | Fujishoji Co Ltd | 遊技機 |
-
1993
- 1993-01-27 JP JP1170093A patent/JPH06223036A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007222690A (ja) * | 2007-06-15 | 2007-09-06 | Fujishoji Co Ltd | 遊技機 |
| JP4498388B2 (ja) * | 2007-06-15 | 2010-07-07 | 株式会社藤商事 | 遊技機 |
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