JPH06222992A - キャッシュシステムおよびキャッシュコントローラを制御するための方法 - Google Patents

キャッシュシステムおよびキャッシュコントローラを制御するための方法

Info

Publication number
JPH06222992A
JPH06222992A JP5317729A JP31772993A JPH06222992A JP H06222992 A JPH06222992 A JP H06222992A JP 5317729 A JP5317729 A JP 5317729A JP 31772993 A JP31772993 A JP 31772993A JP H06222992 A JPH06222992 A JP H06222992A
Authority
JP
Japan
Prior art keywords
cache
memory
bus
data
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5317729A
Other languages
English (en)
Inventor
Uwe Kranich
ウーベ・クランニッヒ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH06222992A publication Critical patent/JPH06222992A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【目的】 組込型キャッシュメモリのシステムメモリを
キャッシュするためのシステムおよび方法を提供する。 【構成】 システムメモリ（１２）とキャッシュメモリ
（１４）との間のデータ転送を制御するための方法およ
びメカニズムが提供される。このメカニズムは、バスに
結合される物理アドレスレジスタ（１００）を備えるキ
ャッシュコントローラ（１６）を含む。ソフトウエア
は、バスを介して制御信号を物理アドレスレジスタ（１
００）に送ることによって、キャッシュコントローラ
（１６）の動作を変更し、キャッシュメモリ（１４）の
ブロックがシステムメモリ（１２）にライトバックされ
るように強制し得る。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、キャッシュの動作を制御す
るためのシステムおよび方法に関し、より特定的には、
組込型キャッシュメモリのシステムメモリをキャッシュ
するためのシステムおよび方法に関する。
【０００２】
【発明の背景】コンピュータシステムの性能を向上する
ための１つの方法は、システムで使用されるメモリのデ
ータ転送速度を増加することである。しかしながら、メ
モリのコストは、メモリが高速になるに従って非常に高
くなる。したがって、特に大量のメモリを必要とするシ
ステムで、利用できる最高速メモリを使用することが実
際的であることは滅多にない。したがって、比較的小さ
いバンクの比較的高速のメモリ（「キャッシュメモ
リ」）を大きいバンクの低速メモリ（「システムメモ
リ」）のためのバッファとして使用することによって、
システムの性能をかなり向上できることが発見された。
たとえば、「ハードディスク」等の磁気媒体は、ランダ
ムアクセスメモリ（「ＲＡＭ」）に比べてコストははる
かに低いが、記憶ははるかに低速である。ＲＡＭの比較
的わずかな部分をハードディスクとマイクロプロセッサ
との間のキャッシュメモリとして機能するように割り当
てることによって、ハードディスクに記憶されたデータ
にアクセスする動作にかかる時間をかなり減らすことが
できる。
【０００３】システムメモリとキャッシュメモリとの間
のデータ転送は、キャッシュコントローラによって制御
される。キャッシュコントローラは、マイクロプロセッ
サの必要に基づいてキャッシュメモリを管理する。たと
えば、マイクロプロセッサが、キャッシュメモリに現在
記憶されていない情報を必要とすれば、データをマイク
ロプロセッサによってアクセスされる前に低速システム
メモリからキャッシュメモリに転送しなければならな
い。キャッシュメモリのブロックがすべて割り当てられ
れば、キャッシュコントローラは、新しいメモリのため
の記憶空間を与えるようにキャッシュメモリのどのデー
タをシステムメモリに戻して記憶させるべきかを判断し
なければならない。
【０００４】キャッシュコントローラは、一般にハード
ウエアまたはソフトウエアに実現され得る。ソフトウエ
アに実現されるキャッシュコントローラの不都合な点
は、それらが一般に高価なリソースを必要とすることで
ある。たとえば、ソフトウエアに実現されるハードディ
スクキャッシュは典型的には、キャッシュバッファのた
めのＲＡＭ、キャッシュコントローラの命令のためのＲ
ＡＭ、およびコントローラの命令を実行するための処理
時間を必要とする。そうでなければ、キャッシュメモリ
およびコントローラの命令のために使用されるＲＡＭ
を、アプリケーションによる使用に利用できたであろ
う。同様に、そうでなければ、キャッシュコントローラ
の処理時間は、アプリケーションの実行に利用できたで
あろう。ソフトウエアキャッシュコントローラおよびア
プリケーションは同じリソースに対して競合しなければ
ならないため、システム全体の性能は低下する。
【０００５】したがって、組込キャッシュメモリおよび
キャッシュコントローラハードウエアを含むマイクロプ
ロセッサが開発された。キャッシュメモリおよび制御ハ
ードウエアを直接マイクロプロセッサに組込むことによ
って、ユーザーは、ソフトウエアにキャッシュ制御コー
ドを加える必要なくキャッシュによって向上した性能を
得ることができる。実際に、キャッシュメモリ制御はす
べて組込ハードウエアによって行なわれるため、キャッ
シュ動作は事実上ユーザにトランスペアレントである。
さらに、ハードウエアのキャッシュ制御はシステムの処
理および記憶リソースに対してアプリケーションと競合
しない。
【０００６】しかしながら、いくつかのアプリケーショ
ンに関しては、アプリケーションの性能を向上させるた
めにハードウエアキャッシュコントローラの動作をカス
タマイズすることが望ましいであろう。たとえば、グラ
フィックス装置等の特別な装置に関連するデータのキャ
ッシングは、ハードウエアキャッシュコントローラによ
る一般のキャッシングを使用して行なうことはできな
い。現在の組込ハードウエアキャッシュコントローラは
ソフトウエアから独立しておりかつソフトウエアにアク
セス不可能であるため、アプリケーション固有にそのよ
うなキャッシュ制御をカスタマイズすることは不可能で
ある。したがって、ユーザにトランスペアレントに動作
できるが、さらにユーザがキャッシュ制御動作を変更す
るまたはそれに影響を与えることができるハードウエア
キャッシュコントローラを提供することが明らかに望ま
しい。特別な装置に関連するデータをキャッシュできる
キャッシュコントローラを提供することはさらに望まし
い。
【０００７】
【発明の概要】この発明は、一般にシステムメモリ、シ
ステムメモリに結合されるキャッシュメモリ、キャッシ
ュコントローラ、およびキャッシュメモリとキャッシュ
コントローラとに結合されるバスを含むキャッシュシス
テムを提供する。キャッシュコントローラは、システム
メモリとキャッシュメモリとの間のデータ転送を制御
し、かつソフトウエア起動制御信号に応答してキャッシ
ュメモリのデータがシステムメモリにライトバックされ
るようにするための制御手段を含む。
【０００８】この発明はさらに、マイクロプロセッサに
組込まれるキャッシュコントローラを提供する。キャッ
シュコントローラは、バスとキャッシュメモリとに結合
される物理アドレスレジスタ、物理アドレスレジスタと
キャッシュメモリとに結合されるソフトウエア／ハード
ウエア制御ライトバックキャッシュコントローラ（「Ｓ
ＨＷＣＣ」）、およびＳＨＷＣＣとキャッシュメモリと
に結合されるキャッシュアロケーション回路を含む。ソ
フトウエアは、処理装置から物理アドレスレジスタに伝
送される制御信号を介してＳＨＷＣＣを制御できる。
【０００９】この発明はさらに、キャッシュコントロー
ラを制御するための方法を提供する。この方法は、処理
装置に、システムメモリのブロックに対応する物理アド
レスを含む制御信号を起動させるステップと、制御信号
を物理アドレスレジスタに伝送するステップとを含む。
この方法は、ＳＨＷＣＣに制御信号の物理アドレスレジ
スタへの到達を感知させるステップと、制御信号の到達
が感知されると物理アドレスによって示されるシステム
メモリのブロックで生じたキャッシュメモリの中のデー
タをシステムメモリにライトバックするステップとをさ
らに含む。
【００１０】新規であると考えられるこの発明の特徴
は、前掲の特許請求の範囲に詳細に述べられている。こ
の発明は、この発明のさらなる目的および利点ととも
に、添付の図面を考慮に入れて以下の説明を参照すれば
最良に理解されるであろう。図面の中には、同じ参照符
号が同じ要素を示しているものもある。
【００１１】
【好ましい実施例の詳細な説明】図１を参照すると、こ
れはこの発明を実施するキャッシュシステム１０をブロ
ック図で示している。キャッシュシステム１０は一般
に、外部アドレスバス１７および外部データバス１９を
介してプロセッサ１１に結合されるシステムメモリ１２
を含む。
【００１２】プロセッサ１１は一般に、キャッシュメモ
リ１４、キャッシュコントローラ１６、処理装置１８、
およびバスインタフェース装置２１を含む。キャッシュ
メモリ１４は、内部アドレスバス２７および内部データ
バス２２によって処理装置１８に結合される。キャッシ
ュメモリ１４はさらに、内部アドレスバス２７およびデ
ータバス２５によってバスインタフェース装置２１に結
合される。さらに、キャッシュメモリ１４は、複数のバ
ス１１２，１１４，１１６，１１８および１２０によっ
てキャッシュコントローラ１６に結合される。
【００１３】キャッシュコントローラ１６は、バス２３
によって内部データバス２２に結合され、かつバス３１
によってバスインタフェース装置２１に結合される。キ
ャッシュコントローラ１６はさらに、バス２４によって
処理装置１８に結合される。バスインタフェース装置２
１は、外部バス１７および１９によってシステムメモリ
１２に結合される。
【００１４】処理装置１８は一般に、プログラムされた
命令を実行しかつデータを処理する、プロセッサ１１の
構成要素を表わす。キャッシュメモリ１４はシステムメ
モリ１２と処理装置１８との間に配置され、処理装置１
８のデータへのアクセスをより高速にする。
【００１５】バスインタフェース装置２１は、プロセッ
サ１１とシステムメモリ１２等の外部構成要素との間の
通信のためにデータおよびアドレスのバッファリングを
扱う。キャッシュコントローラ１６はバスインタフェー
ス装置２１を制御し、したがってバス３１を介してバス
インタフェース装置２１に送られるデータ転送信号によ
って、システムメモリ１２とキャッシュメモリ１４との
間のデータの転送を制御する。データ転送信号は、処理
装置１８のデータニーズおよびキャッシュメモリ１４の
状態に応答する。すなわち、処理装置１８が現在キャッ
シュメモリ１４に記憶されていないデータを必要とする
とき、キャッシュコントローラ１６はキャッシュメモリ
１４にデータのために利用できる空間があるかどうかを
判断し、もしなければ、キャッシュメモリ１４に、必要
とされるデータのために利用できる空間を作るためにキ
ャッシュメモリ１４のどのデータをシステムメモリ１２
にライトバックすべきかを判断する。
【００１６】効率的なキャッシュ制御を行なうために、
キャッシュコントローラ１６はキャッシュメモリ１４の
ブロック内のデータの状態を常に記録しておかなければ
ならない。たとえば、キャッシュコントローラ１６は、
キャッシュメモリ１４の一部分（タグアレイ等）にキャ
ッシュメモリのデータのブロックの各々の状態の情報を
維持できる。各々のキャッシュデータブロックの状態の
情報には、典型的には、ブロックが新しいデータを受け
るために利用できるかどうか（「有効状態」）、ブロッ
ク内のデータが変更されたかどうか（「変更状態」）、
ブロック内のデータが共有されているか共有されていな
いか（「共有状態」）、どれだけ最近にブロック内のデ
ータが処理装置１８によってアクセスされたか（「アク
セス状態」）、およびシステムメモリ１２のどのブロッ
クがキャッシュブロックに含まれるデータのソースであ
ったか（「ソース情報」）がある。
【００１７】所与の組のデータを発生するシステムメモ
リ１２のブロックは、ここではそのデータの「ソースブ
ロック」と呼ばれる。さらに、ソースブロックからのデ
ータをバッファリングするために使用されているキャッ
シュメモリ１４のブロックは、ここではそのデータの
「ホストブロック」と呼ばれる。
【００１８】キャッシュコントローラ１６は一般に、物
理アドレスレジスタ１００、ソフトウエア／ハードウエ
ア制御ライトバックキャッシュコントローラ（「ＳＨＷ
ＣＣ」）１０２、およびキャッシュアロケーション回路
１０８を含む。ＳＨＷＣＣ１０２は、バス１０６によっ
て物理アドレスレジスタ１００に、バス１１０によって
キャッシュアロケーション回路１０８に、バス１１２お
よび１１４によってキャッシュメモリ１４に、ならびに
バス３１によってバスインタフェース装置２１に結合さ
れる。
【００１９】物理アドレスレジスタ１００は、バス１１
６によってキャッシュメモリ１４に、バス２３によって
内部データバス２２に、およびバス２４によって処理装
置１８に結合される。キャッシュアロケーション回路１
０８は、バス１１８および１２０によってキャッシュメ
モリ１４に結合される。
【００２０】キャッシュコントローラ１６はこのように
構成され、２つのモードのうちの１つで動作できる。第
１のモードでは、ＳＨＷＣＣ１０２は、アドレスバス２
７を介して、処理装置１８によって発生されるデータリ
クエストに応答して、キャッシュアロケーション回路１
０８によって制御される。第２のモードでは、ＳＨＷＣ
Ｃ１０２は、データバス２２およびバス２４を介して処
理装置１８によって送られるソフトウエア起動制御信号
に応答して、物理アドレスレジスタ１００によって制御
される。ソフトウエア起動制御信号がないときには、キ
ャッシュコントローラ１６は第１のモードで動作する。
しかしながら、ソフトウエア起動制御信号を検出する
と、キャッシュコントローラ１６は第２のモードに入
る。第１および第２のモードは、キャッシュコントロー
ラ１６で実現されるように、図２および図３をそれぞれ
参照して以下により詳細に説明される。
【００２１】図２は、第１のモードのキャッシュコント
ローラ１６を実現できる態様を示すフロー図である。ス
テップ１４０で、処理装置１８は、処理装置１８によっ
て必要とされるデータ（「必要なデータ」）のアドレス
を内部アドレスバス２７を介してキャッシュメモリ１４
およびバスインタフェース装置２１に伝送する。ステッ
プ１４２で、キャッシュメモリ１４は、処理装置１８に
よってリクエストされたデータが現在キャッシュメモリ
１４にあるかどうかを判断する。この判断は、内部アド
レスバス２７を介して処理装置１８からキャッシュメモ
リ１４によって受取られたアドレスを、キャッシュのデ
ータのブロックの現在のソース情報と比較することによ
ってなされる。データがキャッシュメモリ１４にあれ
ば、ステップ１５４で、データは内部データバス２２を
介して処理装置１８に伝送される。ステップ１５８で、
キャッシュメモリ１４は必要なデータのホストブロック
のキャッシュの状態の情報を更新する。すなわち、処理
装置１８に伝送されるデータのホストブロックのアクセ
ス状態は、ホストブロック内のデータが最近アクセスさ
れたことを示すように更新され、ホストブロックの変更
状態は、ホストブロック内のデータが変更されたことを
示すように更新される。
【００２２】必要なデータがそのときキャッシュメモリ
１４になければ、ステップ１４４で、検索リクエスト信
号がキャッシュメモリ１４からバス１１８を介してキャ
ッシュアロケーション回路１０８に伝送される。検索リ
クエストに応答して、ステップ１６２で、キャッシュア
ロケーション回路１０８はバス１１８を介してキャッシ
ュメモリ１４内の種々のブロックの有効状態を調べ、利
用できるメモリブロックがあるかどうかを判断する。キ
ャッシュメモリ１４のブロックは、それがその現在の内
容をバッファリングするためにもはや使用されていなけ
れば、利用できる。
【００２３】キャッシュメモリ１４内に利用できるメモ
リブロックがあれば、ステップ１４４で、キャッシュア
ロケーション回路１０８は制御信号をバス１１０を介し
てＳＨＷＣＣ１０２に伝送する。それに応答して、ＳＨ
ＷＣＣ１０２はデータ転送信号をバスインタフェース装
置２１に伝送して、バスインタフェース装置２１に、外
部データバス１９を介して必要なデータをシステムメモ
リ１２から検索させ、かつステップ１６４で、必要なデ
ータをバス２５を介してキャッシュメモリ１４に転送さ
せる。バスインタフェース装置２１は、ソースブロック
のアドレスを外部アドレスバス１７を介してシステムメ
モリ１２に伝送することによって、必要なデータをシス
テムメモリ１２から検索する。一旦必要なデータがキャ
ッシュメモリ１４に記憶されると、ステップ１５４で、
キャッシュメモリ１４は必要なデータを内部データバス
２２を介して処理装置１８に与える。ステップ１５８
で、キャッシュメモリ１４は必要なデータを現在含んで
いるホストブロックの状態の情報を更新して、データの
新しいソースブロックに、ホストブロックが利用できな
いことおよびデータが最近アクセスされかつ変更された
ことを示す。
【００２４】しかしながら、キャッシュメモリ１４に利
用できるブロックがなければ、キャッシュブロックを、
必要なデータを収容するために利用できるようにしなけ
ればならない。ブロックを利用できるようにするために
は、ブロックの現在の内容を処理しなければならない。
したがって、ステップ１６６で、キャッシュアロケーシ
ョン回路１０８は、キャッシュメモリ１４のどのブロッ
クに、処理装置１８が近いうちに必要とする可能性が最
も低いデータ（「古いデータ」）があるかを判断する。
古いデータの決定は、バス１１８を介して読出されたと
きのキャッシュメモリ１４のブロックのアクセス状態に
基づいてキャッシュアロケーション回路１０８によって
行なわれる。たとえば、キャッシュアロケーション回路
１０８は最も古くアクセスされたデータが古いデータで
あると考え得る。
【００２５】一旦キャッシュアロケーション回路１０８
がキャッシュメモリ１４のどのブロックが古いデータを
含むかを判断すると、次にステップ１６８で、キャッシ
ュアロケーション回路１０８は古いデータのホストブロ
ックの変更状態を調べて処理装置１８によって古いデー
タが変更されたかどうかを判断する。
【００２６】古いデータが変更されていなければ、ステ
ップ１７０で、キャッシュアロケーション回路１０８は
バス１２０を介して制御信号をキャッシュメモリ１４に
送り、キャッシュメモリ１４にホストブロックの現在の
内容に関する必要なデータを書込ませる。そうでなけれ
ば、ステップ１７２で、キャッシュアロケーション回路
１０８は古いデータをシステムメモリ１２にライトバッ
クする。これは、バス１１０を介して制御信号をＳＨＷ
ＣＣ１０２に伝送し、ＳＨＷＣＣ１０２にバス３１を介
してデータ転送信号をバスインタフェース装置２１に送
らせることによって行なわれる。データ転送信号に応答
して、バスインタフェース装置２１は古いデータをキャ
ッシュメモリ１４から、それが発生したシステムメモリ
１２のブロックに転送する。この転送は、バス２５およ
び外部データバス１９を介して行なわれる。古いデータ
のソースブロックのアドレスはまた、外部アドレスバス
１７を介してバスインタフェース装置によって与えられ
る。
【００２７】一旦古いデータがシステムメモリにライト
バックされると、古いデータを含んでいたキャッシュの
ブロックは、必要なデータを記憶するために利用でき
る。すなわち、制御がステップ１４４に進み、上述のよ
うに、必要なデータを処理装置１８に与えるプロセスを
始める。
【００２８】キャッシュアロケーション回路１０８は、
ソフトウエア起動制御信号がキャッシュコントローラ１
６によって受取られない限りおよび受取られるまで、図
２に示されるプロセスに従って、絶えずキャッシュメモ
リ１４内の古いデータを必要なデータと置換える。ソフ
トウエア起動制御信号がキャッシュコントローラ１６に
よって受取られると、以下に図３を参照して説明するよ
うに、キャッシュコントローラは第２のモードに入る。
【００２９】図３を参照すると、これは第２のモードの
キャッシュコントローラ１６がこの発明に従って実現さ
れ得る態様を示すフロー図である。
【００３０】処理装置１８は、図１に示されるように構
成され、ソフトウエアの命令の実行に従って、データバ
ス２２を介してバス２３によって、およびバス２４を介
して物理アドレスレジスタ１００にアクセスする。すな
わち、ソフトウエアは、処理装置１８に、システムメモ
リ１２のソースブロックを示すアドレスをデータバス２
２を介して物理アドレスレジスタ１００に明確に書込ま
せながら、制御信号をバス２４を介して物理アドレスレ
ジスタ１００に送らせることができる。
【００３１】ステップ２００では、キャッシュコントロ
ーラ１６は第１のモードであり、システムメモリ１２の
ブロックに対応する物理アドレスがバス２３を介して物
理アドレスレジスタ１００で受取られるまで、およびソ
フトウエア起動制御信号がバス２４を介して物理アドレ
スレジスタ１００によって受取られるまで、上述のよう
にキャッシュ制御を行なう。物理アドレスレジスタ１０
０がソフトウエア起動制御信号を受取ると、キャッシュ
コントローラ１６は第２のモードに入り、かつ制御はス
テップ２０１に進む。
【００３２】ステップ２０１で、システムメモリ１２の
ソースブロックのアドレスは、バス１０６を介してＳＨ
ＷＣＣ１０２に、およびバス１１６を介してキャッシュ
メモリ１４に伝送される。アドレスがバス１１６を介し
て受取られると、ステップ２０２で、キャッシュメモリ
１４は、もしそのようなデータがキャッシュメモリ１４
にあれば、アドレスで示されるソースブロックに対応す
るデータをバスインタフェース装置２１に伝送する。Ｓ
ＨＷＣＣ１０２は、バス１０６を介してアドレスを受取
ると、ステップ２０３で、バス１１４を介してキャッシ
ュメモリのブロックのソース情報を検査することによっ
て、受取られたアドレスで示されるソースメモリブロッ
クからのデータのホストブロックがあればそれを判断す
る。データがキャッシュメモリ１４になければ、ライト
バックは要求されずかつ制御はステップ２００に戻る。
【００３３】データがキャッシュメモリ１４にあれば、
制御はステップ２０４に進み、ここでＳＨＷＣＣ１０２
はバス３１を介してデータ転送信号をバスインタフェー
ス装置２１に伝送する。これにより、バスインタフェー
ス装置２１に転送されたデータは外部データバス１９を
介してシステムメモリ１２にライトバックされ、かつソ
ースブロックのアドレスは外部アドレスバス１７に与え
られる。特定のデータがそのソースブロックにライトバ
ックされた後、ステップ２０８で、ＳＨＷＣＣ１０２
は、バス１１２を介して伝送される制御信号によってホ
ストブロックの有効状態または変更状態を更新し、ホス
トブロックに有効であるか変更されていないかの印をつ
ける。
【００３４】ソフトウエアでライトバックを起動するこ
とにより、アプリケーションでキャッシュコントローラ
の全体の動作をかなり変更できる。たとえば、キャッシ
ュアロケーション回路１０８によってデータがまだ「古
い」と考えられていないときに、アプリケーションによ
ってシステムメモリ１２からのデータをキャッシュメモ
リ１４のホストブロックからシステムメモリ１２のその
ソースブロックにライトバックすることができる。いく
つかのアプリケーションに関しては、キャッシュのライ
トバックを強制するこの能力は非常に重要であるだろ
う。たとえば、グラフィックス装置はスクリーンを更新
するためにある特定の画素情報を必要とし得る。画素情
報を含むデータがキャッシュにロードされていれば、そ
れは変更されているかもしれない。したがって、画素情
報を含むシステムメモリ１２のブロックの現在の内容
は、スクリーンを更新するために使用するべきではな
い。しかしながら、グラフィックス装置が、キャッシュ
コントローラ１６がキャッシュコントローラ１６の第１
のモードの制御の流れに従ってデータをライトバックす
るのを待っていれば、グラフィックス装置の動作はかな
り低速になるだろう。グラフィックス装置は、キャッシ
ュアロケーション回路１０８がライトバックを起動する
のを待つよりもむしろ、ソフトウエア制御信号を発生し
て上述のように必要なデータの即時のライトバックを強
制することができる。
【００３５】この発明の特定の実施例を示し説明した
が、変更を加えてもよい。したがって、前掲の特許請求
の範囲に、この発明の真の意図および範囲内にものであ
るそのような変更および修正がすべて含まれることが意
図される。
【図面の簡単な説明】
【図１】この発明の一実施例に従って構成されるキャッ
シュシステムのブロック図である。
【図２】この発明に従った、ソフトウエア起動制御信号
がないときのキャッシュコントローラの動作を示す制御
フロー図である。
【図３】この発明に従った、ソフトウエア起動制御信号
を受取ったときのキャッシュコントローラの動作を示す
制御フロー図である。
【符号の説明】
１１ プロセッサ １２ システムメモリ １４ キャッシュメモリ １７ 外部アドレスバス １８ 処理装置 ２１ バスインタフェース装置 ２２ 内部データバス ２７ アドレスバス １００ 物理アドレスレジスタ １０２ ＳＨＷＣＣ １０８ キャッシュアロケーション回路

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 システムメモリと、 前記システムメモリに結合されるキャッシュメモリと、 前記キャッシュメモリに結合されるキャッシュコントロ
    ーラとを含み、 前記キャッシュコントローラは、ソフトウエア起動制御
    信号に応答して前記キャッシュメモリのデータを前記シ
    ステムメモリにライトバックさせるための制御手段を含
    む、キャッシュシステム。
  2. 【請求項２】 バスインタフェース装置をさらに含み、
    前記キャッシュメモリは前記バスインタフェース装置を
    介して前記システムメモリに結合され、前記バスインタ
    フェース装置はさらに前記キャッシュコントローラに結
    合され、前記バスインタフェース装置は前記キャッシュ
    コントローラによって発生されるデータ転送信号に応答
    して前記キャッシュメモリと前記システムメモリとの間
    でデータを転送する、請求項１に記載のキャッシュシス
    テム。
  3. 【請求項３】 第１のバスによって前記バスインタフェ
    ース装置と前記キャッシュメモリとに、および第２のバ
    スによって前記キャッシュコントローラに結合される処
    理装置をさらに含み、前記処理装置は、前記第２のバス
    を介して前記キャッシュコントローラに前記ソフトウエ
    ア起動制御信号を発生する、請求項２に記載のキャッシ
    ュシステム。
  4. 【請求項４】 前記ソフトウエア起動制御信号は処理装
    置によってバスを介して発生され、前記制御手段は、 前記バスおよび前記キャッシュメモリに結合される物理
    アドレスレジスタと、 前記物理アドレスレジスタおよび前記キャッシュメモリ
    に結合されるソフトウエア／ハードウエア制御ライトバ
    ックキャッシュコントローラとを含む、請求項１に記載
    のキャッシュシステム。
  5. 【請求項５】 前記制御信号は前記システムメモリのメ
    モリブロックの物理アドレスを含み、前記制御信号は前
    記物理アドレスレジスタに与えられ、前記ソフトウエア
    ／ハードウエア制御ライトバックキャッシュコントロー
    ラは制御信号がいつ前記物理アドレスレジスタに与えら
    れるかを検出し、前記ソフトウエア／ハードウエア制御
    ライトバックキャッシュコントローラは、受取られた制
    御信号によって示されるシステムメモリのブロックで生
    じた前記キャッシュメモリのデータが前記システムメモ
    リにライトバックされるようにする、請求項４に記載の
    キャッシュシステム。
  6. 【請求項６】 前記キャッシュメモリおよび前記キャッ
    シュコントローラはマイクロプロセッサに組込まれる、
    請求項１に記載のキャッシュシステム。
  7. 【請求項７】 マイクロプロセッサに組込まれるキャッ
    シュコントローラであって、 バスおよびキャッシュメモリに結合される物理アドレス
    レジスタと、 前記物理アドレスレジスタおよび前記キャッシュメモリ
    に結合されるソフトウエア／ハードウエア制御ライトバ
    ックキャッシュコントローラと、 前記ソフトウエア／ハードウエア制御ライトバックキャ
    ッシュコントローラおよび前記キャッシュメモリに結合
    されるキャッシュアロケーション回路とを含み、 ソフトウエアは、前記バスを介して前記物理アドレスレ
    ジスタに伝送される制御信号によって前記ソフトウエア
    ／ハードウエア制御ライトバックキャッシュコントロー
    ラを制御し得る、キャッシュコントローラ。
  8. 【請求項８】 前記キャッシュメモリは複数のホストブ
    ロックを含み、前記ホストブロックはシステムメモリの
    複数のソースブロックから生じたデータを含み、前記制
    御信号は前記ソースブロックに対応する物理メモリアド
    レスを含み、前記ソフトウエア／ハードウエア制御ライ
    トバックキャッシュコントローラは、前記制御信号に含
    まれる物理メモリアドレスによって表されるソースブロ
    ックに対応するデータを前記ホストブロックからライト
    バックする、請求項７に記載のキャッシュコントロー
    ラ。
  9. 【請求項９】 キャッシュコントローラを制御するため
    の方法であって、 処理装置に、システムメモリのブロックに対応する物理
    アドレスを含む制御信号を起動させるステップと、 バスを介して制御信号を物理アドレスレジスタに伝送す
    るステップと、 ソフトウエア／ハードウエア制御ライトバックキャッシ
    ュコントローラに、前記制御信号の前記物理アドレスレ
    ジスタへの到達を感知させるステップと、 前記制御信号の到達が感知されると、前記物理アドレス
    によって示される前記システムメモリのブロックで生じ
    た前記キャッシュメモリのデータを前記システムメモリ
    にライトバックするステップとを含む、方法。
  10. 【請求項１０】 前記データを保持した前記キャッシュ
    メモリ内のブロックを有効として記すステップをさらに
    含む、請求項９に記載の方法。
  11. 【請求項１１】 前記データを保持した前記キャッシュ
    メモリ内のブロックを変更されていないとして記すステ
    ップをさらに含む、請求項９に記載の方法。
JP5317729A 1992-12-18 1993-12-17 キャッシュシステムおよびキャッシュコントローラを制御するための方法 Pending JPH06222992A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/993,095 US5524225A (en) 1992-12-18 1992-12-18 Cache system and method for providing software controlled writeback
US993095 1992-12-18

Publications (1)

Publication Number Publication Date
JPH06222992A true JPH06222992A (ja) 1994-08-12

Family

ID=25539082

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5317729A Pending JPH06222992A (ja) 1992-12-18 1993-12-17 キャッシュシステムおよびキャッシュコントローラを制御するための方法

Country Status (3)

Country Link
US (1) US5524225A (ja)
EP (1) EP0602808A3 (ja)
JP (1) JPH06222992A (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539911A (en) 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
EP0636256B1 (en) 1992-03-31 1997-06-04 Seiko Epson Corporation Superscalar risc processor instruction scheduling
DE69308548T2 (de) 1992-05-01 1997-06-12 Seiko Epson Corp Vorrichtung und verfahren zum befehlsabschluss in einem superskalaren prozessor.
EP1107111A3 (en) 1992-12-31 2002-02-06 Seiko Epson Corporation System and method for register renaming
US5628021A (en) 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
US5761709A (en) * 1995-06-05 1998-06-02 Advanced Micro Devices, Inc. Write cache for servicing write requests within a predetermined address range
US5848254A (en) * 1996-07-01 1998-12-08 Sun Microsystems, Inc. Multiprocessing system using an access to a second memory space to initiate software controlled data prefetch into a first address space
US6629187B1 (en) * 2000-02-18 2003-09-30 Texas Instruments Incorporated Cache memory controlled by system address properties
JP4225749B2 (ja) * 2002-08-07 2009-02-18 株式会社ルネサステクノロジ 半導体記憶装置
CN101151600B (zh) * 2005-04-08 2012-02-22 松下电器产业株式会社 高速缓冲存储器***及其控制方法
US7822911B2 (en) * 2007-08-15 2010-10-26 Micron Technology, Inc. Memory device and method with on-board cache system for facilitating interface with multiple processors, and computer system using same
US8055852B2 (en) 2007-08-15 2011-11-08 Micron Technology, Inc. Memory device and method having on-board processing logic for facilitating interface with multiple processors, and computer system using same
US8291174B2 (en) 2007-08-15 2012-10-16 Micron Technology, Inc. Memory device and method having on-board address protection system for facilitating interface with multiple processors, and computer system using same
US10026458B2 (en) 2010-10-21 2018-07-17 Micron Technology, Inc. Memories and methods for performing vector atomic memory operations with mask control and variable data length and data unit size
CN104536939A (zh) * 2014-12-10 2015-04-22 中南林业科技大学 一种多核嵌入式高速缓冲存储器可配置节能调度的方法
US11556477B2 (en) * 2018-06-15 2023-01-17 Arteris, Inc. System and method for configurable cache IP with flushable address range
CN116185499B (zh) * 2023-04-27 2023-07-25 深圳鲲云信息科技有限公司 寄存器数据传输方法、寄存器缓存模块、智能设备和介质

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4819154A (en) * 1982-12-09 1989-04-04 Sequoia Systems, Inc. Memory back up system with one cache memory and two physically separated main memories
US4713755A (en) * 1985-06-28 1987-12-15 Hewlett-Packard Company Cache memory consistency control with explicit software instructions
US5045996A (en) * 1986-11-12 1991-09-03 Xerox Corporation Multiprocessor cache memory housekeeping
US5307477A (en) * 1989-12-01 1994-04-26 Mips Computer Systems, Inc. Two-level cache memory system
US5247648A (en) * 1990-04-12 1993-09-21 Sun Microsystems, Inc. Maintaining data coherency between a central cache, an I/O cache and a memory
US5263142A (en) * 1990-04-12 1993-11-16 Sun Microsystems, Inc. Input/output cache with mapped pages allocated for caching direct (virtual) memory access input/output data based on type of I/O devices
US5375216A (en) * 1992-02-28 1994-12-20 Motorola, Inc. Apparatus and method for optimizing performance of a cache memory in a data processing system

Also Published As

Publication number Publication date
EP0602808A2 (en) 1994-06-22
EP0602808A3 (en) 1996-11-13
US5524225A (en) 1996-06-04

Similar Documents

Publication Publication Date Title
US5537575A (en) System for handling cache memory victim data which transfers data from cache to the interface while CPU performs a cache lookup using cache status information
KR100252570B1 (ko) 축소된요구블로킹을갖는캐시메모리
JPH06222992A (ja) キャッシュシステムおよびキャッシュコントローラを制御するための方法
EP0803817B1 (en) A computer system having cache prefetching capability based on CPU request types
US5265236A (en) Method and apparatus for increasing the speed of memory access in a virtual memory system having fast page mode
US5251310A (en) Method and apparatus for exchanging blocks of information between a cache memory and a main memory
US11500797B2 (en) Computer memory expansion device and method of operation
JPH06318177A (ja) キャッシュ・ミス・ペナルティを減少させる方法、装置及びコンピュータ・システム
JPH1031625A (ja) マルチ・プロセッサ・システムにおける改良されたコピーバック性能のためのライトバック・バッファ
JPH09167116A (ja) コンピュータキャッシュシステム
JPH08185355A (ja) データメモリおよびその動作方法
US6345320B1 (en) DMA address buffer and cache-memory control system
US5678025A (en) Cache coherency maintenance of non-cache supporting buses
JPH10501914A (ja) 共用キャッシュ・メモリ装置
JPH1091521A (ja) 二重ディレクトリー仮想キャッシュ及びその制御方法
KR960007833B1 (ko) 고속 페이지 모드 선택을 위한 방법 및 장치
JPH10105461A (ja) 処理装置及びルックアサイド・キャッシュをスヌープする改善された装置及び方法
JPH0784879A (ja) キャッシュメモリ装置
EP0631236B1 (en) A bus-master computer system and method
JPH0628258A (ja) マイクロプロセッサ
JP2001265653A (ja) データ処理装置
US7840757B2 (en) Method and apparatus for providing high speed memory for a processing unit
JPH0553912A (ja) キヤツシユメモリの制御方法
JP2001229074A (ja) メモリ制御装置と情報処理装置及びメモリ制御チップ
JP3299147B2 (ja) キャッシュ制御回路

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040406