JPH06222389A - アクティブマトリクス型液晶表示素子の製造方法 - Google Patents
アクティブマトリクス型液晶表示素子の製造方法Info
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- JPH06222389A JPH06222389A JP1236993A JP1236993A JPH06222389A JP H06222389 A JPH06222389 A JP H06222389A JP 1236993 A JP1236993 A JP 1236993A JP 1236993 A JP1236993 A JP 1236993A JP H06222389 A JPH06222389 A JP H06222389A
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Abstract
号線の導通検査および短絡検査をそれぞれ行なって走査
線や信号線に欠陥を有するTFTアレイ基板を発見する
ことで、完成した段階での液晶表示素子の不良率を低減
し製造の無駄を避けて、製造コストの低廉化を実現す
る。 【構成】 第1の配線および第2の配線としての走査線
103および信号線111が、例えばTFT素子121
に用いられる半導体層123と同じ材質の膜からなる電
気抵抗体125を介して第1の導電部107および第2
の導電部113からなる導電部141に接続されてい
る。
Description
液晶表示素子の製造方法に係り、特にスイッチング素子
として薄膜トランジスタを用いたものに関する。
力等の特徴を活かして、テレビあるいはグラフィックデ
ィスプレイなどの表示素子として盛んに利用されてい
る。
ansistor;以下、TFTと略称)をスイッチング素子と
して用いたアクティブマトリックス型液晶表示装置は、
高速応答性に優れ、高画素数化に適しており、ディスプ
レイ画面の高画質化、大型化、カラー画像化を実現する
ものとして期待され、研究開発が進められ、既に実用に
供されているものもある。
置の表示素子部分は、一般的にTFTのようなスイッチ
ング用アクティブ素子とこれに接続された画素電極が配
設されたアクティブ素子アレイ基板と、これに対向して
配置される対向電極が形成された対向基板と、これら基
板間に挟持される液晶組成物と、さらに各基板の外表面
側に貼設される偏光板とからその主要部分が構成されて
いる。
型TFTをスイッチ素子として用いたアクティブマトリ
クス型液晶表示素子製造工程を、そのTFTアレイ基板
を中心として示す概略断面図である。
基板801上のほぼ全面に、例えばスパッタリング法を
用いてタンタル(Ta)を成膜し、所定の形状にフォト
エッチングすることにより走査線803とゲート電極8
05および導電部807を同時に一体に形成した後、走
査線 1本ずつの導通を確認して断線検査を行なう。ま
た、隣り合う走査線803どうしの間の短絡を検査する
こともある。
3およびゲート電極805を覆うように透明絶縁基板8
01の主面ほぼ全面にわたって、窒化ケイ素(Si
Nx )膜からなるゲート絶縁膜809をプラズマCVD
法を用いて形成する。
モルファスシリコン(以下a−Siと略称)膜、SiN
x 膜を連続成膜した後、所定の形状にフォトエッチング
することにより半導体層811、エッチング保護層81
3を形成する。
Si膜を成膜し、所定の形状にフォトエッチングするこ
とによりオーミック層815、817を形成する。
パッタリング法を用いてITO膜を成膜し、所定の形状
にフォトエッチングすることにより画素電極819を形
成する。
807と信号線821とを短絡させる部分のゲート絶縁
膜809を取り除いた後、例えばスパッタリング法を用
いてアルミニウム膜を成膜し所定の形状にフォトエッチ
ングすることにより、ドレイン電極823とソース電極
825および信号線821を形成する。そして信号線8
21の 1本ずつの導通を確認することで、その断線検査
を行なう。
レイ基板の一部省略平面図である。静電気によるゲート
絶縁膜809の静電破壊を防止するために、全走査線8
03および全信号線821は透明絶縁基板801の周縁
部に設けられた導電部807、いわゆるショートリング
に接続されている。これはゲート絶縁膜809が破壊さ
れるとその部分で走査線803と信号線821とが短絡
して表示画像に例えば線欠陥が発生するため、そのよう
な欠陥の発生をTFTアレイ基板製造工程中に防ぐため
に必要とされるものである。
リクス型液晶表示素子の製造方法においては、TFTア
レイ基板の製造工程中、全ての走査線803および信号
線821は共通の一つの導電部807によって短絡され
ているので、走査線803や信号線821の導通検査お
よび短絡検査ができない。上記の例では少なくとも信号
線821の短絡検査が不可能である。
絡欠陥を有するようなTFTアレイ基板が、TFTアレ
イ基板製造工程よりも後工程、例えば液晶セル組み立て
工程などにまで持ち込まれる。その結果、液晶表示素子
が完成して実際に表示させて検査するまで走査線803
や信号線821の導通不良や短絡欠陥が発見されないた
め、液晶表示素子として完成した段階での液晶表示素子
の不良率が高く、製造に無駄が多くなり製造コストが高
価になるという問題があった。
問題を解決するために成されたものである。本発明の目
的は、走査線や信号線の製造工程ごとに走査線や信号線
の導通検査および短絡検査をそれぞれ行なって製造工程
中の早期のうちに走査線や信号線に欠陥を有するTFT
アレイ基板を発見することで、完成した段階での液晶表
示素子の不良率を低減し製造の無駄を避けて、製造コス
トの低廉化を実現することにある。
めに、第1の発明のアクティブマトリクス型液晶表示素
子の製造方法は、絶縁基板の一主面上に第1の配線を形
成し、その上に絶縁層を形成し、この絶縁層を隔てて第
2の配線を形成し、前記第1の配線および第2の配線に
接続される薄膜トランジスタ素子を形成し、この薄膜ト
ランジスタ素子に接続される画素電極を形成して素子ア
レイ基板を形成し、この素子アレイ基板に対向電極を有
する対向基板を対向配置し両基板の周囲を封止して両基
板間に液晶組成物を注入するアクティブマトリクス型液
晶表示素子の製造方法において、複数本の第1の配線を
形成するとともに、前記第1の配線との接続を避けて第
1の導電体を形成し、前記第1の配線の 1本ごとの導通
検査および隣り合う配線間の短絡検査を行ない、前記第
1の配線に電気抵抗体を介して接続されかつ第1の導電
体に接続される第2の導電体を形成するとともに、前記
第1の配線と交差して配置され前記第1の導電体に電気
抵抗体を介して接続される第2の配線を形成し、前記第
2の配線の 1本ごとの導通検査および隣り合う配線間の
短絡検査を行なうことを特徴としている。
ス型液晶表示素子の製造方法は、絶縁基板の一主面上に
第1の配線を形成し、絶縁層を形成し、この絶縁層を隔
てて第2の配線を形成し、前記第1の配線および第2の
配線に接続される薄膜トランジスタ素子を形成し、この
薄膜トランジスタ素子に接続される画素電極を形成して
素子アレイ基板を形成し、この素子アレイ基板に対向電
極を有する対向基板を対向配置して、両基板の周囲を封
止して両基板間に液晶組成物を注入するアクティブマト
リクス型液晶表示素子の製造方法において、絶縁基板周
縁部に一方の接続端部を有する複数本の第1の配線を形
成するとともに、前記接続端部との接続を避けて前記絶
縁基板の周縁部の 3辺に第1の導電部を形成する工程
と、前記第1の配線の 1本ごとの導通検査および隣り合
う配線間の短絡検査を行なう工程と、前記第1の配線お
よび前記導電部の上を覆うように絶縁膜を形成する工程
と、前記絶縁膜に前記第1の配線の接続端部を露出させ
る配線部コンタクトホールおよび前記第1の導電部を部
分的に露出させる導電部コンタクトホールおよび前記第
1の導電部の端部を露出させる端部コンタクトホールを
穿設する工程と、前記配線部コンタクトホールおよび前
記導電部コンタクトホールに電気抵抗体を形成する工程
と、前記第1の配線と交差して配置され、前記導電部コ
ンタクトホールの電気抵抗体を介して前記第1の導電部
に接続される第2の配線を形成するとともに、前記配線
部コンタクトホールの電気抵抗体を介して前記第1の配
線に接続され、かつ前記端部コンタクトホールにて前記
第1の導電部に接続される第2の導電部を形成する工程
と、前記第2の配線の 1本ごとの導通検査および隣り合
う配線間の短絡検査を行なう工程とを具備することを特
徴としている。
ス型液晶表示素子の製造方法は、前記の第1の発明また
は第2の発明において、前記電気抵抗体が前記薄膜トラ
ンジスタ素子に用いた半導体層と同じ材料からなること
を特徴としている。
は、絶縁基板上に発生する静電気を第1の配線や第2の
配線から導電体へと導通させることができ、かつ前記の
導通検査の際には、その導通検査に用いる電流が大きく
ならないように抑えることができるような抵抗値である
ことが望ましい。さらには、絶縁基板上に発生する静電
気に起因して走査線と信号線との間などの層間絶縁膜が
破壊されることのないように、層間絶縁膜よりも抵抗値
が低いことが望ましい。
抗体としては、通常のTFT素子に用いられる半導体層
が好適である。そのような半導体層を用いれば製造コス
トの低廉化を図ることができるからである。
のTFTアレイ基板は、製造工程中に第1の配線および
第2の配線としての走査線および信号線が、例えばTF
T素子に用いられるものと同じ材質の半導体層からなる
電気抵抗体を介して第1の導電部および第2の導電部か
らなる共通の導電部に接続されている。
電圧を印加して検査電流を流して線欠陥検査を行なう場
合、その検査電流は前記の電気抵抗体をほとんど流れな
いため、走査線と信号線とは互いに電気的に絶縁されて
いる状態とほぼ同等の状態となっているので、走査線の
導通検査や短絡検査、信号線の導通検査や短絡検査をそ
れぞれその製造工程ごとに行なうことができる。これに
より走査線や信号線の導通検査および短絡検査をそれぞ
れ行ない製造工程中の早期のうちに走査線や信号線に欠
陥を有するTFTアレイ基板を発見することで、完成し
た段階での液晶表示素子の不良率を低減し製造の無駄を
避けて製造コストの低廉化を実現することができる。
板に蓄積された静電気を前記の第1の導電部および第2
の導電部からなる共通の導電部に流すので、この導電部
により走査線と信号線との間に介在している層間絶縁膜
などの静電破壊を防ぐことができ、TFTアレイ基板の
歩留まりを向上させて製造コストの低廉化を実現するこ
とができる。
材料を用いて前記の電気抵抗体を形成すれば、前記の電
気抵抗体を別途に形成するような煩雑な工程を避けるこ
とができ、製造工程を簡易化することができる。
に説明する。
素子をスイッチング素子として用いたアクティブマトリ
ックス型液晶表示素子の製造工程を示す断面図である。
この図1は特にTFTアレイ基板を中心に示している。
また図2は本発明の製造方法により製造されたアクティ
ブマトリックス型液晶表示素子の構成を示す一部省略平
面図である。 まず、図1(a)に示すように、透明絶
縁基板101上の全面に、例えばタンタル(Ta)をス
パッタリング法を用いて成膜し所定の形状にフォトエッ
チングすることにより、走査線103とゲート電極10
5、第1の導電部107を形成する。
晶表示素子の概略平面図である。透明絶縁基板101上
には第1の導電部107および走査線103が電気的な
接続を避けて形成されている。本工程の段階で隣同士の
走査線103の短絡検査を行なう。また、 1本ずつの走
査線103の導通検査を行なう。このような検査により
線欠陥を有することが判明した基板は不良品として工程
から除外し、これ以降の工程には投入しない。あるいは
不良部分にレーザリペアなどを施し不良を解消した後、
良品として以降の工程に投入する。
確認された基板は次工程に投入される。その工程では透
明絶縁基板101の主面ほぼ全面を覆うように、SiN
x 膜からなるゲート絶縁膜109をプラズマCVD法を
用いて形成する。このゲート絶縁膜109によって図1
(b)に示すように走査線103およびゲート電極10
5の上が覆われる。
成する信号線111との接続をとる箇所に導電部コンタ
クトホール115を、走査線103と後工程で形成する
第2の導電部113との接続をとる箇所に配線部コンタ
クトホール117を、また第1の導電部107と第2の
導電部113との接続をとる箇所に端部コンタクトホー
ル119を、それぞれ穿設する。
−Si膜を成膜し、これを所定の形状にフォトエッチン
グすることにより、TFT素子121の半導体層123
を形成するとともに、前記の各コンタクトホールに電気
抵抗体125を形成する。このようにTFT素子121
に用いられる半導体層123と同じ半導体膜を電気抵抗
体125として用いているので、電気抵抗体125を別
途に形成する煩雑な工程の付加を避けることができる。
マCVD法を用いてSiNx 膜を成膜しこれを所定の形
状にフォトエッチングすることにより、チャネル保護膜
127を形成した後、同様にプラズマCVD法によりn
型a−Si膜を成膜しこれを所定の形状にフォトエッチ
ングしてオーミックコンタクト層129、131を形成
する。このとき、各コンタクトホールにもオーミックコ
ンタクト層129、131と同じ膜からなる接続部材1
33も配設する。
ITO膜をスパッタリング法を用いて成膜し所定の形状
にフォトエッチングすることにより画素電極135を形
成する。
ルミニウム膜をスパッタリング法を用いて成膜し所定の
形状にフォトエッチングして、ドレイン電極137、ソ
ース電極139、信号線111を形成するとともに第2
の導電部113を形成する。この第2の導電部113
は、走査線103とは配線部コンタクトホール117に
て電気抵抗体125および接続部材133を介して接続
し、第1の導電部107とは端部コンタクトホール11
9にて接続部材133を介して接続する。また信号線1
11と第1の導電部107は導電部コンタクトホール1
15にて電気抵抗体125および接続部材133を介し
て接続される。
び第2の導電部113によって導電部141が形成され
る。この導電部141により透明絶縁基板101上の静
電気を吸収して、TFT素子121の静電破壊や、走査
線103と信号線111との間に介在するゲート絶縁膜
109のような層間絶縁膜などの静電破壊を防ぐことが
できる。
行ない、その 1本ごとの導通検査や隣り合う配線どうし
の短絡検査を行なう。
TFTアレイ基板143は、図2の一部省略平面図に示
すような構成となる。走査線103と信号線111との
交差部分ごとにTFT素子121が配設されている。こ
のTFT素子121は走査線103および信号線111
に接続されている。さらにこのTFT素子121ごとに
接続される透明導電膜からなる画素電極135が配設さ
れている。そして全走査線103および全信号線111
は、半導体膜からなる電気抵抗体125を介して導電部
141に接続されている。
素子のTFTアレイ基板143の簡略化した等価回路図
を示す。
抗、Rsは信号線111の 1本あたりの電気抵抗、Rc
は各電気抵抗体125の電気抵抗である。RcはRgお
よびRsよりも非常に大きいものである。
においては、走査線103の線欠陥検査を行なう場合、
図1(a)や図3に示す状態の時点では走査線103が
電気的には個々に 1本ずつ分離されている。したがって
例えばab間の導通をみることで導通(断線)検査がで
き、またa点とx点との導通をみることで短絡検査を行
える。
場合は、信号線111が形成される時点では信号線11
1は半導体膜123と同じ材質の膜からなる電気抵抗体
125を介して導電部141によって短絡されている。
そこで信号線111の導通検査は、例えばcd間の導通
を検査することで行なうことができる。また隣り合う信
号線111どうしの短絡検査は、例えばyz間の電気抵
抗値を測定することで行なうことができる。ここで、c
点とは、具体的には図2に示すような検査用端子145
である。この検査用端子145上にプローブ電極(検査
用電極)を当接させて検査用電流を流す。このような検
査用端子145を用いたのは、ファインピッチで微細な
線幅の信号線111や走査線103の検査を、より簡易
なものとするためである。
していない場合には、測定される抵抗値RyzはRc+R
sとなる。しかし信号線Xy と信号線Xz とが短絡して
いる場合には、測定される抵抗値Ryzは次式に示すよう
な値となる。すなわち、 Rc>>Rx≧Rsの場合、 Ryz〜Rc/ 2、 Rc>>Rs、Rx>>Rsの場合、 Ryz〜Rc×( 2/
3) 測定された抵抗値Ryzが上記のような値である場合に
は、隣り合う信号線Xyと信号線Xz とが短絡している
ということが判明する。
印加された場合、走査線103および信号線111は電
気抵抗体125を介して導電部141と電気的に接続さ
れているため、前記の高電圧に起因する電流は電気抵抗
体125を介して導電部141に流れ込み、TFT素子
121の静電破壊やゲート絶縁膜109のような層間絶
縁膜などの静電破壊を防止することができる。
cとしては、上記の層間絶縁膜としてのゲート絶縁膜1
09の抵抗値Riよりも小さく、かつTFTアレイ基板
143に蓄積した静電気を流すことができるに十分な導
電性を有していることが必要である。
FT素子121の半導体層123に用いた半導体膜が好
適である。そしてこのように電気抵抗体125として半
導体層123を形成する半導体膜を用いれば、電気抵抗
体125を別途に形成するような煩雑な工程を避けるこ
とができ製造工程を簡易化することができるので好まし
い。
133を省略して電気抵抗体125を配設し、この電気
抵抗体125で直接に導電部141と走査線103や信
号線111とを接続するようにしてもよいことは言うま
でもない。
ガー型TFT素子をスイッチ素子として用いたアクティ
ブマトリックス型液晶表示素子の製造方法について説明
する。図5は、そのTFTアレイ基板の製造工程を示す
断面図である。
基板201の主面上ほぼ全面にSiNx 膜からなる絶縁
膜203をプラズマCVD法を用いて形成する。そして
例えばアルミニウム膜をスパッタリング法を用いて成膜
し所定の形状にフォトエッチングして第1の配線として
信号線205、信号線205と一体形成のドレイン電極
207、ソース電極209、第1の導電膜211を形成
する。
晶表示素子の概略構成を示す一部省略平面図である。透
明絶縁基板201上には複数本の信号線205が各々電
気的に絶縁されて形成されている。この工程において、
第1の配線としての信号線205の 1本ごとの導通検査
や隣同士の信号線205の短絡検査を行なう。ここで信
号線205に線欠陥を有さない良品であることが確認さ
れた基板は次工程に投入される。そして線欠陥を有する
ことが判明した基板は以下の工程には投入されない。あ
るいは欠陥部分を修正した後、良品として次工程に投入
するようにしてもよい。
法によりn型a−Siを成膜し所定の形状にフォトエッ
チングしてオーミックコンタクト層213、215を形
成する。またプラズマCVD法を用いてi型アモルファ
スシリコン(a−Si)を成膜し所定の形状にフォトエ
ッチングすることにより半導体層217を形成する。こ
のとき、後工程で形成する各コンタクトホールに対応す
る部分にも、オーミックコンタクト層213、215と
同じ膜からなる接続部材219および半導体層217と
同じ膜からなる電気抵抗体221をフォトエッチングに
より形成する。ただし第1の導電部211の端部には電
気抵抗体221は配設しない。
ITO膜をスパッタリング法を用いて成膜し所定の形状
にフォトエッチングすることにより画素電極223を形
成する。そして透明絶縁基板201の主面ほぼ全面を覆
うようにプラズマCVD法を用いてSiNx 膜を成膜し
ゲート絶縁膜225を形成する。
導電膜211とこの後に形成する走査線227との接続
をとる箇所に導電部コンタクトホール229を、信号線
205とこの後に形成する第2の導電膜231との接続
をとる箇所に配線部コンタクトホール233を、第1の
導電膜211と第2の導電膜231との接続をとる箇所
に端部コンタクトホール235を、各々その箇所のSi
Nx 膜をフォトエッチングすることにより穿設する。
リング法を用いて成膜し所定の形状にフォトエッチング
して、第2の配線として走査線227、走査線227と
一体形成のゲート電極237、第2の導電膜231を形
成する。このようにして第1の導電部211および第2
の導電部231によって導電部239が形成される。こ
の導電部239により透明絶縁基板201上の静電気を
吸収して、TFT素子241の静電破壊や、走査線22
7と信号線205との間に介在するゲート絶縁膜225
のような層間絶縁膜などの静電破壊を防ぐことができ
る。
のTFTアレイ基板の概略構成を図7の一部省略平面図
に示す。
27の線欠陥検査を行ない、その 1本ごとの導通検査や
隣り合う配線どうしの短絡検査を行なう。この第2の実
施例のアクティブマトリックス型液晶表示素子も、電気
的には前記の第1の実施例で説明した図4の等価回路図
と同様の構成なので、走査線227の線欠陥検査を第1
の実施例における第2の配線としての信号線111と同
様の方法で行なうことができる。
227とは導電部239により接続されており、発生す
る静電気に起因する静電破壊などから守られているの
で、TFT素子241の静電破壊や、ゲート絶縁膜22
5のような層間絶縁膜などの静電破壊を防止することが
できる。
しない。この他にも、例えばTFT素子に用いる半導体
層の材料などを、本発明の要旨を逸脱しない範囲で種々
変更することが可能であることは言うまでもない。
発明のアクティブマトリクス型液晶表示素子の製造方法
によれば、走査線や信号線の製造工程ごとに走査線や信
号線の導通検査および短絡検査をそれぞれ行なって製造
工程中の早期のうちに走査線や信号線に欠陥を有するT
FTアレイ基板を発見することで、完成した段階での液
晶表示素子の不良率を低減し製造の無駄を避けて、製造
コストの低廉化を実現することができる。
リクス型液晶表示素子のアレイ基板の製造工程を示す断
面図。
リクス型液晶表示素子のアレイ基板の概略構成を示す一
部省略平面図。
リクス型液晶表示素子のアレイ基板の、走査線を形成し
た時点での概略構成を示す一部省略平面図。
例のアクティブマトリクス型液晶表示素子のアレイ基板
の電気的な概略構成を示す等価回路図。
リクス型液晶表示素子のアレイ基板の製造工程を示す断
面図。
リクス型液晶表示素子のアレイ基板に信号線を形成した
時点での概略構成を示す一部省略平面図。
リクス型液晶表示素子のアレイ基板の概略構成を示す一
部省略平面図。
のアレイ基板の製造工程を示す断面図。
のアレイ基板の概略構成を示す一部省略平面図。
ト電極、107…第1の導電部、109…ゲート絶縁
膜、111…信号線、113…第2の導電部、121…
TFT素子、123…半導体層、125…電気抵抗体、
135…画素電極、141…導電部、143…TFT素
子基板
Claims (3)
- 【請求項1】 絶縁基板の一主面上に第1の配線を形成
し、その上に絶縁層を形成し、該絶縁層の上に第2の配
線を形成し、前記第1の配線および第2の配線に接続さ
れる薄膜トランジスタ素子を形成し、この薄膜トランジ
スタ素子に接続される画素電極を形成して薄膜トランジ
スタ素子アレイ基板を形成し、該基板に対向電極を有す
る対向基板を対向配置し両基板の周囲を封止して両基板
間に液晶組成物を注入するアクティブマトリクス型液晶
表示素子の製造方法において、 複数本の第1の配線を形成するとともに、前記第1の配
線との接続を避けて第1の導電体を形成し、 前記第1の配線の 1本ごとの導通検査および隣り合う配
線間の短絡検査を行ない、 前記第1の配線に電気抵抗体を介して接続されかつ第1
の導電体に接続される第2の導電体を形成するととも
に、前記第1の配線と交差して配置され前記第1の導電
体に電気抵抗体を介して接続される第2の配線を形成
し、 前記第2の配線の 1本ごとの導通検査および隣り合う配
線間の短絡検査を行なうことを特徴とするアクティブマ
トリクス型液晶表示素子の製造方法。 - 【請求項2】 絶縁基板の一主面上に第1の配線を形成
し、絶縁層を形成し、この絶縁層を隔てて第2の配線を
形成し、前記第1の配線および第2の配線に接続される
薄膜トランジスタ素子を形成し、この薄膜トランジスタ
素子に接続される画素電極を形成して素子アレイ基板を
形成し、該基板に対向電極を有する対向基板を対向配置
して、両基板の周囲を封止して両基板間に液晶組成物を
注入するアクティブマトリクス型液晶表示素子の製造方
法において、 絶縁基板周縁部に一方の接続端部を有する複数本の第1
の配線を形成するとともに、前記接続端部との接続を避
けて前記絶縁基板の周縁部の 3辺に第1の導電部を形成
する工程と、 前記第1の配線の 1本ごとの導通検査および隣り合う配
線間の短絡検査を行なう工程と、 前記第1の配線および前記導電部の上を覆うように絶縁
膜を形成する工程と、 前記第1の配線の接続端部を露出させる配線部コンタク
トホールおよび前記第1の導電部を部分的に露出させる
導電部コンタクトホールおよび前記第1の導電部の端部
を露出させる端部コンタクトホールを前記絶縁膜に穿設
する工程と、 前記配線部コンタクトホールおよび前記導電部コンタク
トホールに電気抵抗体を形成する工程と、 前記第1の配線と交差して配置され、前記導電部コンタ
クトホールの電気抵抗体を介して前記第1の導電部に接
続される第2の配線を形成するとともに、前記配線部コ
ンタクトホールの電気抵抗体を介して前記第1の配線に
接続され、かつ前記端部コンタクトホールにて前記第1
の導電部に接続される第2の導電部を形成する工程と、 前記第2の配線の 1本ごとの導通検査および隣り合う配
線間の短絡検査を行なう工程とを具備することを特徴と
するアクティブマトリクス型液晶表示素子の製造方法。 - 【請求項3】 前記電気抵抗体が前記薄膜トランジスタ
素子に用いた半導体層と同じ材料からなることを特徴と
する請求項1又は請求項2記載のアクティブマトリック
ス型液晶表示素子の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1236993A JP3162526B2 (ja) | 1993-01-28 | 1993-01-28 | アクティブマトリクス型液晶表示素子の製造方法 |
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JPH06222389A true JPH06222389A (ja) | 1994-08-12 |
JP3162526B2 JP3162526B2 (ja) | 2001-05-08 |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5652632A (en) * | 1994-09-30 | 1997-07-29 | Nec Corporation | LCD apparatus having electrostatic breakdown preventing configuration capable of testing each pixel |
JP2000155339A (ja) * | 1998-11-24 | 2000-06-06 | Casio Comput Co Ltd | 表示パネル及びその製造方法 |
KR100502792B1 (ko) * | 1997-07-23 | 2005-09-26 | 삼성전자주식회사 | 액정 표시 장치 |
JP2006237258A (ja) * | 2005-02-24 | 2006-09-07 | Tdk Corp | 多層基板の検査方法 |
KR100965586B1 (ko) * | 2003-12-30 | 2010-06-23 | 엘지디스플레이 주식회사 | 듀얼 게이트 구동방식 액정표시장치 및 이의 제조방법 |
-
1993
- 1993-01-28 JP JP1236993A patent/JP3162526B2/ja not_active Expired - Fee Related
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