JPH0622004A - Communication equipment test circuit employing pseudo random pattern - Google Patents
Communication equipment test circuit employing pseudo random patternInfo
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はディジタル通信分野にお
ける擬似ランダムパターンを用いた通信装置試験回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a communication device test circuit using a pseudo random pattern in the field of digital communication.
【0002】ディジタル通信においてはデータを正しく
送信することが大前提として存在する。このため、多重
変換装置等の通信装置を製造する段階においてより高精
度の試験を行うことができる回路が要望されている。In digital communication, it is a major premise that data is transmitted correctly. Therefore, there is a demand for a circuit that can perform a more accurate test at the stage of manufacturing a communication device such as a multiplex conversion device.
【0003】[0003]
【従来の技術】図3に従来の擬似ランダムパターンを用
いた通信装置試験回路のブロック構成図を示し、その説
明を行う。2. Description of the Related Art FIG. 3 shows a block diagram of a communication device test circuit using a conventional pseudo-random pattern, which will be described.
【0004】試験回路は、パターン発生回路1と、パタ
ーンチェック回路2とを具備して構成されており、パタ
ーン発生回路1とパターンチェック回路2との間に、多
重変換装置等の被試験装置3を接続して試験を行うよう
になっている。The test circuit comprises a pattern generation circuit 1 and a pattern check circuit 2. Between the pattern generation circuit 1 and the pattern check circuit 2, a device under test 3 such as a multiplex converter is provided. It is designed to be connected and tested.
【0005】パターン発生回路1は、被試験装置3を試
験するための擬似ランダムパターンデータPD1を発生
するものであり、例えば図4に示すような構成となって
いる。The pattern generation circuit 1 generates pseudo random pattern data PD1 for testing the device under test 3, and has a structure shown in FIG. 4, for example.
【0006】図4において、11〜15はフリップフロ
ップ(FF)であり、同期接続されている。16は排他
的論理和回路であり、その一入力端がFF14のデータ
出力端Qに接続され、他入力端がFF15のデータ出力
端Qに接続されており、また、出力端がFF11のデー
タ入力端Dに接続されている。In FIG. 4, 11 to 15 are flip-flops (FF), which are synchronously connected. Reference numeral 16 is an exclusive OR circuit, one input end of which is connected to the data output end Q of the FF 14, the other input end thereof is connected to the data output end Q of the FF 15, and the output end of which is the data input of the FF 11. It is connected to the end D.
【0007】このような図4に示す構成において、FF
11〜15の各々が有する図示せぬプリセット端及びリ
セット端に「1」又は「0」のデータを供給することに
より初期値「1」又は「0」をセットした後、クロック
信号CKを供給する。In the structure shown in FIG. 4, the FF
The clock signal CK is supplied after the initial value "1" or "0" is set by supplying the data "1" or "0" to the preset end and the reset end (not shown) of each of 11 to 15. .
【0008】クロック信号CKが供給される毎に各FF
11〜15に保持されたデータが1ビットずつ前方に移
動すると共に、FF14及び15の出力データが排他的
論理和回路16を介してFF1の入力端Dに供給される
と言った巡回が行われ、最終段のFF15から1ビット
単位で擬似ランダムパターンデータPD1が出力され
る。Each FF is supplied every time the clock signal CK is supplied.
The data held in 11 to 15 are moved forward bit by bit, and the output data of the FFs 14 and 15 are supplied to the input terminal D of the FF1 via the exclusive OR circuit 16. The pseudo random pattern data PD1 is output in 1-bit units from the FF 15 at the final stage.
【0009】また、図3に示すパターンチェック回路2
は、被試験装置3から出力されるパターンデータPD2
が正しいかどうかをチェックするものであり、例えば図
5に示すような構成となっている。Further, the pattern check circuit 2 shown in FIG.
Is the pattern data PD2 output from the device under test 3.
Is checked to see if it is correct. For example, the configuration is as shown in FIG.
【0010】図5において、21〜25はフリップフロ
ップ(FF)であり、同期接続されている。26,27
は排他的論理和回路である。排他的論理和回路26の一
入力端はFF24のデータ出力端Qに接続され、他入力
端はFF25のデータ出力端Qに接続されている。In FIG. 5, reference numerals 21 to 25 are flip-flops (FFs) which are synchronously connected. 26, 27
Is an exclusive OR circuit. One input end of the exclusive OR circuit 26 is connected to the data output end Q of the FF 24, and the other input end is connected to the data output end Q of the FF 25.
【0011】また、排他的論理和回路27の一入力端は
排他的論理和回路26の出力端に接続され、他入力端は
被試験装置3の出力端に接続されている。但し、クロッ
ク信号CKは、図4に示したクロック信号CKと同一の
ものであり、同期が取られている。Further, one input end of the exclusive OR circuit 27 is connected to the output end of the exclusive OR circuit 26, and the other input end is connected to the output end of the device under test 3. However, the clock signal CK is the same as the clock signal CK shown in FIG. 4, and is synchronized.
【0012】このような図5に示す構成において、クロ
ック信号CKが供給される毎に、被試験装置3から出力
されるパターンデータPD2がFF21からFF25ま
で1ビットずつ順々にシフトして取り込まれ、最終段の
排他的論理和回路27でデータが一致するかどうか判定
され、一致している場合には「0」が出力され、不一致
の場合には「1」が出力されるようになっている。In the structure shown in FIG. 5, the pattern data PD2 output from the device under test 3 is sequentially shifted bit by bit from FF21 to FF25 every time the clock signal CK is supplied. Then, the exclusive-OR circuit 27 at the final stage determines whether the data match. If they match, "0" is output, and if they do not match, "1" is output. There is.
【0013】また、被試験装置3に上述した擬似ランダ
ムパターンデータPD1が取り込まれる場合、被試験装
置3に一定周期で供給される入力パルス信号P1でフラ
グが付されるようになっている。Further, when the above-mentioned pseudo random pattern data PD1 is taken into the device under test 3, the input pulse signal P1 supplied to the device under test 3 at a constant cycle is flagged.
【0014】これは、被試験装置3が擬似ランダムパタ
ーンデータPD1の所定ビット数をひとまとめにして1
フレームとして取り扱うためである。図6(イ)に示す
ように、被試験装置3に、擬似ランダムパターンデータ
PD1がA〜S…の順で1ビットずつ入力されるので、
入力パルス信号P1で所定ビット目のデータEの前にフ
ラグ(図示せず)を付すようになっている。This is because the device under test 3 collects a predetermined number of bits of the pseudo random pattern data PD1 into one and
This is because it is handled as a frame. As shown in FIG. 6A, since the pseudo random pattern data PD1 is input to the device under test 3 in the order of A to S ...
A flag (not shown) is added before the data E of the predetermined bit by the input pulse signal P1.
【0015】また、被試験装置3の試験を行う場合は、
入力された擬似ランダムパターンデータPD1はスルー
で通過するようになっており、入力パルス信号P1と同
期した出力パルス信号P2が被試験装置3に供給される
毎にパターンデータPD2として出力されるようになっ
ている。When the device under test 3 is tested,
The inputted pseudo random pattern data PD1 is passed through, and the output pulse signal P2 synchronized with the input pulse signal P1 is output as the pattern data PD2 every time it is supplied to the device under test 3. Has become.
【0016】これは、図6(ロ)に示すように、パター
ンデータPD2が、擬似ランダムパターンデータPD1
と同配列で、且つフラグの付された箇所から1フレーム
毎に連続して出力されるものである。ここでは、データ
Eが1フレームの先頭として入力されたことから、デー
タEの箇所が1フレームの先頭として出力される。As shown in FIG. 6B, this is because the pattern data PD2 is the pseudo random pattern data PD1.
The same array is used and the data is continuously output for each frame from the flagged portion. Here, since the data E is input as the head of one frame, the location of the data E is output as the head of one frame.
【0017】つまり、被試験装置3の入出力データは、
同期が取れ、且つ同配列のものとなっており、出力され
たデータ配列が誤っておればパターンチェック回路2で
そのことが検出され、被試験装置3が故障していること
が判断できる。That is, the input / output data of the device under test 3 is
If they are synchronized and have the same array, and the output data array is incorrect, the pattern check circuit 2 can detect that and the device under test 3 can be determined to be out of order.
【0018】[0018]
【発明が解決しようとする課題】ところで、上述した擬
似ランダムパターンを用いた通信装置試験回路において
は、被試験装置3の故障によって、出力されるパターン
データPD2の位相がずれてもそれを検出できない、即
ちビットずれを検出できないといった問題があった。In the communication device test circuit using the pseudo random pattern described above, even if the phase of the output pattern data PD2 is shifted due to the failure of the device under test 3, it cannot be detected. That is, there is a problem that the bit shift cannot be detected.
【0019】例えば図6(ハ)に示すように、被試験装
置3から出力されるパターンデータPD2の位相がずれ
ていても、パターンチェック回路2ではそのデータ配列
が合っているかどうかが判定されるだけなので、図のよ
うに出力パルス信号P2によりデータCを1フレームの
先頭として読み出しても位相のずれは判定出来ないこと
になる。この場合、2ビットのずれが生じている。従っ
て、あたかも被試験装置3が正常であるかのように見え
てしまう。For example, as shown in FIG. 6C, even if the phase of the pattern data PD2 output from the device under test 3 is out of phase, the pattern check circuit 2 determines whether the data arrangement is correct. Therefore, even if the data C is read as the beginning of one frame by the output pulse signal P2 as shown in the figure, the phase shift cannot be determined. In this case, there is a shift of 2 bits. Therefore, it looks as if the device under test 3 is normal.
【0020】本発明は、このような点に鑑みてなされた
ものであり、被試験装置から出力されるパターンデータ
のビットずれが検出できるようにすることによって、よ
り正確に被試験装置の故障を検出することができる擬似
ランダムパターンを用いた通信装置試験回路を提供する
ことを目的としている。The present invention has been made in view of the above points, and by making it possible to detect the bit deviation of the pattern data output from the device under test, it is possible to more accurately detect the failure of the device under test. An object of the present invention is to provide a communication device test circuit using a pseudo random pattern that can be detected.
【0021】[0021]
【課題を解決するための手段】図1に本発明の擬似ラン
ダムパターンを用いた通信装置試験回路の原理図を示
す。FIG. 1 shows a principle diagram of a communication device test circuit using a pseudo random pattern of the present invention.
【0022】この図において、1はパターン発生回路で
あり、被試験装置3を試験するための擬似ランダムパタ
ーンデータPD1を発生するものである。31は第1n
ビットパルス発生部であり、被試験装置3に一定周期で
供給される入力パルス信号P1が供給されることによっ
て定められたビット数のパルス信号P3を発生するもの
である。In the figure, reference numeral 1 is a pattern generation circuit for generating pseudo random pattern data PD1 for testing the device under test 3. 31 is the first n
This is a bit pulse generator, which generates the pulse signal P3 having a predetermined number of bits by supplying the device under test 3 with the input pulse signal P1 supplied at a constant cycle.
【0023】32はインバータ、33は第1セレクタで
ある。第1セレクタ33は、擬似ランダムパターンデー
タPD1か、インバータ32によって反転された擬似ラ
ンダムパターンデータPD1′の何れかを、パルス信号
P3に応じて選択して出力するものである。この出力さ
れる擬似ランダムパターンデータPD1″は、被試験装
置3に入力され、データPD1とPD1′とが混合され
たものとなる。Reference numeral 32 is an inverter, and 33 is a first selector. The first selector 33 selects and outputs either the pseudo random pattern data PD1 or the pseudo random pattern data PD1 'inverted by the inverter 32 according to the pulse signal P3. The output pseudo random pattern data PD1 ″ is input to the device under test 3 and is a mixture of the data PD1 and PD1 ′.
【0024】また、被試験装置3に擬似ランダムパター
ンデータPD1″が取り込まれる場合、入力パルス信号
P1で1フレーム毎にフラグが付されるようになってい
る。これは、被試験装置3が擬似ランダムパターンデー
タPD1″の所定ビット数をひとまとめにして1フレー
ムとして取り扱うためである。Further, when the pseudo random pattern data PD1 ″ is taken into the device under test 3, the input pulse signal P1 is provided with a flag for each frame. This is because a predetermined number of bits of the random pattern data PD1 ″ are collected and handled as one frame.
【0025】被試験装置3は入力された擬似ランダムパ
ターンデータPD1″を、試験の場合にスルーでパター
ンデータPD3として出力するものであり、入力パルス
信号P1と同期した出力パルス信号P2が供給されるこ
とによって1フレーム単位で連続して出力されるように
なっている。The device under test 3 outputs the inputted pseudo random pattern data PD1 ″ as the pattern data PD3 through in the case of the test, and the output pulse signal P2 synchronized with the input pulse signal P1 is supplied. As a result, the data is continuously output in units of one frame.
【0026】34は第2nビットパルス発生部であり、
出力パルス信号P2が供給されることによって定められ
たビット数のパルス信号P4を発生するものである。3
5はインバータ、36は第2セレクタである。第2セレ
クタ36は、パターンデータPD3か、インバータ35
によって反転されたパターンデータPD3′の何れか
を、パルス信号P4に応じて選択して出力するものであ
る。この出力されるパターンデータPD3″は、パター
ンチェック回路2に入力され、データPD3とPD3′
とが混合されたものとなる。Reference numeral 34 is a second n-bit pulse generator,
The output pulse signal P2 is supplied to generate the pulse signal P4 having a predetermined number of bits. Three
Reference numeral 5 is an inverter, and 36 is a second selector. The second selector 36 uses the pattern data PD3 or the inverter 35.
Any of the pattern data PD3 'inverted by is selected and output according to the pulse signal P4. The output pattern data PD3 ″ is input to the pattern check circuit 2 and the data PD3 and PD3 ′ are input.
And are mixed.
【0027】パターンチェック回路2は、パターンデー
タPD3″を1ビット単位でチェックすることによっ
て、被試験装置3から出力されるパターンデータPD3
が正しいかどうかを判定するものである。The pattern check circuit 2 checks the pattern data PD3 ″ bit by bit to output the pattern data PD3 output from the device under test 3.
Is to determine whether is correct.
【0028】[0028]
【作用】上述した第1及び第2nビットパルス発生部3
1,34が、パルス信号P1,P2が供給された際に、
例えば「H」レベルが7ビット連続するパルス信号P
3,P4を出力するものとする。The above-mentioned first and second n-bit pulse generator 3
1, 34 when the pulse signals P1 and P2 are supplied,
For example, a pulse signal P whose "H" level is 7 bits continuous
3 and P4 are output.
【0029】図2(ニ)に示すように、パターン発生回
路1から例えば1ビットデータA〜S…が連続する擬似
ランダムパターンデータPD1が出力され、第1セレク
タ33に供給されるものとする。As shown in FIG. 2D, it is assumed that the pattern generating circuit 1 outputs pseudo random pattern data PD1 in which, for example, 1-bit data A to S ... Are continuous and is supplied to the first selector 33.
【0030】この際、(ニ)に示すように任意タイミン
グで入力パルス信号P1が供給されると、第1nビット
パルス発生部31から「H」レベルが7ビット連続する
パルス信号P3が出力されて第1セレクタ33に供給さ
れる。At this time, when the input pulse signal P1 is supplied at an arbitrary timing as shown in (d), the first n-bit pulse generator 31 outputs the pulse signal P3 in which the "H" level is continuous for 7 bits. It is supplied to the first selector 33.
【0031】このパルス信号P3の供給時に、インバー
タ32によって反転された擬似ランダムパターンデータ
PD1′が第1セレクタ33により選択されて被試験装
置3へ出力される。When the pulse signal P3 is supplied, the pseudo random pattern data PD1 'inverted by the inverter 32 is selected by the first selector 33 and output to the device under test 3.
【0032】つまり、(ニ)に示すようにデータPD1
とPD1′とが混合された擬似ランダムパターンデータ
PD1″が被試験装置3に入力される。データPD1′
は、データPD1の1ビットデータE〜Kが反転された
ものであり、図2には、E〜Kの上に−符号を付して反
転されたことを示しているが、本文ではE〜Kの後にX
を付して反転を示すことにする。つまり、EX〜KXで
示す。That is, as shown in (d), the data PD1
Pseudo-random pattern data PD1 ″ in which the data PD1 ′ and PD1 ′ are mixed is input to the device under test 3.
Indicates that the 1-bit data E to K of the data PD1 is inverted, and in FIG. 2, a minus sign is added to the top of E to K to indicate that it is inverted. X after K
Is attached to indicate inversion. That is, it is indicated by EX to KX.
【0033】また、データPD1″が被試験装置3に入
力される際には、入力パルス信号P1によってデータE
Xの前にフラグが付され、1フレームの先頭表示がなさ
れる。When the data PD1 ″ is input to the device under test 3, the data E is input by the input pulse signal P1.
A flag is added before X, and the beginning display of one frame is performed.
【0034】被試験装置3が正常状態の場合には、図2
(ホ)に示すように、出力パルス信号P2が被試験装置
3に供給されることによって、パターンデータPD3が
出力される。出力パルス信号P2は入力パルス信号P1
に同期しているので、データEXの箇所を1フレームの
先頭としてパターンデータPD3が連続して出力される
ことになる。When the device under test 3 is in a normal state, as shown in FIG.
As shown in (e), when the output pulse signal P2 is supplied to the device under test 3, the pattern data PD3 is output. The output pulse signal P2 is the input pulse signal P1
Therefore, the pattern data PD3 is continuously output with the location of the data EX as the head of one frame.
【0035】また、同出力パルス信号P2が第2nビッ
トパルス発生部34に供給されることによって、(ホ)
に示すように「H」レベルが7ビット連続するパルス信
号P4が出力されて第2セレクタ36に供給される。Further, by supplying the same output pulse signal P2 to the second n-bit pulse generator 34, (e)
As shown in, the pulse signal P4 in which the “H” level continues for 7 bits is output and supplied to the second selector 36.
【0036】このパルス信号P4の供給時に、パターン
データPD3のEX〜KXがインバータ35で反転され
たE〜KのパターンデータPD3′が第2セレクタ36
で選択されて出力されるので、(ホ)に示すように、擬
似ランダムパターンデータPD1と同一のパターンデー
タPD3″がパターンチェック回路2に入力されること
になる。When the pulse signal P4 is supplied, the pattern data PD3 'of E to K obtained by inverting the EX to KX of the pattern data PD3 by the inverter 35 is output to the second selector 36.
The pattern data PD3 ″ that is the same as the pseudo random pattern data PD1 is input to the pattern check circuit 2 as shown in FIG.
【0037】従って、パターンチェック回路2でパター
ンデータPD3″をチェックすれば、擬似ランダムパタ
ーンデータPD1と同一配列のビットデータであること
が判定される。つまり、被試験装置3が正常であること
が判定される。Therefore, if the pattern check circuit 2 checks the pattern data PD3 ", it is determined that the bit data has the same arrangement as the pseudo random pattern data PD1. That is, the device under test 3 is normal. To be judged.
【0038】一方、被試験装置3に故障が生じており、
図2(ヘ)に示すように、被試験装置3から出力される
パターンデータPD3が、出力パルス信号P2によって
データCを1フレームの先頭として出力されたとする。
即ち、2ビット位相がずれて出力されたとする。On the other hand, a failure has occurred in the device under test 3,
As shown in FIG. 2F, it is assumed that the pattern data PD3 output from the device under test 3 is output by the output pulse signal P2 with the data C as the head of one frame.
That is, it is assumed that the 2-bit phase is shifted and output.
【0039】この場合、出力パルス信号P2と同タイミ
ングで出力されるパルス信号P4によって、パターンデ
ータPD3のC,D,EX〜IXがインバータ35で反
転されたCX,DX,E〜IのパターンデータPD3′
が第2セレクタ36で選択されて出力されるので、
(ホ)に示すように、CXを先頭とするDX,E〜I,
JX,KX,L…のパターンデータPD3″がパターン
チェック回路2に入力されることになる。In this case, the pattern data C, D, EX to IX of the pattern data PD3 is inverted by the inverter 35 by the pulse signal P4 output at the same timing as the output pulse signal P2, and the pattern data of CX, DX, E to I. PD3 '
Is selected and output by the second selector 36,
As shown in (e), DX, E to I, with CX as the head,
The pattern data PD3 ″ of JX, KX, L ... Is input to the pattern check circuit 2.
【0040】このパターンデータPD3″をパターンチ
ェック回路2でチェックすると、反転状態となっている
CX,DX,JX,KXが誤ったデータとして判定され
ることになる。即ち、被試験装置3が故障していること
が判定される。When this pattern data PD3 "is checked by the pattern check circuit 2, the inverted CX, DX, JX, KX are judged as incorrect data. That is, the device under test 3 fails. It is determined that you are doing.
【0041】以上説明した擬似ランダムパターンを用い
た通信装置試験回路によれば、被試験装置3から出力さ
れるパターンデータPD3の位相のずれを検出すること
ができるので、従来のように位相がずれていてもそれを
検出することができず被試験装置3が故障であることを
検出することができないといったことが無くなる。According to the communication device test circuit using the pseudo random pattern described above, the phase shift of the pattern data PD3 output from the device under test 3 can be detected. However, it is not possible to detect that the device under test 3 is out of order.
【0042】[0042]
【発明の効果】以上説明したように、本発明によれば、
被試験装置から出力されるパターンデータのビットずれ
を検出することができるので、より正確に被試験装置の
故障を検出することができる効果がある。As described above, according to the present invention,
Since the bit shift of the pattern data output from the device under test can be detected, there is an effect that the failure of the device under test can be detected more accurately.
【図1】本発明の擬似ランダムパターンを用いた通信装
置試験回路の原理図である。FIG. 1 is a principle diagram of a communication device test circuit using a pseudo random pattern of the present invention.
【図2】図1の動作を説明するためのタイミングチャー
トである。FIG. 2 is a timing chart for explaining the operation of FIG.
【図3】従来の擬似ランダムパターンを用いた通信装置
試験回路のブロック構成図である。FIG. 3 is a block configuration diagram of a communication device test circuit using a conventional pseudo random pattern.
【図4】図3に示すパターン発生回路の内部構成を示す
ブロック図である。FIG. 4 is a block diagram showing an internal configuration of the pattern generating circuit shown in FIG.
【図5】図3に示すパターンチェック回路の内部構成を
示すブロック図である。5 is a block diagram showing an internal configuration of a pattern check circuit shown in FIG.
【図6】図3の動作を説明するためのタイミングチャー
トである。6 is a timing chart for explaining the operation of FIG.
1 パターン発生回路 2 パターンチェック回路 3 被試験装置 31 第1nビットパルス発生部 32,35 インバータ 33 第1セレクタ 34 第2nビットパルス発生部 36 第2セレクタ PD1 擬似ランダムパターンデータ PD1′ インバータ32により反転された擬似ランダ
ムパターンデータ PD1″ 被試験装置に入力される擬似ランダムパター
ンデータ PD3 被試験装置から出力されるパターンデータ PD3′ インバータ35により反転されたパターンデ
ータ PD3″ パターンチェック回路に入力されるパターン
データ P1 入力パルス信号 P2 出力パルス信号 P3 「H」レベルがnビット連続する第1パルス信号 P4 第1パルス信号P1と同一の第2パルス信号1 pattern generation circuit 2 pattern check circuit 3 device under test 31 first n-bit pulse generator 32, 35 inverter 33 first selector 34 second n-bit pulse generator 36 second selector PD1 pseudo-random pattern data PD1 'inverted by inverter 32 Pseudo-random pattern data PD1 ″ Pseudo-random pattern data input to the device under test PD3 Pattern data output from the device under test PD3 ′ Pattern data inverted by the inverter 35 PD3 ″ Pattern data input to the pattern check circuit P1 Input pulse signal P2 Output pulse signal P3 First pulse signal with "H" level continuing n bits P4 Second pulse signal same as first pulse signal P1
Claims (1)
(3) の故障を検出する擬似ランダムパターンを用いた通
信装置試験回路において、 擬似ランダムパターンデータ(PD1) を発生するパターン
発生回路(1) と、 前記被試験装置(3) が擬似ランダムパターンデータ(PD
1) を1フレーム単位で取り込む際に1フレームの先頭
箇所を示すフラグを該擬似ランダムパターンデータ(PD
1) に付す入力パルス信号(P1)が供給されることによっ
て、「H」レベルがnビット数連続した第1パルス信号
(P3)を出力する第1nビットパルス発生部(31)と、 該第1パルス信号(P3)に応じて、該パターン発生回路
(1) から出力される擬似ランダムパターンデータ(PD1)
か、該擬似ランダムパターンデータ(PD1) がインバータ
(32)で反転された擬似ランダムパターンデータ(PD1′)
かを選択して該被試験装置(3) へ出力する第1セレクタ
(33)と、 該被試験装置(3) から該1フレーム単位でパターンデー
タ(PD3) を出力する際に該1フレーム単位の先頭位置か
ら出力するための、該入力パルス信号(P1)に同期した出
力パルス信号(P2)が供給されることによって、該第1パ
ルス信号(P3)と同一の第2パルス信号(P4)を出力する第
2nビットパルス発生部(34)と、 該第1パルス信号(P3)に応じて、該被試験装置(3) から
出力されるパターンデータ(PD3) か、該パターンデータ
(PD3) がインバータ(35)で反転されたパターンデータ(P
D3′) かを選択して出力する第2セレクタ(36)と、 該第2セレクタ(36)から出力されるパターンデータ(PD
3″) を取り込んで、パターンデータ(PD3″) のデータ
配列が正常かどうかを判定するパターンチェック回路
(2) とを具備して構成されることを特徴とする擬似ラン
ダムパターンを用いた通信装置試験回路。1. A device under test which is a digital communication device.
In the communication device test circuit using the pseudo random pattern for detecting the failure of (3), the pattern generation circuit (1) that generates the pseudo random pattern data (PD1) and the device under test (3) are the pseudo random pattern data. (PD
1) is fetched in 1-frame units, the flag indicating the beginning of 1-frame is added to the pseudo-random pattern data (PD
The first pulse signal in which the "H" level continues for n bits by supplying the input pulse signal (P1) attached to 1).
A first n-bit pulse generator (31) for outputting (P3), and the pattern generator circuit according to the first pulse signal (P3)
Pseudo random pattern data (PD1) output from (1)
Or the pseudo random pattern data (PD1)
Pseudo random pattern data (PD1 ') inverted by (32)
Selector for selecting and outputting to the device under test (3)
(33) and in synchronization with the input pulse signal (P1) for outputting from the head position of the one frame unit when the pattern data (PD3) is output from the device under test (3) in the one frame unit A second n-bit pulse generator (34) that outputs a second pulse signal (P4) identical to the first pulse signal (P3) by being supplied with the output pulse signal (P2) Depending on the signal (P3), the pattern data (PD3) output from the device under test (3) or the pattern data
(PD3) is the pattern data (P
D3 ′) and outputs the second selector (36) and the pattern data (PD) output from the second selector (36).
Pattern check circuit that takes in 3 ") and determines whether the data array of pattern data (PD3") is normal
(2) A communication device test circuit using a pseudo-random pattern characterized by comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4176301A JPH0622004A (en) | 1992-07-03 | 1992-07-03 | Communication equipment test circuit employing pseudo random pattern |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4176301A JPH0622004A (en) | 1992-07-03 | 1992-07-03 | Communication equipment test circuit employing pseudo random pattern |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0622004A true JPH0622004A (en) | 1994-01-28 |
Family
ID=16011199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4176301A Withdrawn JPH0622004A (en) | 1992-07-03 | 1992-07-03 | Communication equipment test circuit employing pseudo random pattern |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0622004A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7661453B2 (en) | 2001-10-30 | 2010-02-16 | Pirelli Pneumatici S.P.A. | Annular reinforcing element for a tyre and tyre including the annular reinforcing element |
-
1992
- 1992-07-03 JP JP4176301A patent/JPH0622004A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7661453B2 (en) | 2001-10-30 | 2010-02-16 | Pirelli Pneumatici S.P.A. | Annular reinforcing element for a tyre and tyre including the annular reinforcing element |
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---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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