JPS61176871A - Semiconductor testing device - Google Patents
Semiconductor testing deviceInfo
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- JPS61176871A JPS61176871A JP60016466A JP1646685A JPS61176871A JP S61176871 A JPS61176871 A JP S61176871A JP 60016466 A JP60016466 A JP 60016466A JP 1646685 A JP1646685 A JP 1646685A JP S61176871 A JPS61176871 A JP S61176871A
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- signal
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体試験装置係り、特に多ピンＶＬＳＩの試
験を高精度タイミングで行なうことが可能な半導体試験
装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a semiconductor testing device, and more particularly to a semiconductor testing device capable of testing a multi-pin VLSI with highly accurate timing.
従来の多ピンＶＬＳＩ用の半導体試験装置としては、”
１９８３ インターナショナル テスト コンファレ
ンス（１９８３年） （１９８３Ｉｎｔｅｒｎａｔｉｏ
ｎａｌＴ ａｓｔ Ｃｏｎｆｅｒｅｎｃｅ ）におけ
るステイープ ビイセット（Ｓ ｔｅｖｅ Ｂ １ｓ
ｓａｔ）による“ザ ディベロップメント オブ ア
テスターパーピン ブイエルニスアイ テスト システ
ム アーキテエクチャー”（Ｔ ｈｅ Ｄ ｅｖｅｌ
ｏｐｍｅｎｔ ｏｆ Ａ Ｔ ｅｓ−ｔａｒ−ｐ
ｅｒ Ｐｉｎ Ｖ Ｌ Ｓ Ｉ Ｔｅ５ｔ Ｓ
ｙｓｔｅｍＡ ｒｃｈｉｔｅｃｔｕｒｅ ） 、及び
ミンチエル カタラノ（Ｍｉｃｈａｅｌ Ｃａｔａｌ
ａｎｏ） ＊ リチャード フェルトマン（Ｒｉｃｈａ
ｒｄ Ｆａｌｄｍａｎ） 、ロバート クルチャンス
キー（Ｒｏｂｅｒｔ Ｋｒｕｔｉａｎｓｋｙ） 、リ
チャード スワン（Ｒｉｃｈａｒｄ Ｓ ｗａｎ）に
よる“インデュビイデュアル シグナル パス キャリ
プレージョン フォー マキシマム タイミング アキ
ュラシー イン ア ハイ ピンカウント ブイエルニ
スアイ テスト システム”（Ｉ ｎｄｉｖｉｄｕａｌ
Ｓｉｇｎａｌ Ｐａｔｈ Ｃａ１ｉｂｒａｔｉｏｎ
Ｆｏｒ ＭａｘｉｍｕｍＴｉｍｉｎｇ Ａｃｃ
ｕｒａｃｙ ｉｎ Ａ Ｈｉｇｈ Ｐｉｎｃｏ
ｕｎｔＶ Ｌ Ｓ Ｉ Ｔｅ５ｔ Ｓ ｙｓｔｅｍ
）に記載されているものが知られている。As a conventional semiconductor test equipment for multi-pin VLSI,
1983 International Test Conference (1983)
Stave B 1s at nalT ast Conference
“The Development of a
TESTER PERPIN BUILDERSEY TEST SYSTEM ARCHITECTURE”
opment of AT es-tar-p
er Pin V L S I Te5t S
systemA architecture), and Michael Catalano.
ano) *Richard Feltman
“Induvidual Signal Path Calibration for Maximum Timing Accuracy in a High Pin Count Vuernis Eye Test System” by R.D. Faldman, Robert Krutiansky, and Richard Swan.
Signal Path Calibration
For Maximum Timing Acc
uracy in A High Pinko
unt V L S I Te5t System
) are known.
上記文献に記載された半導体試験装置は、試験精度、特
にタイミング精度の向上を図ったものであり、次の様な
構成を有している。即ち、タイミング精度の向上を図る
ためには、被試験素子のピンに印加する試験波形の出力
タイミングと応答信号の正常・異常を比較判定する判定
タイミングの両方の精度を、各ピン毎に向上させる必要
がある。The semiconductor testing device described in the above-mentioned document is intended to improve test accuracy, particularly timing accuracy, and has the following configuration. In other words, in order to improve timing accuracy, the accuracy of both the output timing of the test waveform applied to the pin of the device under test and the judgment timing for comparing and determining whether the response signal is normal or abnormal must be improved for each pin. There is a need.
そのため、上記文献に記載された半導体試験装置は、上
記した出力タイミングと判定タイミングを決定するタイ
ミング発生器を各ピン毎に設けているのである。Therefore, the semiconductor testing device described in the above-mentioned document is provided with a timing generator for each pin to determine the above-described output timing and determination timing.
しかし、ＶＬＳＩの様に被試験素子の多ピン化が進むと
、各ピン対応に上記タイミング発生回路を設けることは
、半導体装置のハードウェアの増大、高価格化、消費電
力の増大等を招くという問題点を生じる。However, as the number of pins of devices under test increases as in VLSI, providing the above-mentioned timing generation circuit for each pin increases the hardware of the semiconductor device, increases the price, and increases power consumption. Causes problems.
本発明は上記した従来技術の問題点に鑑みなされたもの
で、多ピンＶＬＳＩの試験を高精度タイミングで行うこ
とができ、しかもハードウェアの増大や高価格化や消費
電力の増大等を抑制することが可能な半導体試験装置を
提供することを目的としている、
〔発明の概要〕
本発明の半導体試験装置は、基本クロック信号の分解能
と等しい分解能を有する複数の基本タイミング信号を出
力する第１の手段を各ピン共通に１個設け、かつ上記複
数の基本タイミング信号を受け、上記基本クロック信号
の分解能より高い分解能を有するタイミング信号を出力
する第２の手段を各ピン対応に設け、上記タイミング信
号に従って試験波形の出力や半導体の合否の判定を行な
うことを特徴としている。The present invention was developed in view of the problems of the prior art described above, and allows testing of multi-pin VLSI with high precision timing, while suppressing increases in hardware, price, power consumption, etc. [Summary of the Invention] The semiconductor testing device of the present invention has a first timing signal that outputs a plurality of basic timing signals having a resolution equal to that of the basic clock signal. one means is provided for each pin in common, and a second means for receiving the plurality of basic timing signals and outputting a timing signal having a resolution higher than that of the basic clock signal is provided for each pin. It is characterized by outputting test waveforms and determining pass/fail of the semiconductor according to the test waveform.
以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。Hereinafter, the present invention will be explained in more detail with reference to embodiments shown in the accompanying drawings.
第１図は本発明の一実施例を示すブロック図であり、図
示する様に、発振器１００とパターン発生器１０１と基
本タイミング発生器１０２とピンコントロール部１０３
ａ〜１０３ｎから構成されている。ピンコントロール部
１０３８〜１０３ｎは、被試験素子のピン数に対応した
数だけ設けられ、各ピンコントロール部１０３ａ〜１０
３ｎは同一の構成を有している。従って、以下の説明で
は、ピンコントロール部１０３ａを用いて説明する。FIG. 1 is a block diagram showing an embodiment of the present invention, and as shown in the figure, an oscillator 100, a pattern generator 101, a basic timing generator 102, and a pin control section 103.
It is composed of a to 103n. The pin control sections 1038 to 103n are provided in a number corresponding to the number of pins of the device under test, and each pin control section 1038 to 103n is provided in a number corresponding to the number of pins of the device under test.
3n has the same configuration. Therefore, in the following explanation, the pin control section 103a will be used.
発振器１００は基本クロック信号１を基本タイミング発
生器１０２に出力する。基本タイミング発生器１０２は
、パターン発生器１０１から出力される基本タイミング
選択信号２２に従って、基本クロック信号１を分周し、
第２図に示す様に、基本クロック信号１の周期Ｔの整数
倍の周期（ｎＩＴ、ｎ２Ｔ等。Oscillator 100 outputs basic clock signal 1 to basic timing generator 102 . The basic timing generator 102 divides the basic clock signal 1 according to the basic timing selection signal 22 output from the pattern generator 101,
As shown in FIG. 2, the period is an integral multiple of the period T of the basic clock signal 1 (nIT, n2T, etc.).
以下テスト周期という。）を持つテスト周期信号２３を
出力する。これと同時に、基本タイミング信号発生器１
０２は、基本タイミング選択信号２２に従って第２図に
示す様に、テスト周期信号２３の出力時点ｔＩ、ｔ２か
ら、基本クロック信号１の周期Ｔの整数倍の時間ｍｌ
Ｔ 、 ｍ２Ｔ等だけ遅延した複数の基本タイミング信
号３を出力する。ここで、第２図に示す様に、テスト周
期信号２３の出力タイミングで定められるテスト周期（
ｎｔＴｙ ｎｚＴ）は、基本タイミング選択信号２２に
応じて変化し、同様に１つの基本タイミング信号３の遅
延時間（ｍ ＩＴ ｔｍ２Ｔ等）も基本タイミング選択
信号２２に応じて変化する。Hereinafter referred to as the test cycle. ) is output. At the same time, the basic timing signal generator 1
02 is a time ml which is an integral multiple of the period T of the basic clock signal 1 from the output time tI, t2 of the test period signal 23 as shown in FIG. 2 according to the basic timing selection signal 22.
A plurality of basic timing signals 3 delayed by T, m2T, etc. are output. Here, as shown in FIG. 2, the test period (
ntTy nzT) changes according to the basic timing selection signal 22, and similarly, the delay time (mIT tm2T, etc.) of one basic timing signal 3 also changes according to the basic timing selection signal 22.
パターン発生器１０１は、上記したテスト周期信号２３
によって定められるテスト周期に亘って、複数のテスト
パターン信号２を出力する。The pattern generator 101 generates the test periodic signal 23 described above.
A plurality of test pattern signals 2 are output over a test period determined by .
ピンコントロール部１０３ａのセレクタ１０４ａは、複
数のテスト信号２から１つのテストパターン信号を選択
し、波形フォーマツタにテストパターン信号４として出
力する。同様に、セレクタ１０４ａは複数のテストパタ
ーン信号２からテスト結果の期待値を示すテストパター
ン信号５を選択してディジタルコンパレータ１０９ａに
出力する。同様に、セレクタ１０５ａは、複数の基本タ
イミング信号３から少なくとも１つの基本タイミング信
号を選択し、タイミング調整器１０６ａ、 １０７ａに
基本タイミング信号６．７として出力する。The selector 104a of the pin control unit 103a selects one test pattern signal from the plurality of test signals 2 and outputs it as a test pattern signal 4 to the waveform formatter. Similarly, the selector 104a selects a test pattern signal 5 indicating the expected value of the test result from the plurality of test pattern signals 2 and outputs it to the digital comparator 109a. Similarly, the selector 105a selects at least one basic timing signal from the plurality of basic timing signals 3 and outputs it to the timing adjusters 106a and 107a as a basic timing signal 6.7.
タイミング調整器１０６ａ、 １０７ａは、それぞれセ
レクタ１０５ａで選択された基本タイミング信号６，７
と基本クロック信号１を受け、基本クロック信号１で同
期をとった後、基本クロック信号１の分解能以上の分解
能を有するタイミング信号８，９を出力する。Timing adjusters 106a and 107a receive basic timing signals 6 and 7 selected by selector 105a, respectively.
After receiving the basic clock signal 1 and synchronizing with the basic clock signal 1, the timing signals 8 and 9 having a resolution higher than that of the basic clock signal 1 are output.
波形フォーマツタ１０８ａは、テストパターン信号４と
タイミング信号８を受け、試験波形を作成し、ドライバ
１０９ａを介して出力する。この試験波形は被試験素子
（図示せず）に入力され、被試験素子からの応答信号は
コンパレータ１１０ａに入力される。The waveform formatter 108a receives the test pattern signal 4 and the timing signal 8, creates a test waveform, and outputs it via the driver 109a. This test waveform is input to a device under test (not shown), and a response signal from the device under test is input to a comparator 110a.
コンパレータ１１０ａは、被試験素子からの応答信号と
所定電圧とを比較し、ディジタル応答信号を出力する。Comparator 110a compares the response signal from the device under test with a predetermined voltage and outputs a digital response signal.
ディジタルコンパレータ１０９ａは、上記ディジタル応
答信号と試験結果の期待値を示すテストパターン信号５
とが一致するか否かの比較判定を、タイミング信号９の
入力タイミングで実行する。以上の様にして、被試験素
子の試験が各ピン毎に行なわれる。The digital comparator 109a receives the digital response signal and a test pattern signal 5 indicating the expected value of the test result.
A comparison determination as to whether or not they match is performed at the input timing of the timing signal 9. In the manner described above, the test of the device under test is performed for each pin.
次に、第１図に示すタイミング調整器１０６ａ、１０７
ａの動作の詳細を第３図と第４図を用いて説明する。Next, timing adjusters 106a and 107 shown in FIG.
The details of the operation of a will be explained using FIGS. 3 and 4.
尚、タイミング調整器１０６ａと１０７８は同一構成を
有しているため、ここではタイミング調整器１０６ａに
ついて説明する。第３図に示す様に、タイミング調整器
１０６ａは、基本クロック信号１の周期未満のタイミン
グ設定値が格納されているメモリ２０２と、タイミング
設定に任意時間のオフセットを加えるためのオフセット
値を格納するレジスタ２０１．レジスタ２０１から出力
されたオフセット値２４とメモリ２０２から読み出され
たタイミング情報２５を加算演算するＡＬＵ２０３と、
基本クロック信号１の分解能で作成したタイミング信号
７を、基本タロツクの分解能で遅延させる遅延回路２０
４と、遅延回路２０４で遅延したタイミング信号２０を
基本クロック信号１と周期をとるＤフリップフロップ２
０５と。Note that since the timing adjusters 106a and 1078 have the same configuration, only the timing adjuster 106a will be described here. As shown in FIG. 3, the timing adjuster 106a has a memory 202 storing timing setting values less than the period of the basic clock signal 1, and an offset value for adding an arbitrary time offset to the timing settings. Register 201. an ALU 203 that adds the offset value 24 output from the register 201 and the timing information 25 read from the memory 202;
A delay circuit 20 that delays the timing signal 7 created with the resolution of the basic clock signal 1 by the resolution of the basic clock signal.
4, and a D flip-flop 2 which takes the period of the timing signal 20 delayed by the delay circuit 204 and the basic clock signal 1.
05 and.
Ｄフリップフロップ２０５の出力２１を基本クロック信
号１以上の分解能で遅延させる遅延回路２０６により構
成される。ここで、分解能とは、例えばタイミング信号
２０，９が論理値″１”となる立ち上がり時刻ｔ３ｙ
ｔ４をどの位の時間単位で制御することが可能かを示す
もので、時間のディメンションを有しているものである
。具体的には、第２図に示す基本タイミング信号３は１
周期Ｔの整数倍という単位でしかその立ち上がり時間を
制御することができないため１分解能はＴとなる。It is constituted by a delay circuit 206 that delays the output 21 of the D flip-flop 205 with a resolution of one or more of the basic clock signal. Here, the resolution is, for example, the rising time t3y when the timing signals 20 and 9 have the logical value "1".
This indicates the time unit in which t4 can be controlled, and has a time dimension. Specifically, the basic timing signal 3 shown in FIG.
Since the rise time can only be controlled in units of integral multiples of the period T, one resolution is T.
第４図に従って、第３図に示すタイミング調整器１０６
ａの動作を説明する。タイミング選択信号２２によって
、メモリ２０２の読み出しが行なわれ、タイミング情報
２５が出力される。一方、レジスタ２０１からオフセッ
ト値２４が出力され、ＡＬＶ２０３がタイミング情報２
５とオフセット値２４とを加算し、加算値２６を出力す
る。この加算値２６によって、遅延回路２０４と２０６
の遅延時間が設定される。ここで、遅延２０４は、加算
値２６に応じて、Ｔ／ｎ（ｎは整数１、 Ｔは基本クロ
ック信号１の周期）の単位で遅延時間を設定できる様に
構成されている。この遅延回路２０４の働きによって、
分解能がＴであったタイミング信号７（基本タイミング
信号３の分解能がＴであるから）が、分解能Ｔ／ｎのタ
イミング信号２０に変換される。このタイミング信号２
０は、Ｄフリップフロップ２０５で基本クロック１と同
期をとった後、遅延回路２０６に入力される。遅延回路
２０６は、次の様な働きをする。即ち、第１図において
、パターン発生器１０１と基本タイミング発生器１０２
からそれぞれ出力されるテストパターン信号２と基本タ
イミング信号３は、セレクタ１０４ａ、 １０５ａまで
の信号線の長短の差により、伝送時間に差を生じる。従
って、第２図に示す様に複数の基本タイミング信号３の
遅延時間を周期Ｔの整数倍（ｍＩＴ。According to FIG. 4, the timing adjuster 106 shown in FIG.
The operation of a will be explained. The timing selection signal 22 causes the memory 202 to be read, and timing information 25 is output. On the other hand, the offset value 24 is output from the register 201, and the ALV 203 outputs the timing information 2.
5 and the offset value 24 and output the added value 26. By this addition value 26, delay circuits 204 and 206
The delay time is set. Here, the delay 204 is configured so that the delay time can be set in units of T/n (n is an integer 1, and T is the period of the basic clock signal 1) according to the addition value 26. Due to the function of this delay circuit 204,
The timing signal 7 with a resolution of T (because the resolution of the basic timing signal 3 is T) is converted into a timing signal 20 with a resolution of T/n. This timing signal 2
0 is synchronized with basic clock 1 by D flip-flop 205 and then input to delay circuit 206 . The delay circuit 206 functions as follows. That is, in FIG. 1, a pattern generator 101 and a basic timing generator 102
The test pattern signal 2 and the basic timing signal 3 respectively output from the selectors 104a and 105a have different transmission times due to the difference in length of the signal lines to the selectors 104a and 105a. Therefore, as shown in FIG. 2, the delay time of the plurality of basic timing signals 3 is an integral multiple of the period T (mIT).
Ｑ、Ｔ等）としても、ピンコントロール部１０３ａ〜１
０３ｎに入力されると、各基本タイミング信号３の間の
位相差は周期Ｔの整数倍からずれたものになる。この様
な事態が生じると、各ピンコントロール部１０３ａ”１
０３ｎから所定のタイミングで試験波形を出力し、所定
の判定タイミングで応答信号と期待値を示すテストパタ
ーン信号５との比較判定を行なうことが不可能となる。Q, T, etc.), the pin control sections 103a to 1
03n, the phase difference between each basic timing signal 3 deviates from an integral multiple of the period T. If such a situation occurs, each pin control section 103a"1
It becomes impossible to output the test waveform at a predetermined timing from 03n and to perform a comparison judgment between the response signal and the test pattern signal 5 indicating the expected value at a predetermined judgment timing.
遅延回路２０６は、上記した信号線の長短に基づく試験
タイミングのずれをなくす役割を有している。この様に
して、ピンコントロール部１０３ａ〜１０３ｎまでの信
号線の長短に基づく試験タイミングの誤差が除去され、
かつ分解能がＴ／ｎのタイミング信号９が形成される。The delay circuit 206 has the role of eliminating the test timing deviation due to the length of the signal line described above. In this way, errors in test timing based on the length of the signal lines from the pin control units 103a to 103n are removed.
A timing signal 9 having a resolution of T/n is generated.
以上の説明から明らかな様に、上記の実施例によれば、
各ピン対応に設けられているピンコントロール部１０３
ａ〜１０３ｎの全てにタイミング発生器を設けることな
く、基本タイミング発生器を１個設け、各ピンコントロ
ール部１０３ａ〜１０３ｎにはタイミング調整器を設け
る構成としたため、高いタイミング精度で試験波形を出
力でき、かつ高いタイミング精度で合否の判定を行なえ
る半導体試験装置を提供することができる。As is clear from the above explanation, according to the above embodiment,
Pin control section 103 provided for each pin
Since one basic timing generator is provided without providing a timing generator for all pin control sections 103a to 103n, and a timing adjuster is provided to each pin control section 103a to 103n, test waveforms can be output with high timing accuracy. Accordingly, it is possible to provide a semiconductor testing device that can perform pass/fail determination with high timing accuracy.
本発明によれば、ハードウェアの増大や高価格化や消費
電力の増大をまねくことなく、多ピンＶＬＳＩの試験を
高精度タイミングで行なうことが可能な半導体試験装置
を提供することができる。According to the present invention, it is possible to provide a semiconductor testing device that can test a multi-pin VLSI with high precision timing without increasing the hardware, increasing the price, or increasing the power consumption.
第１図は本発明による半導体試験装置の一実施例を示す
ブロック図、第２図は第１図に示す実施例の動作を示す
タイムチャート、第３図は第１図に示す実施例の要部で
あるタイミング調整器を示すブロック図、第４図は第３
図に示すタイミング調整器の動作を示すタイムチャート
である。
１００・・・発振器、１０１・・・パターン発生器、１
０２・・・タイミング発生器、１０３ａ〜１０３ｎ・・
・ピンコントロール部、１０４ａ−セレクタ、１０５ａ
−セレクタ、１０６ａ、 １０７ａ・・・タイミング発
生器、１０８ａ・・・波形フォーマツタ、１０９ａ・・
・ディジタルコンパレータ、１１０ａ・・・ドライバ、
１１１ａ・・・コンパレータ、２０１・・・レジスタ、
２０２・・・メモリ、２０３・・・ＡＬＵ、２０４・・
・遅延回路、２０５・・・Ｄフリップフロップ、２０６
・・・遅延回路。
代理人弁理士 秋 本 正 実
第 ｌ 図
第３図
第４図
手続補正書翰船
昭和６０年６月 ５日FIG. 1 is a block diagram showing an embodiment of a semiconductor testing device according to the present invention, FIG. 2 is a time chart showing the operation of the embodiment shown in FIG. 1, and FIG. 3 is a summary of the embodiment shown in FIG. 1. FIG. 4 is a block diagram showing the timing adjuster, which is the third
5 is a time chart showing the operation of the timing adjuster shown in the figure. 100... Oscillator, 101... Pattern generator, 1
02...timing generator, 103a-103n...
・Pin control section, 104a-selector, 105a
-Selector, 106a, 107a...timing generator, 108a...waveform formatter, 109a...
・Digital comparator, 110a...driver,
111a... Comparator, 201... Register,
202...Memory, 203...ALU, 204...
・Delay circuit, 205...D flip-flop, 206
...Delay circuit. Representative Patent Attorney Tadashi Akimoto No. 1 Figure 3 Figure 4 Procedural amendment submitted June 5, 1985
Claims (1)
答信号から半導体の合否の判定を行なう半導体試験装置
において、基本クロック信号の分解能に等しい分解能を
有する複数の基本タイミング信号を出力する第１の手段
を各ピン共通に１個設け、かつ上記複数の基本タイミン
グ信号の１つを受け、上記基本クロック信号の分解能よ
り高い分解能を有するタイミング信号を出力する第２の
手段を各ピン対応に設け、上記タイミング信号に従って
試験波形の出力や合否の判定を行うことを特徴とする半
導体試験装置。 ２、上記第２の手段は、半導体試験装置内の基本タイミ
ング信号の信号線の長短により生じるタイミング誤差を
解消する手段を備えていることを特徴とする特許請求の
範囲第１項記載の半導体試験装置。[Scope of Claims] 1. In a semiconductor testing device that outputs a test waveform to each pin of a semiconductor and determines whether the semiconductor passes or fails from the response signal, a plurality of basic clock signals having a resolution equal to that of the basic clock signal are used. A first means for outputting a timing signal is provided for each pin in common, and a second means for receiving one of the plurality of basic timing signals and outputting a timing signal having a resolution higher than that of the basic clock signal. A semiconductor testing device characterized in that a means is provided corresponding to each pin, and outputs a test waveform and determines pass/fail according to the timing signal. 2. The semiconductor test according to claim 1, wherein the second means includes means for eliminating timing errors caused by the length of the signal line of the basic timing signal in the semiconductor test equipment. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016466A JP2510973B2 (en) | 1985-02-01 | 1985-02-01 | Semiconductor test equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016466A JP2510973B2 (en) | 1985-02-01 | 1985-02-01 | Semiconductor test equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61176871A true JPS61176871A (en) | 1986-08-08 |
| JP2510973B2 JP2510973B2 (en) | 1996-06-26 |
Family
ID=11917029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016466A Expired - Lifetime JP2510973B2 (en) | 1985-02-01 | 1985-02-01 | Semiconductor test equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510973B2 (en) |
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1985
- 1985-02-01 JP JP60016466A patent/JP2510973B2/en not_active Expired - Lifetime
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