JPH06215581A - 集積回路、特にメモリ用の高速容量負荷駆動回路 - Google Patents
集積回路、特にメモリ用の高速容量負荷駆動回路Info
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- JPH06215581A JPH06215581A JP3346043A JP34604391A JPH06215581A JP H06215581 A JPH06215581 A JP H06215581A JP 3346043 A JP3346043 A JP 3346043A JP 34604391 A JP34604391 A JP 34604391A JP H06215581 A JPH06215581 A JP H06215581A
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- G11C—STATIC STORES
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】 (修正有)
【目的】 スイッチング速度とスイッチングノイズ間の
最良の妥協点を設定できる重容量負荷の高速駆動のため
の電流発生回路を提供する。 【構成】 本駆動回路は a)所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路B1; b)ランプ電圧発生回路の出力により駆動され、そして
その電圧に比例する電流を発生するのに適した第二電圧
/電流変換回路B2; c)第一制御信号が適用される時に前設定された反射率
でプルダウン出力トランジスター内の電流を反射するた
めの電圧/電流変換回路の出力により駆動される第三電
流反射回路; d)第二制御信号が適用される時に前設定された反射率
でプルアップ出力トランジスター内の電流を反射するた
めの電圧/電流変換回路の出力により駆動される第四電
流反射回路 を含む。
最良の妥協点を設定できる重容量負荷の高速駆動のため
の電流発生回路を提供する。 【構成】 本駆動回路は a)所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路B1; b)ランプ電圧発生回路の出力により駆動され、そして
その電圧に比例する電流を発生するのに適した第二電圧
/電流変換回路B2; c)第一制御信号が適用される時に前設定された反射率
でプルダウン出力トランジスター内の電流を反射するた
めの電圧/電流変換回路の出力により駆動される第三電
流反射回路; d)第二制御信号が適用される時に前設定された反射率
でプルアップ出力トランジスター内の電流を反射するた
めの電圧/電流変換回路の出力により駆動される第四電
流反射回路 を含む。
Description
【0001】
【産業上の利用分野】本発明はCMOS技術で集積回路
として実施されるのに適した、容量負荷を高速駆動する
回路に関する。
として実施されるのに適した、容量負荷を高速駆動する
回路に関する。
【0002】
【従来技術】本発明による回路の典型的な用途は、メモ
リなどで高速スイッチングが要求される集積回路の出力
ノードの駆動である。
リなどで高速スイッチングが要求される集積回路の出力
ノードの駆動である。
【0003】集積回路の出力バッファが所与の論理レベ
ルを出力ノード上に移動するために出力ノードの電圧を
切り替える時、誘導的余剰電圧が電源供給ライン上に発
生され、そして(典型的には数nHから10nHを越え
る間に含まれる)そのラインの寄生インダクタンスL
と、負荷コンデンサーを急速に充電、或いは放電するた
めにバッファにより供給される電流IOUT の時間による
導関数の積により与えられる。この余剰電圧(しばしば
“スイッチングノイズ”と呼ばれる)はバッファが属す
る集積回路の正しい動作を損なうような値に達し、そし
てその問題は、多くの場合、複数のノードでの可能な同
時論理スイッチングと共に、速度や容量負荷(例えばメ
モリ回路内のデータ出力)に関して同駆動要件を有する
同集積回路内に幾つかのノードがあるという事実によっ
て悪化する。
ルを出力ノード上に移動するために出力ノードの電圧を
切り替える時、誘導的余剰電圧が電源供給ライン上に発
生され、そして(典型的には数nHから10nHを越え
る間に含まれる)そのラインの寄生インダクタンスL
と、負荷コンデンサーを急速に充電、或いは放電するた
めにバッファにより供給される電流IOUT の時間による
導関数の積により与えられる。この余剰電圧(しばしば
“スイッチングノイズ”と呼ばれる)はバッファが属す
る集積回路の正しい動作を損なうような値に達し、そし
てその問題は、多くの場合、複数のノードでの可能な同
時論理スイッチングと共に、速度や容量負荷(例えばメ
モリ回路内のデータ出力)に関して同駆動要件を有する
同集積回路内に幾つかのノードがあるという事実によっ
て悪化する。
【0004】図1は前述のタイプの出力回路の既知例を
示す。破線により図示された型は、切り替えられるべく
出力ノードOUTに接続されている共通ノードと共に、
型内部にある電力供給ラインVDDIとVSSIに接続
されているPチャネルプルアップトランジスターMU’
とNチャネルプルダウントランジスターMD’を包含す
る。内部電力供給ラインは寄生誘導コイルLVDDとL
VSSを通じて各々の外部電力供給VDDとVSSに接
続されている。トランジスターMU’とMD’は、低レ
ベル(又は“0”)、典型的には0Vに等しい、或いは
高レベル(又は“1”)、典型的には5Vと仮定できる
各々UPNとDW信号により制御される。2つの信号の
各々は一つのレベルから他のレベルに非常に速くシフト
するので、低出力電圧スイッチング時間(以下簡単に
“スイッチング時間”と呼ぶ)を有することが出来る。
2つの信号UPNとDWはしばしば一致するが、出力ノ
ードを高インピーダンス状態(“トライステート”動
作)にしたり、或はこの分野では既知の、信号の適切な
タイミングによりVDDIとVSSI間の直流の流れを
最小にすることが出来るように両方のトランジスターを
オフにさせるために異なる。
示す。破線により図示された型は、切り替えられるべく
出力ノードOUTに接続されている共通ノードと共に、
型内部にある電力供給ラインVDDIとVSSIに接続
されているPチャネルプルアップトランジスターMU’
とNチャネルプルダウントランジスターMD’を包含す
る。内部電力供給ラインは寄生誘導コイルLVDDとL
VSSを通じて各々の外部電力供給VDDとVSSに接
続されている。トランジスターMU’とMD’は、低レ
ベル(又は“0”)、典型的には0Vに等しい、或いは
高レベル(又は“1”)、典型的には5Vと仮定できる
各々UPNとDW信号により制御される。2つの信号の
各々は一つのレベルから他のレベルに非常に速くシフト
するので、低出力電圧スイッチング時間(以下簡単に
“スイッチング時間”と呼ぶ)を有することが出来る。
2つの信号UPNとDWはしばしば一致するが、出力ノ
ードを高インピーダンス状態(“トライステート”動
作)にしたり、或はこの分野では既知の、信号の適切な
タイミングによりVDDIとVSSI間の直流の流れを
最小にすることが出来るように両方のトランジスターを
オフにさせるために異なる。
【0005】例えば、高から低に出力電圧を切り替える
ために、2つの信号UPNとDWは両方共に高に上げら
れ、そしてトランジスターMU’がオフに切り替わると
同時に、トランジスターMD’はそれが送る電流の必然
的な急激な変化と共に、導通し始める。前記電流は上記
のスイッチングノイズを生成しながら寄生誘導コイルL
VSS内を流れる。送られた電流がスイッチングノイズ
を減少させるために低減されるならば、その結果はスイ
ッチング時間の好ましくない増加となる。同様の問題
が、出力電圧の逆スイッチングが行われる時に発生す
る。
ために、2つの信号UPNとDWは両方共に高に上げら
れ、そしてトランジスターMU’がオフに切り替わると
同時に、トランジスターMD’はそれが送る電流の必然
的な急激な変化と共に、導通し始める。前記電流は上記
のスイッチングノイズを生成しながら寄生誘導コイルL
VSS内を流れる。送られた電流がスイッチングノイズ
を減少させるために低減されるならば、その結果はスイ
ッチング時間の好ましくない増加となる。同様の問題
が、出力電圧の逆スイッチングが行われる時に発生す
る。
【0006】スイッチング時間を過剰に増加させずにス
イッチングノイズを減少させる問題はもうすでに種々の
提案により論じられている。例えば、1988年3月2
2日にS.Oshimaの名で発行された欧州特許出願
番号284,357のタイトル名“Semicondu
ctor Integrated CircuitHa
ving a Data Output Buffer
Circuit”は、ラインの寄生インダクタンスへ
の大きな寄与がパッドとリード(“ボンデイングワイヤ
ー”と呼ばれる)を接続するワイヤーにより与えられる
という事実により出力電圧のスイッチング中に集積回路
の内部回路構成の電力供給ライン上に誘導されるノイズ
を低減するために、装置の内部回路構成の電力供給とバ
ッファの電力供給用のパッドと金属ラインとの分離を保
つことを提案する。この改良は確かに有用ではあるが、
まだ不十分である。
イッチングノイズを減少させる問題はもうすでに種々の
提案により論じられている。例えば、1988年3月2
2日にS.Oshimaの名で発行された欧州特許出願
番号284,357のタイトル名“Semicondu
ctor Integrated CircuitHa
ving a Data Output Buffer
Circuit”は、ラインの寄生インダクタンスへ
の大きな寄与がパッドとリード(“ボンデイングワイヤ
ー”と呼ばれる)を接続するワイヤーにより与えられる
という事実により出力電圧のスイッチング中に集積回路
の内部回路構成の電力供給ライン上に誘導されるノイズ
を低減するために、装置の内部回路構成の電力供給とバ
ッファの電力供給用のパッドと金属ラインとの分離を保
つことを提案する。この改良は確かに有用ではあるが、
まだ不十分である。
【0007】スイッチングノイズを低減するための他の
既知方法は、複数のノードの同時スイッチングの場合に
おいて異なるノードに関連する電流変動の追加を防止す
るために、異なる出力ノードのスイッチング間に適切な
オフセットを導入することからなる。他の同様な方法は
バッファのプルアップ及びプルダウントランジスターを
各々並列の複数のトランジスターと置き換え、そして個
々のバッファの種々のトランジスターのスイッチングを
適切にオフセットすることからなる(D.T.Wong
その他による“An 11−ns 8k x 18 C
MOS Static RAM with 0.5−μ
m Devices”、IEEE J.Solid−S
tate Circuits、vol.SC−23、N
o5、1988年10月、1095−1103頁参
照)。これらの方法は製造プロセスに酷く依存し、そし
ていかなる場合でも正確な実験的特性を必要とする欠点
を有する。
既知方法は、複数のノードの同時スイッチングの場合に
おいて異なるノードに関連する電流変動の追加を防止す
るために、異なる出力ノードのスイッチング間に適切な
オフセットを導入することからなる。他の同様な方法は
バッファのプルアップ及びプルダウントランジスターを
各々並列の複数のトランジスターと置き換え、そして個
々のバッファの種々のトランジスターのスイッチングを
適切にオフセットすることからなる(D.T.Wong
その他による“An 11−ns 8k x 18 C
MOS Static RAM with 0.5−μ
m Devices”、IEEE J.Solid−S
tate Circuits、vol.SC−23、N
o5、1988年10月、1095−1103頁参
照)。これらの方法は製造プロセスに酷く依存し、そし
ていかなる場合でも正確な実験的特性を必要とする欠点
を有する。
【0008】実際のスイッチングを実行する前に出力ノ
ードをVSSとVDD間の中間のレベルにプリロードす
るための方法が更に知られている(例えばT.Wada
その他による“A 34−ns 1−Mbit CMO
S SRAM UsingTriple Polysi
licon”、IEEE J.Solid−State
Circuits、vol.SC−22、No5、1
987年10月、727−732頁、又はH.Okuy
amaその他による“A 7−ns 32Kx 8CM
OS SRAM”、IEEE J.Solid−Sta
te Circuits、vol.SC−23、No
5、1988年10月、1054−1059頁参照)。
この方法において、実際にスイッチングが発生する時の
ノード上での電圧変化は明白に低減され、そして故にそ
の関連電流の時間変動も又低減される。この方法は、当
業者には明白なように、例えばメモリ回路内で、信号デ
ータの要求とその読み取りとの間に不動作時間が在るよ
うな、これらの場合に有用である。
ードをVSSとVDD間の中間のレベルにプリロードす
るための方法が更に知られている(例えばT.Wada
その他による“A 34−ns 1−Mbit CMO
S SRAM UsingTriple Polysi
licon”、IEEE J.Solid−State
Circuits、vol.SC−22、No5、1
987年10月、727−732頁、又はH.Okuy
amaその他による“A 7−ns 32Kx 8CM
OS SRAM”、IEEE J.Solid−Sta
te Circuits、vol.SC−23、No
5、1988年10月、1054−1059頁参照)。
この方法において、実際にスイッチングが発生する時の
ノード上での電圧変化は明白に低減され、そして故にそ
の関連電流の時間変動も又低減される。この方法は、当
業者には明白なように、例えばメモリ回路内で、信号デ
ータの要求とその読み取りとの間に不動作時間が在るよ
うな、これらの場合に有用である。
【0009】類似した方法が、S.Takayasuに
よる“SemiconductorIntegrate
d Circuit”のタイトル名で1987年12月
9日に出願された欧州特許出願番号271,331で説
明されている。ここで出力ノードは、初期出力レベルが
“1”の時だけプリロードされ、そして電子回路の入力
にそれが適用されるならば、高レベルとなる値で実行さ
れる(例えば2.5V)。その代り、レベル“0”から
の開始は、非限界と見なされるので、プリロードするこ
とを必要としない。
よる“SemiconductorIntegrate
d Circuit”のタイトル名で1987年12月
9日に出願された欧州特許出願番号271,331で説
明されている。ここで出力ノードは、初期出力レベルが
“1”の時だけプリロードされ、そして電子回路の入力
にそれが適用されるならば、高レベルとなる値で実行さ
れる(例えば2.5V)。その代り、レベル“0”から
の開始は、非限界と見なされるので、プリロードするこ
とを必要としない。
【0010】上記プリロード方法の全てはその問題をあ
る程度は低減するが、それを排除する迄には至らない、
そして更に上述のように、メモリなどの装置のあるタイ
プにのみ適用可能である。
る程度は低減するが、それを排除する迄には至らない、
そして更に上述のように、メモリなどの装置のあるタイ
プにのみ適用可能である。
【0011】スイッチングノイズを低減するために広範
囲に使用される他の方法はプルアップ及びプルダウント
ランジスターの駆動の制御にあるので、前記トランジス
ターにより供給される電流IOUT の時間による微分dI
OUT /dtのピーク値はスイッチング速度要件に適合し
て出来るだけ低くなる。例えば、前設定の時定数で、出
力プルアップ及びプルダウントランジスターのゲート電
極に適用された電圧の上昇と下降を緩やかにして、バッ
ファにより送られる電流内の急激な変動を緩慢にするた
めに、前記電極に、又は前記電極を駆動する論理ゲート
の正そして負の両方又はそのいずれかの電力供給に直列
に配置された抵抗器を通じて前記電極を駆動することが
提案されている(例えば、M.Naganumaによる
“CMOS Output Buffer Circu
it”のタイトルで1987年6月25日に出願された
欧州特許出願番号251,910;又はK.L.Wan
gその他による“A 21−ns 32k x 8 C
MOS Static RAM with a Sel
ectively Pumped P−WellArr
ay”、IEEE J.Solid−State Ci
rcuits、vol.SC−22、No.5、198
7年10月、704−711頁を参照)。他の場合で
は、能動回路網により駆動電圧に関するこの制御を実行
することが提案されている(例えばW.C.H.Gub
belsその他による“A 40−ns/100pF
Low−Power Ful−CMOS 256K(3
2K×8)SRAM”、IEEE J.Solid−S
tate Circuits、vol.SC−22、N
o.5、1987年10月、741−747頁;又は
S.T.Chuその他による“A 25−ns Low
−Power Full−CMOS l−Mbit(1
28K×8)SRAM”、IEEE J.Solid−
State Circuits、vol.SC−23、
No.5、1988年10月、1078−1084頁を
参照)。
囲に使用される他の方法はプルアップ及びプルダウント
ランジスターの駆動の制御にあるので、前記トランジス
ターにより供給される電流IOUT の時間による微分dI
OUT /dtのピーク値はスイッチング速度要件に適合し
て出来るだけ低くなる。例えば、前設定の時定数で、出
力プルアップ及びプルダウントランジスターのゲート電
極に適用された電圧の上昇と下降を緩やかにして、バッ
ファにより送られる電流内の急激な変動を緩慢にするた
めに、前記電極に、又は前記電極を駆動する論理ゲート
の正そして負の両方又はそのいずれかの電力供給に直列
に配置された抵抗器を通じて前記電極を駆動することが
提案されている(例えば、M.Naganumaによる
“CMOS Output Buffer Circu
it”のタイトルで1987年6月25日に出願された
欧州特許出願番号251,910;又はK.L.Wan
gその他による“A 21−ns 32k x 8 C
MOS Static RAM with a Sel
ectively Pumped P−WellArr
ay”、IEEE J.Solid−State Ci
rcuits、vol.SC−22、No.5、198
7年10月、704−711頁を参照)。他の場合で
は、能動回路網により駆動電圧に関するこの制御を実行
することが提案されている(例えばW.C.H.Gub
belsその他による“A 40−ns/100pF
Low−Power Ful−CMOS 256K(3
2K×8)SRAM”、IEEE J.Solid−S
tate Circuits、vol.SC−22、N
o.5、1987年10月、741−747頁;又は
S.T.Chuその他による“A 25−ns Low
−Power Full−CMOS l−Mbit(1
28K×8)SRAM”、IEEE J.Solid−
State Circuits、vol.SC−23、
No.5、1988年10月、1078−1084頁を
参照)。
【0012】
【発明が解決しようとする課題】しかしながら、バッフ
ァのトランジスターの駆動を制御するための上記方法は
かなり製造プロセスに依存する解決法となる。これは、
出力電流の時間による微分の最大ピーク値を設定するの
にむしろ広範な設計限界に従うことが必要となりバッフ
ァが確保することが出来るスイッチング速度が結果的に
減少する。
ァのトランジスターの駆動を制御するための上記方法は
かなり製造プロセスに依存する解決法となる。これは、
出力電流の時間による微分の最大ピーク値を設定するの
にむしろ広範な設計限界に従うことが必要となりバッフ
ァが確保することが出来るスイッチング速度が結果的に
減少する。
【0013】それで、本発明の目的はやや重容量負荷の
高速駆動のための電流発生回路を提供することであり、
それは電力供給ライン上の寄生インダクタンスコイルの
ためスイッチングノイズを制限すると同時に、高スイッ
チング速度を確保する。
高速駆動のための電流発生回路を提供することであり、
それは電力供給ライン上の寄生インダクタンスコイルの
ためスイッチングノイズを制限すると同時に、高スイッ
チング速度を確保する。
【0014】より特定的な目的は設計者がスイッチング
速度とスイッチングノイズ間の最良の妥協点を設定する
ことが出来るように前記回路を提供することである。
速度とスイッチングノイズ間の最良の妥協点を設定する
ことが出来るように前記回路を提供することである。
【0015】
【課題を解決するための手段】本発明はこの目的、集積
回路、特にメモリ用の高速容量負荷駆動回路で以後明ら
かとなるようにこの目的や他の目的、そして長所を達成
し、前記容量負荷を駆動するのに適している少なくとも
一つ以上のプルダウン出力トランジスターを有する前記
駆動回路は: a)所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路手段; b)前記ランプ電圧発生回路手段の出力により駆動さ
れ、そして前記電圧に比例する電流を発生するのに適し
た第二電圧/電流変換回路手段;そして c)前設定された反射比率で前記プルダウン出力トラン
ジスター内の前記電流を反射するための前記電圧/電流
変換回路手段の出力により駆動される第三電流反射回路
手段から構成されることを特徴とする。
回路、特にメモリ用の高速容量負荷駆動回路で以後明ら
かとなるようにこの目的や他の目的、そして長所を達成
し、前記容量負荷を駆動するのに適している少なくとも
一つ以上のプルダウン出力トランジスターを有する前記
駆動回路は: a)所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路手段; b)前記ランプ電圧発生回路手段の出力により駆動さ
れ、そして前記電圧に比例する電流を発生するのに適し
た第二電圧/電流変換回路手段;そして c)前設定された反射比率で前記プルダウン出力トラン
ジスター内の前記電流を反射するための前記電圧/電流
変換回路手段の出力により駆動される第三電流反射回路
手段から構成されることを特徴とする。
【0016】他の局面によると、本発明は前記容量負荷
を駆動するのに適している少なくとも一つ以上のプルダ
ウン出力トランジスターとプルアップ出力トランジスタ
ーを有する集積回路、特にメモリ用の高速容量負荷駆動
回路から構成され、それは: a)所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路手段; b)前記ランプ電圧発生回路手段の出力により駆動さ
れ、そして前記電圧に比例する電流を発生するのに適し
た第二電圧/電流変換回路手段; c)第一制御信号が与えられると、前設定された反射比
率で前記プルダウン出力トランジスター内の前記電流を
反射するための前記電圧/電流変換回路手段の出力によ
り駆動される第三電流反射回路手段;そして d)第二制御信号が与えられると、前設定された反射比
率で前記プルアップ出力トランジスター内の前記電流を
反射するための前記電圧/電流変換回路手段の出力によ
り駆動される第四電流反射回路手段から構成されること
を特徴とする。
を駆動するのに適している少なくとも一つ以上のプルダ
ウン出力トランジスターとプルアップ出力トランジスタ
ーを有する集積回路、特にメモリ用の高速容量負荷駆動
回路から構成され、それは: a)所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路手段; b)前記ランプ電圧発生回路手段の出力により駆動さ
れ、そして前記電圧に比例する電流を発生するのに適し
た第二電圧/電流変換回路手段; c)第一制御信号が与えられると、前設定された反射比
率で前記プルダウン出力トランジスター内の前記電流を
反射するための前記電圧/電流変換回路手段の出力によ
り駆動される第三電流反射回路手段;そして d)第二制御信号が与えられると、前設定された反射比
率で前記プルアップ出力トランジスター内の前記電流を
反射するための前記電圧/電流変換回路手段の出力によ
り駆動される第四電流反射回路手段から構成されること
を特徴とする。
【0017】
【実施例】本発明が非限定的例によってのみ与えられた
添付の図で示された好適形態を参考にして詳細に説明さ
れる。
添付の図で示された好適形態を参考にして詳細に説明さ
れる。
【0018】説明を簡単にするために、“1”から
“0”へのスイッチングだけを実行するのに適した本発
明による出力バッファの一部だけが図2に示されてい
る。完全なバッファの実行は又“0”から“1”へのス
イッチングの機能を実行する回路を必要とする。この最
後の回路は図2の一つを正確に補うことが可能、或は図
7を参考にして以下で説明されるようにより有利な方法
で提供可能である。
“0”へのスイッチングだけを実行するのに適した本発
明による出力バッファの一部だけが図2に示されてい
る。完全なバッファの実行は又“0”から“1”へのス
イッチングの機能を実行する回路を必要とする。この最
後の回路は図2の一つを正確に補うことが可能、或は図
7を参考にして以下で説明されるようにより有利な方法
で提供可能である。
【0019】図2において、ブロックB1は電圧ランプ
を発生し、そしてその電圧ランプを電流ランプに変換す
るためのブロックB2に適用され、そしてその電流ラン
プは、容量負荷CLが接続されている出力ノードOUT
を直接的に駆動する出力段階B3に順に適用される。3
つのブロックB1,B2、そしてB3は、スイッチング
を出力するために割り当てられた期間では高レベルに上
昇され、そして前記期間以外は定レベルとなる単一タイ
ミング信号S1により制御される。ブロックB1は入力
として一定値を有する電流IREFを受ける。出力段階
B3は、出力に提供される論理レベルが低であるならば
“0”に保たれ、そして逆の場合には“1”に保たれる
信号DLNにより更に制御される。
を発生し、そしてその電圧ランプを電流ランプに変換す
るためのブロックB2に適用され、そしてその電流ラン
プは、容量負荷CLが接続されている出力ノードOUT
を直接的に駆動する出力段階B3に順に適用される。3
つのブロックB1,B2、そしてB3は、スイッチング
を出力するために割り当てられた期間では高レベルに上
昇され、そして前記期間以外は定レベルとなる単一タイ
ミング信号S1により制御される。ブロックB1は入力
として一定値を有する電流IREFを受ける。出力段階
B3は、出力に提供される論理レベルが低であるならば
“0”に保たれ、そして逆の場合には“1”に保たれる
信号DLNにより更に制御される。
【0020】信号S1が高となると、ブロックB1から
の出力における電圧ランプが始まり、そしてその結果、
ブロックB2からの出力における電流ランプも又始ま
る。ブロックB3において、電流ランプは所望時間内に
負荷容量の放電を可能にするのに十分な反射係数を有す
るプルダウントランジスター内で反射される。
の出力における電圧ランプが始まり、そしてその結果、
ブロックB2からの出力における電流ランプも又始ま
る。ブロックB3において、電流ランプは所望時間内に
負荷容量の放電を可能にするのに十分な反射係数を有す
るプルダウントランジスター内で反射される。
【0021】図3は図2の回路の更に詳細な具体例であ
る。
る。
【0022】電圧ランプの発生 ブロックB1において、2つの並列接続されたNチャネ
ルトランジスターM12とM13は、定電流が基準電流
ソースIREFによりその中に投入されるNチャネルト
ランジスターM11に直列に接続されている。トランジ
スターM12は永久的に導通させるためにダイオード接
続され、M11とM13は直接信号S1と関連否定信号
S1*により各々制御される。トランジスターM11と
M12間のノード上の電圧はNチャネルのゲート電極に
適用され、ブロックB1の出力ノード01を構成するそ
のドレン電極は、ノード01の寄生コンデンサも又その
中に包含されているコンデンサーC1を通じて電力供給
に接続されている。ノード01は又抵抗デイバイダーR
1とR2に接続されており、それは、そのゲート電極が
信号S1により駆動されるPチャネルトランジスターM
15を通じて定基準電圧VRIを発生するために電力供
給間に接続されている。
ルトランジスターM12とM13は、定電流が基準電流
ソースIREFによりその中に投入されるNチャネルト
ランジスターM11に直列に接続されている。トランジ
スターM12は永久的に導通させるためにダイオード接
続され、M11とM13は直接信号S1と関連否定信号
S1*により各々制御される。トランジスターM11と
M12間のノード上の電圧はNチャネルのゲート電極に
適用され、ブロックB1の出力ノード01を構成するそ
のドレン電極は、ノード01の寄生コンデンサも又その
中に包含されているコンデンサーC1を通じて電力供給
に接続されている。ノード01は又抵抗デイバイダーR
1とR2に接続されており、それは、そのゲート電極が
信号S1により駆動されるPチャネルトランジスターM
15を通じて定基準電圧VRIを発生するために電力供
給間に接続されている。
【0023】S1=“0”のとき、M11はオフに保た
れたのに対して、M13はオンに保持されるので、M1
4はオフとなる。トランジスターM15はその代りオン
となり、出力ノードを電圧値VRIに保持する。S1が
“1”レベルにシフトされると、M11はオンに切り替
えられるのに対して、M13とM15はオフに切り替え
られる。それで、電流IREFはトランジスターM14
の十分な反射係数で反射され、そしてコンデンサーC1
は定電流I14で充電される。それで、ノード01上の
電圧V01は以下の関係に従って、 dV0/dt=I14/C1 (1) 線形的、且つ時系列的に減少するプロットを有すること
になろう。
れたのに対して、M13はオンに保持されるので、M1
4はオフとなる。トランジスターM15はその代りオン
となり、出力ノードを電圧値VRIに保持する。S1が
“1”レベルにシフトされると、M11はオンに切り替
えられるのに対して、M13とM15はオフに切り替え
られる。それで、電流IREFはトランジスターM14
の十分な反射係数で反射され、そしてコンデンサーC1
は定電流I14で充電される。それで、ノード01上の
電圧V01は以下の関係に従って、 dV0/dt=I14/C1 (1) 線形的、且つ時系列的に減少するプロットを有すること
になろう。
【0024】信号S1が“0”に戻ると、ノード01は
その初期条件、即ち電圧VRIに戻される。電圧VRI
は以下に説明される基準と共に選択される。
その初期条件、即ち電圧VRIに戻される。電圧VRI
は以下に説明される基準と共に選択される。
【0025】当然、抵抗デイバイダーによる電圧VRI
の発生は単に実例でのみ示され、そして他の方法、例え
ば一連の2つ、或はそれ以上のMOSトランジスターで
実施されるか、又は外部から供給されても良い。
の発生は単に実例でのみ示され、そして他の方法、例え
ば一連の2つ、或はそれ以上のMOSトランジスターで
実施されるか、又は外部から供給されても良い。
【0026】電流ランプの発生 ノード01上の電圧ランプは、以下で明かとなるよう
に、三極エーリア内のMOSトランジスターを動作させ
ることにより電流ランプに変換される。ドレン電流Id
とこのエーリアで動作するトランジスターのゲートソー
ス電流VGS間の関係は、第一近似として、 Id=μCox(We/Le)Vds[(Vgs−Vth)−1/2Vds] (2) により与えられる。ここで、μはチャネル内のキャリア
の有効移動度であり、COXは単位面積当りの酸化ゲー
トの静電容量、Vth,We,そしてLeはそれぞれト
ランジスターのスレッショルド電圧、有効巾、そして有
効長であり、そしてVdsはトランジスターのドレンと
ソース間に適用された電圧である。
に、三極エーリア内のMOSトランジスターを動作させ
ることにより電流ランプに変換される。ドレン電流Id
とこのエーリアで動作するトランジスターのゲートソー
ス電流VGS間の関係は、第一近似として、 Id=μCox(We/Le)Vds[(Vgs−Vth)−1/2Vds] (2) により与えられる。ここで、μはチャネル内のキャリア
の有効移動度であり、COXは単位面積当りの酸化ゲー
トの静電容量、Vth,We,そしてLeはそれぞれト
ランジスターのスレッショルド電圧、有効巾、そして有
効長であり、そしてVdsはトランジスターのドレンと
ソース間に適用された電圧である。
【0027】関係式(2)から、電圧Vdsが一定に保
持されるならば、電圧Vdsの時系列的線形変化は又ド
レン電流Idの線形変化で調和されることが分かる。こ
れはこれから説明されるブロックB2により実行される
変換で使用される効果である。
持されるならば、電圧Vdsの時系列的線形変化は又ド
レン電流Idの線形変化で調和されることが分かる。こ
れはこれから説明されるブロックB2により実行される
変換で使用される効果である。
【0028】ブロックB2は直列に接続されたPチャネ
ルトランジスターM21とM25のペアーから構成さ
れ;M21のソースは電力供給ラインVDDIに接続さ
れ、ここでM25のドレンはダイオード接続されたNチ
ャネルトランジスターM22を通じて電力供給ラインV
SSIに接続されている。ブロックは更に両方供Nチャ
ネルタイプのトランジスターM23とトランジスターM
24から構成され、その後者はダイオード接続されてお
り、M25のゲートを制御するソースフォロワーをほぼ
形成する。ブロックB1のノード01はトランジスター
M21とM23のゲート電極に接続されている。トラン
ジスターM22のドレンはブロックB2の出力ノード0
2を構成する。ブロックB1内の電圧VRIは、信号S
1が“0”の時、ブロックB2のトランジスターM21
をその導電限度に保持することが出来るように選択され
る。
ルトランジスターM21とM25のペアーから構成さ
れ;M21のソースは電力供給ラインVDDIに接続さ
れ、ここでM25のドレンはダイオード接続されたNチ
ャネルトランジスターM22を通じて電力供給ラインV
SSIに接続されている。ブロックは更に両方供Nチャ
ネルタイプのトランジスターM23とトランジスターM
24から構成され、その後者はダイオード接続されてお
り、M25のゲートを制御するソースフォロワーをほぼ
形成する。ブロックB1のノード01はトランジスター
M21とM23のゲート電極に接続されている。トラン
ジスターM22のドレンはブロックB2の出力ノード0
2を構成する。ブロックB1内の電圧VRIは、信号S
1が“0”の時、ブロックB2のトランジスターM21
をその導電限度に保持することが出来るように選択され
る。
【0029】上記回路の動作を説明するために、トラン
ジスターM22,M23,M24、そしてM25は飽和
エーリア内で動作し、そして次の関係が故にそれらに対
して有効となる: Id=1/2μCox(We/Le)(Vgs−Vth)2 (3) ここで、記号は関係式(2)と同じ意味を有する。M2
5を通じて流れる電流は第一近似としてM21を通じて
流れ、そして電圧V01が低下すると、上昇する電流に
等しい。これは関係式(3)により表されるように、M
25のゲートソース電圧の割合の増加となる。しかしな
がら、M25のゲートに適用された電圧は電圧ランプ時
には時間と共に減少する。故に、正味の効果はM21の
電圧VDD−Vd21をほぼ一定に保持することであ
る。もしVd21が、M21を三極エーリアで動作さ
せ、故に関係式(2)に従って(例えばVDD−Vd2
1=500mV)で動作させるように適切に選択される
ならば、Vgsに比例して増加する電流、即ちそのプロ
ットが線形ランプである電流IrampはブロックB1
から到達する電圧ランプ時にトランジスターM21内に
流れる;前記電流はM22におけるのと同じように(ブ
ロックB2の十分な速度の作用により)再発生し、そし
て以下で説明されるように段階B3内に反射される。
ジスターM22,M23,M24、そしてM25は飽和
エーリア内で動作し、そして次の関係が故にそれらに対
して有効となる: Id=1/2μCox(We/Le)(Vgs−Vth)2 (3) ここで、記号は関係式(2)と同じ意味を有する。M2
5を通じて流れる電流は第一近似としてM21を通じて
流れ、そして電圧V01が低下すると、上昇する電流に
等しい。これは関係式(3)により表されるように、M
25のゲートソース電圧の割合の増加となる。しかしな
がら、M25のゲートに適用された電圧は電圧ランプ時
には時間と共に減少する。故に、正味の効果はM21の
電圧VDD−Vd21をほぼ一定に保持することであ
る。もしVd21が、M21を三極エーリアで動作さ
せ、故に関係式(2)に従って(例えばVDD−Vd2
1=500mV)で動作させるように適切に選択される
ならば、Vgsに比例して増加する電流、即ちそのプロ
ットが線形ランプである電流IrampはブロックB1
から到達する電圧ランプ時にトランジスターM21内に
流れる;前記電流はM22におけるのと同じように(ブ
ロックB2の十分な速度の作用により)再発生し、そし
て以下で説明されるように段階B3内に反射される。
【0030】当然、トランジスターM21は、ゲートと
ソース電極間に適用される電圧が始めスレッショルド電
圧に非常に接近しているので、スイッチングステップの
始めの短時間は飽和エーリア内で動作する。但し、実際
問題として、これは単に低電流値で非常に短時間のため
にM21を通過する電流のプロットが非線形になるだけ
なので、問題はない。
ソース電極間に適用される電圧が始めスレッショルド電
圧に非常に接近しているので、スイッチングステップの
始めの短時間は飽和エーリア内で動作する。但し、実際
問題として、これは単に低電流値で非常に短時間のため
にM21を通過する電流のプロットが非線形になるだけ
なので、問題はない。
【0031】図4は上記のものと同様の構成を包含する
が、更にトランジスターM26,M28(両方共Pチャ
ネルタイプ)、そしてM27(Nチャネルタイプ)を有
するブロックB2の他の形態を例証する。M22を通じ
て流れ、実質的にIrampである電流は、飽和エーリ
ア内で動作するトランジスターM27とM28により構
成されるブランチで反射される;M26のゲート電極に
適用された電圧は故に、電流Irampが上昇すると、
低下する。始めはオフであるトランジスターM26は、
Irampが所定値を越えると導通し始めて、飽和エー
リア内で動作する。故に、それは電流Irampの一部
を供給し、M23,M24、そしてM25により形成さ
れた設定に課せられた要件を低減して、電圧Vd21
(ゲート電圧の減少と同時にドレイン電流の増加が又M
25に対してと同じようにトランジスターM26にも発
生する)の制御に寄与する。
が、更にトランジスターM26,M28(両方共Pチャ
ネルタイプ)、そしてM27(Nチャネルタイプ)を有
するブロックB2の他の形態を例証する。M22を通じ
て流れ、実質的にIrampである電流は、飽和エーリ
ア内で動作するトランジスターM27とM28により構
成されるブランチで反射される;M26のゲート電極に
適用された電圧は故に、電流Irampが上昇すると、
低下する。始めはオフであるトランジスターM26は、
Irampが所定値を越えると導通し始めて、飽和エー
リア内で動作する。故に、それは電流Irampの一部
を供給し、M23,M24、そしてM25により形成さ
れた設定に課せられた要件を低減して、電圧Vd21
(ゲート電圧の減少と同時にドレイン電流の増加が又M
25に対してと同じようにトランジスターM26にも発
生する)の制御に寄与する。
【0032】ブロックB2の他の簡単な形態が図5に例
証されており、それはもうすでに説明されたものと同様
の機能を有するトランジスターM21とM22から構成
されるが、関連の制御回路と共に、M25は、ゲートが
適正な値を有する固定電圧VREFのソースにより制御
されているトランジスターM29と置き換えられてい
る。トランジスターM29は非常に高いアスペクト比W
e/Leを有していなければならないので、電流Ira
mpがその最大値に到達する時にその通路を得るために
必要とされる電圧Vgs−Vthは非常に低となる(例
えば100mV以下)。この様に、出力スイッチング中
の電圧Vd21の変化は抑えられ、それでM21内を流
れる電流は時間と共に実質的に線形的に増加するプロッ
トを有する。
証されており、それはもうすでに説明されたものと同様
の機能を有するトランジスターM21とM22から構成
されるが、関連の制御回路と共に、M25は、ゲートが
適正な値を有する固定電圧VREFのソースにより制御
されているトランジスターM29と置き換えられてい
る。トランジスターM29は非常に高いアスペクト比W
e/Leを有していなければならないので、電流Ira
mpがその最大値に到達する時にその通路を得るために
必要とされる電圧Vgs−Vthは非常に低となる(例
えば100mV以下)。この様に、出力スイッチング中
の電圧Vd21の変化は抑えられ、それでM21内を流
れる電流は時間と共に実質的に線形的に増加するプロッ
トを有する。
【0033】バッファが複合バイポーラCMOS技術で
製造される回路内に集積されると、MOSトランジスタ
ーM29はバイポーラトランジスターと有利に交換可能
となる。実際にバイポーラトランジスターのベースとエ
ミッタ間の電圧はたとえコレクタ電流の大きな変化が在
っても非常に僅かな変動しか有さないので、電流Ira
mpが変化する時の電圧Vd21の変化は非常に小さ
い。
製造される回路内に集積されると、MOSトランジスタ
ーM29はバイポーラトランジスターと有利に交換可能
となる。実際にバイポーラトランジスターのベースとエ
ミッタ間の電圧はたとえコレクタ電流の大きな変化が在
っても非常に僅かな変動しか有さないので、電流Ira
mpが変化する時の電圧Vd21の変化は非常に小さ
い。
【0034】出力段階 再度図3において、出力信号B3の好適実施が説明され
る。前記出力段階はプルダウン出力Nチャネルトランジ
スターMDから構成され、そのゲートDMDは、並列に
接続され、そしてタイミング信号S1の直接及び否定形
で各々制御される相補トランジスターM31(Nチャネ
ルタイプの)とM32(Pチャネルタイプの)のペアー
で構成されたスイッチ手段を通じてブロックB2の出力
ノード02に接続されている。トランジスターMDのド
レンは容量負荷(図3に図示されない)への接続のため
の回路の出力ノードOUTに接続されている。タイミン
グ信号S1が高であると、2つのトランジスターM31
とM32はオンとなり、そしてブロックB2のトランジ
スターM22とブロックB3のMDは電流ミラーを共に
形成する。
る。前記出力段階はプルダウン出力Nチャネルトランジ
スターMDから構成され、そのゲートDMDは、並列に
接続され、そしてタイミング信号S1の直接及び否定形
で各々制御される相補トランジスターM31(Nチャネ
ルタイプの)とM32(Pチャネルタイプの)のペアー
で構成されたスイッチ手段を通じてブロックB2の出力
ノード02に接続されている。トランジスターMDのド
レンは容量負荷(図3に図示されない)への接続のため
の回路の出力ノードOUTに接続されている。タイミン
グ信号S1が高であると、2つのトランジスターM31
とM32はオンとなり、そしてブロックB2のトランジ
スターM22とブロックB3のMDは電流ミラーを共に
形成する。
【0035】トランジスターMDの制御を維持するため
に、ゲートGMDは、もしも、又は出力に低レベルを提
供することが必要な時だけ低となる上述の信号DLNに
より制御されるトランジスターM33(Nチャネルタイ
プの)とM34(Pチャネルタイプの)の働きにより2
つの電力供給VSSIとVDDIに各々接続されてい
る。静的状態では、低出力レベルが必要とされる時には
MDはトランジスターM34によりオンに保持され、そ
れに反して、逆の場合には、それはトランジスターM3
3によりオフに保持される。M34のサイズは、出力が
“1”から“0”に通過しなければならない時、前記出
力スイッチングステップ中のノードGMD上の電圧の時
間プロットにあまり影響を及ぼさないようなものであ
る。実際問題として、M24のアスペクト比We/Le
は非常に低となるのに十分なものであるので、Iram
pよりももっと小さい電流を供給することが出来る。
に、ゲートGMDは、もしも、又は出力に低レベルを提
供することが必要な時だけ低となる上述の信号DLNに
より制御されるトランジスターM33(Nチャネルタイ
プの)とM34(Pチャネルタイプの)の働きにより2
つの電力供給VSSIとVDDIに各々接続されてい
る。静的状態では、低出力レベルが必要とされる時には
MDはトランジスターM34によりオンに保持され、そ
れに反して、逆の場合には、それはトランジスターM3
3によりオフに保持される。M34のサイズは、出力が
“1”から“0”に通過しなければならない時、前記出
力スイッチングステップ中のノードGMD上の電圧の時
間プロットにあまり影響を及ぼさないようなものであ
る。実際問題として、M24のアスペクト比We/Le
は非常に低となるのに十分なものであるので、Iram
pよりももっと小さい電流を供給することが出来る。
【0036】B2のトランジスターM22は図3におい
て直接(間挿入されたスイッチング手段を除いて)に出
力トランジスターMDに結合されているのだが、その結
合はより洗練された方法で提供可能である。図6は、ノ
ード02と出力トランジスターMD間の2つの電流反射
段階の存在により図3を参考にして上述されたものと異
なる出力段階B3の変形形態を例証する。この場合、ノ
ード02は、PチャネルM36とM37により形成され
た電流ミラーを制御するNチャネルトランジスターM3
5を(通常スイッチング手段M31とM32を通じて)
駆動する;前記電流ミラーは順にNチャネルトランジス
ターM38と前述のトランジスターMDとにより構成さ
れる電流ミラーを制御する。前述のトランジスターM3
3とM34は尚も存在する。この実施は、トランジスタ
ーMDにより構成される高容量負荷のため、図3の回路
で発生するかも知れない回路の速度の劣化を最小にする
ために、トランジスターM22とプルダウン出力トラン
ジスターMD間の結合の最適化を可能にする。
て直接(間挿入されたスイッチング手段を除いて)に出
力トランジスターMDに結合されているのだが、その結
合はより洗練された方法で提供可能である。図6は、ノ
ード02と出力トランジスターMD間の2つの電流反射
段階の存在により図3を参考にして上述されたものと異
なる出力段階B3の変形形態を例証する。この場合、ノ
ード02は、PチャネルM36とM37により形成され
た電流ミラーを制御するNチャネルトランジスターM3
5を(通常スイッチング手段M31とM32を通じて)
駆動する;前記電流ミラーは順にNチャネルトランジス
ターM38と前述のトランジスターMDとにより構成さ
れる電流ミラーを制御する。前述のトランジスターM3
3とM34は尚も存在する。この実施は、トランジスタ
ーMDにより構成される高容量負荷のため、図3の回路
で発生するかも知れない回路の速度の劣化を最小にする
ために、トランジスターM22とプルダウン出力トラン
ジスターMD間の結合の最適化を可能にする。
【0037】完全バッファ 完全バッファは上記のように、プルダウン機能を実行す
ることが出来る精密相補回路と共に図3のプルダウン回
路を二重にすることにより実行可能であるが、更に有利
な完全バッファの解決法が図7を参考にして説明され
る。この解決策は、スイッチングを行わせるために高と
なるタイミング信号S1、そして出力に低レベルを提供
するために“0”となる信号DLNに加えて、出力に高
レベルを提供する“1”に保持され、そして他の場合は
“0”に保持される新信号DRを必要とする。
ることが出来る精密相補回路と共に図3のプルダウン回
路を二重にすることにより実行可能であるが、更に有利
な完全バッファの解決法が図7を参考にして説明され
る。この解決策は、スイッチングを行わせるために高と
なるタイミング信号S1、そして出力に低レベルを提供
するために“0”となる信号DLNに加えて、出力に高
レベルを提供する“1”に保持され、そして他の場合は
“0”に保持される新信号DRを必要とする。
【0038】図7の回路は図3又は他の変形による2つ
のブロックB1とB2から構成される。ブロックB2の
出力ノード02は、否定と直接の形での信号DLNによ
り制御されるNチャネルタイプとPチャネルタイプの各
々の2つのトランジスターM39とM40により構成さ
れたさらなるスイッチング手段の挿入を除いて、図3で
説明されたものと同様の回路構成で一方においてプルダ
ウントランジスターMDに接続されており;他方におい
て、その接続はその直接形とその否定形(DH*)での
信号DRにより制御されるトランジスターM41(Nチ
ャネルタイプの)とM42(Pチャネルタイプの)ペア
ーにより構成されるスイッチング手段を通じてNチャネ
ルトランジスターM43に到達する。
のブロックB1とB2から構成される。ブロックB2の
出力ノード02は、否定と直接の形での信号DLNによ
り制御されるNチャネルタイプとPチャネルタイプの各
々の2つのトランジスターM39とM40により構成さ
れたさらなるスイッチング手段の挿入を除いて、図3で
説明されたものと同様の回路構成で一方においてプルダ
ウントランジスターMDに接続されており;他方におい
て、その接続はその直接形とその否定形(DH*)での
信号DRにより制御されるトランジスターM41(Nチ
ャネルタイプの)とM42(Pチャネルタイプの)ペア
ーにより構成されるスイッチング手段を通じてNチャネ
ルトランジスターM43に到達する。
【0039】トランジスターM43は、トランジスター
M44と、そのドレン電極がプルダウントランジスター
MDのドレンと共通の出力OUTに接続されているプル
アップトランジスターMUから構成される。トランジス
ターMUのゲート電極GMUは、トランジスターMDの
ために説明されたものと同様に、信号DHにより制御さ
れる2つのトランジスターM45(Nチャネルタイプ
の)とM46(Pチャネルタイプの)により制御され
る。回路のこの部分は又、“0”から“1”への出力で
のスイッチングが、この場合S1が“0”に等しく、そ
してDHが“0”に等しいかの両方、又はそのいずれか
であらねばならないので、実行されない時、M43とM
44により形成されるブランチの部分での電流の吸収を
排除するために、M43のゲートと電力供給VSSI間
に接続され、そしてそれぞれS1*とDH*により制御
される2つのNチャネルトランジスターM47とM48
から構成される。
M44と、そのドレン電極がプルダウントランジスター
MDのドレンと共通の出力OUTに接続されているプル
アップトランジスターMUから構成される。トランジス
ターMUのゲート電極GMUは、トランジスターMDの
ために説明されたものと同様に、信号DHにより制御さ
れる2つのトランジスターM45(Nチャネルタイプ
の)とM46(Pチャネルタイプの)により制御され
る。回路のこの部分は又、“0”から“1”への出力で
のスイッチングが、この場合S1が“0”に等しく、そ
してDHが“0”に等しいかの両方、又はそのいずれか
であらねばならないので、実行されない時、M43とM
44により形成されるブランチの部分での電流の吸収を
排除するために、M43のゲートと電力供給VSSI間
に接続され、そしてそれぞれS1*とDH*により制御
される2つのNチャネルトランジスターM47とM48
から構成される。
【0040】図7の回路構成の動作は、前図の回路と同
様のため、当業者には明白である。信号DLNとDHが
両方共“0”である時、ブロックB2により発生された
電流ランプはプルダウントランジスターMD上で反射さ
れ;信号DLNとDHの両方が“1”である時、電流ラ
ンプはプルアップトランジスターMU上で反射される。
もしDH=“0”、DLN=“1”と与えるならば、電
流ランプは出力には全く移動されずに、両方のトランジ
スターMDとMUはオフとなり、そしてバッファは高イ
ンピーダンスを有することに留意すべきである。故に、
それは“トリステート”バッファとして使用可能とな
る。
様のため、当業者には明白である。信号DLNとDHが
両方共“0”である時、ブロックB2により発生された
電流ランプはプルダウントランジスターMD上で反射さ
れ;信号DLNとDHの両方が“1”である時、電流ラ
ンプはプルアップトランジスターMU上で反射される。
もしDH=“0”、DLN=“1”と与えるならば、電
流ランプは出力には全く移動されずに、両方のトランジ
スターMDとMUはオフとなり、そしてバッファは高イ
ンピーダンスを有することに留意すべきである。故に、
それは“トリステート”バッファとして使用可能とな
る。
【0041】装置内で同スイッチング速度と容量負荷を
有する幾つかの出力ピンを駆動する必要がある時、その
動作が、出力に移動されなければならない論理レベルに
依存しない2つのブロック、電圧ランプ発生のためのB
1、そして電流ランプ発生のためのB2は複数のバッフ
ァにより共有可能である。この場合、複数の出力段階で
の直接駆動はブロックB2に対して過剰な高負荷となる
ので、結果として起こる電気的特性の劣化を回避するた
めにブロックB2と種々のピンに関連した個々の出力段
階(ブロックB3)間の結合を最適にする回路を挿入す
ることが必要であることは明白である。この適応回路は
典型的には図6に関連してもうすでに例証されたタイプ
の電流反射段階により構成される。
有する幾つかの出力ピンを駆動する必要がある時、その
動作が、出力に移動されなければならない論理レベルに
依存しない2つのブロック、電圧ランプ発生のためのB
1、そして電流ランプ発生のためのB2は複数のバッフ
ァにより共有可能である。この場合、複数の出力段階で
の直接駆動はブロックB2に対して過剰な高負荷となる
ので、結果として起こる電気的特性の劣化を回避するた
めにブロックB2と種々のピンに関連した個々の出力段
階(ブロックB3)間の結合を最適にする回路を挿入す
ることが必要であることは明白である。この適応回路は
典型的には図6に関連してもうすでに例証されたタイプ
の電流反射段階により構成される。
【0042】バッファが挿入されている集積回路が待機
状態にある時に、実質的にゼロにまで電流吸収を減少さ
せることが必要ならば、この特徴を提供するために、既
知の方法に従って、回路が待機状態におかれねばならな
い時は高で、その他は低となる追加的待機信号SBによ
り制御される幾つかのトランジスターを追加して上記回
路は用意に修正可能である。図8は前記待機信号の否定
型SB*により制御される図3のデイバイダーR1とR
2へのNチャネルトランジスターMA1の直列挿入を例
証する。図9はSB*とSBにより各々制御されるNチ
ャネルトランジスターMA2とMA3の追加により修正
された図4における同回路を例証する。最後に、図10
は、常にMA4とMA5に対しては直接形で、そしてM
A6とMA7に対しては否定形での同信号により駆動さ
れるトランジスターMA4,MA5(Pチャネルタイプ
の)とMA5,MA7(Nチャネルタイプの)を追加し
た図7の図である。SBの起動はトランジスターMA1
−MA7を切り替えるので、待機中(当然、待機中S1
=“0”)の吸収を上昇させたであろう電流通路の全て
を中断することが出来ることは当業者には直ちに理解さ
れよう。
状態にある時に、実質的にゼロにまで電流吸収を減少さ
せることが必要ならば、この特徴を提供するために、既
知の方法に従って、回路が待機状態におかれねばならな
い時は高で、その他は低となる追加的待機信号SBによ
り制御される幾つかのトランジスターを追加して上記回
路は用意に修正可能である。図8は前記待機信号の否定
型SB*により制御される図3のデイバイダーR1とR
2へのNチャネルトランジスターMA1の直列挿入を例
証する。図9はSB*とSBにより各々制御されるNチ
ャネルトランジスターMA2とMA3の追加により修正
された図4における同回路を例証する。最後に、図10
は、常にMA4とMA5に対しては直接形で、そしてM
A6とMA7に対しては否定形での同信号により駆動さ
れるトランジスターMA4,MA5(Pチャネルタイプ
の)とMA5,MA7(Nチャネルタイプの)を追加し
た図7の図である。SBの起動はトランジスターMA1
−MA7を切り替えるので、待機中(当然、待機中S1
=“0”)の吸収を上昇させたであろう電流通路の全て
を中断することが出来ることは当業者には直ちに理解さ
れよう。
【0043】本発明の幾つかの好適形態が説明されてい
るが、当業者は本発明の範囲内で他の同等の修正や変形
を工夫することが可能である。例えば、電圧ランプは図
3で例証されたものを補う回路で得られても良く、それ
により下降するよりもむしろ上昇するランプを得ること
が出来る。この場合、前記ランプは、ドレンとソース間
に一定電圧を有する三極エーリア内で強制的に動作させ
られるNチャネルトランジスターの(ソース電極がVS
SIに接続されている)ゲートとソース電極間に適用さ
れる。
るが、当業者は本発明の範囲内で他の同等の修正や変形
を工夫することが可能である。例えば、電圧ランプは図
3で例証されたものを補う回路で得られても良く、それ
により下降するよりもむしろ上昇するランプを得ること
が出来る。この場合、前記ランプは、ドレンとソース間
に一定電圧を有する三極エーリア内で強制的に動作させ
られるNチャネルトランジスターの(ソース電極がVS
SIに接続されている)ゲートとソース電極間に適用さ
れる。
【図1】従来技術による集積回路の基本出力バッファの
単純化回路図。
単純化回路図。
【図2】本発明の教示により実行されたバッファの部分
ブロック図。
ブロック図。
【図3】図2のブロック図の実施に関する更に詳細な回
路図。
路図。
【図4】図3のブロックB2の第一変形形態の回路図。
【図5】図3のブロックB2の第二変形形態の回路図。
【図6】図3のブロックB3の変形形態の回路図。
【図7】本発明による完全バッファの、一部ブロックに
よる回路図。
よる回路図。
【図8】電流消費を低減するために前図の回路で実行さ
れた修正の回路図。
れた修正の回路図。
【図9】電流消費を低減するために前図の回路で実行さ
れた修正の回路図。
れた修正の回路図。
【図10】電流消費を低減するために前図の回路で実行
された修正の回路図。
された修正の回路図。
IREF・・・基準電流ソース Vth・・・スレッショルド電圧 We ・・・有効巾 Le ・・・有効長 Iramp・・・線形ランプ電流 VSSI・・・電力供給源 VDDI・・・電力供給源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H03K 19/0175 7436−5J H03K 17/687 F 8941−5J 19/00 101 F (72)発明者 サルヴァトレ ポルタルリ イタリア国 レッチェ 73024 マグリエ ヴィアオロンゾ デ ドンノ 10 (72)発明者 ギイド トレッリィ イタリア国 パヴィア 27016 エッセ. アレシッオ ヴィア カドルナ 4
Claims (22)
- 【請求項1】 容量負荷を駆動するのに適切な少なくと
も一つ以上のプルダウン出力トランジスターから構成さ
れる、集積回路、特にメモリ用の高速容量負荷駆動回路
において、前記高速容量負荷駆動回路は: a)所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路手段; b)前記ランプ電圧発生回路手段の出力により駆動さ
れ、そして前記電圧に比例する電流を発生するのに適し
た第二電圧/電流変換回路手段;そして c)前設定された反射率で前記プルダウン出力トランジ
スター内の前記電流を反射するための前記電圧/電流変
換回路手段の出力により駆動される第三電流反射回路手
段から構成されることを特徴とする駆動回路。 - 【請求項2】 前記第二回路手段は: a)前記第一回路手段の出力電圧により駆動される変換
トランジスター; b)少なくともほとんどのスイッチング時間中前記変換
トランジスター上の電圧を一定に保つために前記変換ト
ランジスターに接続された電圧調整手段から構成される
ことを特徴とする請求項1に記載の駆動回路。 - 【請求項3】 前記変換トランジスターはMOSトラン
ジスターであり、そして三極エーリア内で動作させるこ
とが出来るように前記電圧調整手段により駆動されるこ
とを特徴とする請求項2に記載の駆動回路。 - 【請求項4】 前記電圧調整手段は結合回路手段の作用
により前記電圧ランプにより駆動される調整トランジス
ターから構成されることを特徴とする請求項3に記載の
駆動回路。 - 【請求項5】 前記結合回路手段は接続されたボルテー
ジフォロワーであるトランジスター段階から構成される
ことを特徴とする請求項4に記載の駆動回路。 - 【請求項6】 前記電圧調整手段は選択された一定基準
電圧ソースにより制御される調整トランジスターから構
成されることを特徴とする請求項3に記載の駆動回路。 - 【請求項7】 前記第一回路手段は前記タイミング信号
により制御される電子的スイッチング手段を通じて前記
第一回路手段の出力ノードに接続される前設定一定電圧
のソースを更に包含することを特徴とする請求項3に記
載の駆動回路。 - 【請求項8】 前記選択定電圧は変換トランジスターを
導電限界に保つことが出来ることを特徴とする請求項7
に記載の駆動回路。 - 【請求項9】 前記第一回路手段はコンデンサーを充電
するために前記タイミング信号により制御可能である定
電流発生手段から構成されることを特徴とする請求項3
に記載の駆動回路。 - 【請求項10】 前記定電流発生回路手段は定電流ソー
スと、前記定電流ソースと前記コンデンサー間に接続さ
れる電流ミラーとから構成されることを特徴とする請求
項9に記載の駆動回路。 - 【請求項11】 前記第三電流反射回路手段は電流ラン
プの発生時のみ前記タイミング信号により使用可能にさ
れる通常オフの直列接続されたスイッチング手段から構
成されることを特徴とする請求項1に記載の駆動回路。 - 【請求項12】 容量負荷を駆動するのに適切な少なく
とも一つ以上のプルダウン出力トランジスターとプルア
ップ出力トランジスターとから構成される、集積回路、
特にメモリ用の高速容量負荷駆動回路において、前記高
速容量負荷駆動回路は: a)所望期間中線形的に時系列変化する電圧を発生する
ためにタイミング信号により制御される第一ランプ電圧
発生回路手段; b)前記ランプ電圧発生回路手段の出力により駆動さ
れ、そして前記電圧に比例する電流を発生するのに適し
た第二電圧/電流変換回路手段;そして c)第一制御信号が適用される時に前設定された反射率
で前記プルダウン出力トランジスター内の前記電流を反
射するための前記電圧/電流変換回路手段の出力により
駆動される第三電流反射回路手段; d)第二制御信号が適用される時に選択された反射率で
前記プルアップ出力トランジスター内の前記電流を反射
するための前記電圧/電流変換回路手段の出力により駆
動される第四電流反射回路手段から構成されることを特
徴とする駆動回路。 - 【請求項13】 前記第二回路手段は: a)前記第一回路手段の出力電圧により駆動される変換
トランジスター;そして b)少なくともほとんどのスイッチング時間中前記変換
トランジスター上の電圧を一定に保つために前記変換ト
ランジスターに接続された電圧調整手段から構成される
ことを特徴とする請求項12に記載の駆動回路。 - 【請求項14】 前記変換トランジスターはMOSトラ
ンジスターであり、そして三極エーリア内で動作させる
ことが出来るように前記電圧調整手段により駆動される
ことを特徴とする請求項13に記載の駆動回路。 - 【請求項15】 前記電圧調整手段は結合回路手段の作
用により前記電圧ランプにより駆動される調整トランジ
スターから構成されることを特徴とする請求項13に記
載の駆動回路。 - 【請求項16】 前記結合回路手段は接続されたボルテ
ージフォロワーであるトランジスター段階から構成され
ることを特徴とする請求項15に記載の駆動回路。 - 【請求項17】 前記電圧調整手段は選択された一定基
準電圧ソースにより制御される調整トランジスターから
構成されることを特徴とする請求項13に記載の駆動回
路。 - 【請求項18】 前記第一回路手段は前記タイミング信
号により制御される電子的スイッチング手段を通じて前
記第一回路手段の出力ノードに接続される前設定された
一定電圧のソースを更に包含することを特徴とする請求
項13に記載の駆動回路。 - 【請求項19】 前記選択定電圧は変換トランジスター
を導電限界に保つことが出来ることを特徴とする請求項
18に記載の駆動回路。 - 【請求項20】 前記第一回路手段はコンデンサーを充
電するために前記タイミング信号により制御可能である
定電流発生手段から構成されることを特徴とする請求項
3に記載の駆動回路。 - 【請求項21】 前記定電流発生回路手段は定電流ソー
スと、前記定電流ソースと前記コンデンサー間に接続さ
れる電流ミラーとから構成されることを特徴とする請求
項20に記載の駆動回路。 - 【請求項22】 前記第三及び第四電流反射回路手段は
電流ランプの発生時のみ前記タイミング信号により使用
可能にされる通常オフの直列接続されたスイッチング手
段から構成されることを特徴とする請求項12に記載の
駆動回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT02256990A IT1246755B (it) | 1990-12-28 | 1990-12-28 | Circuito di pilotaggio veloce di un carico capacitivo per circuiti integrari, particolarmente memorie. |
IT22569A/90 | 1990-12-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06215581A true JPH06215581A (ja) | 1994-08-05 |
Family
ID=11197947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3346043A Pending JPH06215581A (ja) | 1990-12-28 | 1991-12-27 | 集積回路、特にメモリ用の高速容量負荷駆動回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5283478A (ja) |
EP (1) | EP0492506B1 (ja) |
JP (1) | JPH06215581A (ja) |
KR (1) | KR920013442A (ja) |
DE (1) | DE69125465T2 (ja) |
IT (1) | IT1246755B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100392799B1 (ko) * | 1995-03-29 | 2003-11-20 | 애질런트 테크놀로지스, 인크. | 제어된셧다운제공회로및프리드라이버회로동작방법 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5420499A (en) * | 1994-03-02 | 1995-05-30 | Deshazo; Thomas R. | Current rise and fall time limited voltage follower |
JP3229164B2 (ja) * | 1994-07-28 | 2001-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ラッチ回路 |
JP3484825B2 (ja) * | 1995-06-09 | 2004-01-06 | 株式会社デンソー | ドライバ回路 |
WO1997009811A1 (en) * | 1995-09-06 | 1997-03-13 | Advanced Micro Devices, Inc. | Low jitter low power single ended driver |
JP2921453B2 (ja) * | 1995-10-13 | 1999-07-19 | 日本電気株式会社 | 出力バッファ回路 |
US6040707A (en) * | 1997-09-15 | 2000-03-21 | Intersil Corporation | Constant slew rate amplifier |
EP1001535B1 (en) | 1998-11-10 | 2005-01-26 | STMicroelectronics S.r.l. | Circuit for controlling the slew rate of the output voltage of a driver in push-pull configuration |
US10350739B2 (en) | 2016-02-19 | 2019-07-16 | Toyota Motor Engineering & Manufacturing North America | Expander piston ring overlap protection and methods of use |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5394756A (en) * | 1976-12-28 | 1978-08-19 | Torio Kk | Pulse shaping circuit |
US4216393A (en) * | 1978-09-25 | 1980-08-05 | Rca Corporation | Drive circuit for controlling current output rise and fall times |
US4504779A (en) * | 1983-03-11 | 1985-03-12 | Hewlett-Packard Company | Electrical load drive and control system |
US4567378A (en) * | 1984-06-13 | 1986-01-28 | International Business Machines Corporation | Driver circuit for controlling signal rise and fall in field effect transistor processors |
GB8518692D0 (en) * | 1985-07-24 | 1985-08-29 | Gen Electric Co Plc | Power-on reset circuit arrangements |
JPS63182913A (ja) * | 1987-01-23 | 1988-07-28 | Omron Tateisi Electronics Co | 電界効果トランジスタの駆動回路 |
AU2080088A (en) * | 1987-04-07 | 1988-11-04 | Western Digital Corporation | Method and apparatus for reducing transient noise in integrated circuits |
US4797579A (en) * | 1987-07-27 | 1989-01-10 | Raytheon Company | CMOS VLSI output driver with controlled rise and fall times |
US4825099A (en) * | 1987-12-04 | 1989-04-25 | Ford Microelectronics | Feedback-controlled current output driver having reduced current surge |
-
1990
- 1990-12-28 IT IT02256990A patent/IT1246755B/it active IP Right Grant
-
1991
- 1991-12-20 US US07/811,323 patent/US5283478A/en not_active Expired - Lifetime
- 1991-12-20 DE DE69125465T patent/DE69125465T2/de not_active Expired - Fee Related
- 1991-12-20 EP EP91121952A patent/EP0492506B1/en not_active Expired - Lifetime
- 1991-12-27 JP JP3346043A patent/JPH06215581A/ja active Pending
- 1991-12-27 KR KR1019910024736A patent/KR920013442A/ko not_active Application Discontinuation
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KR100392799B1 (ko) * | 1995-03-29 | 2003-11-20 | 애질런트 테크놀로지스, 인크. | 제어된셧다운제공회로및프리드라이버회로동작방법 |
Also Published As
Publication number | Publication date |
---|---|
IT9022569A0 (it) | 1990-12-28 |
KR920013442A (ko) | 1992-07-29 |
EP0492506B1 (en) | 1997-04-02 |
US5283478A (en) | 1994-02-01 |
IT1246755B (it) | 1994-11-26 |
DE69125465D1 (de) | 1997-05-07 |
DE69125465T2 (de) | 1997-10-30 |
EP0492506A3 (en) | 1992-10-28 |
EP0492506A2 (en) | 1992-07-01 |
IT9022569A1 (it) | 1992-06-29 |
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