JPH06213930A - Probe card utilizing silicon wafer - Google Patents

Abstract

PURPOSE:To reduce contact resistance of an electrode metal on an integrated circuit to be measured with a metal layer on a probe card in the card to be formed by utilizing a silicon wafer of the card to be used to test a wafer state of a semiconductor integrated circuit. CONSTITUTION:A silicon wafer 1 of a probe card becomes a support. A cantilever 2 formed on the wafer 1 performs a role of holding a metal layer 4 to be pressed in contact with a metal pad of an element (DUT) to be measured on the wafer, and prepared in number corresponding to metal pads on the DUT necessary to be measured. A transparent insulating film 3 performs a role of so sealing as not to leak when an air pressure is applied from an upper side of the wafer, a role of observing a position of the pad on the DUT from above the card and a role of preventing a short-circuit of the layers 4 via silicon by preventing conduction of the layer 4 with the wafer.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体集積回路の試験
に利用されるプローブカードの改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement of a probe card used for testing semiconductor integrated circuits.

【０００２】[0002]

【従来の技術】半導体集積回路の機能試験は、集積回路
が形成されたシリコン・チップを切り出してパッケージ
に搭載する前に、ウェハの状態で行われる。図２に示す
ように、ウェハ状態でのテストにおいて使用される主な
ハードウェアは、テスト・プログラムを実行するテスタ
ー５、ウェハの位置を機械的に調整するプローバー６、
プローバーに載せられたウェハ７上に位置する被テスト
素子（以下、本明細書においてはＤＵＴ（Device Under
Test の略）と表現する）８、および、ＤＵＴとテスタ
ーの間を電気的につなぐプローブカード９である。2. Description of the Related Art A functional test of a semiconductor integrated circuit is performed in a wafer state before cutting out a silicon chip on which an integrated circuit is formed and mounting it in a package. As shown in FIG. 2, the main hardware used in the test in the wafer state is a tester 5 that executes a test program, a prober 6 that mechanically adjusts the position of the wafer,
A device under test located on the wafer 7 mounted on the prober (hereinafter referred to as DUT (Device Under
(Abbreviated as Test) 8) and a probe card 9 that electrically connects the DUT and the tester.

【０００３】従来のプローブカードは、図３に示すよう
に、プリント基板１３上に微細なプローブ１２がはんだ
付けされた構造になっており、このプローブ１２の先端
は試験時にはＤＵＴ１５上の金属パッド１４に接触し、
もう一端はプリント基板上の金属層１１にはんだ付けさ
れて、コネクタなどを通してテスターに接続される。こ
のプローブカードでは、集積回路の高集積化と高速化に
ともなって２つの問題が発生してきた。１つは、プロー
ブカード上のプローブの数が２００以上になってくる
と、プローブ間の間隔や高さの公差を実用レベルに位置
することが困難になってきたという機械的な制約であ
る。もう１つは、プローブが１０ｎＨ程度のインダクタ
ンスを持つために、高速な信号を伝えられなかったり、
電源／接地ラインにノイズが生じたり、プローブ間にク
ロストークが生じて、集積回路で実際に使われる周波数
で試験できなくなってきたという電気的な制約である
（FaridMatta, Hewlett-Packard Journal, pp.75-85, J
une 1990 ）。As shown in FIG. 3, a conventional probe card has a structure in which a fine probe 12 is soldered on a printed circuit board 13, and the tip of the probe 12 is a metal pad 14 on a DUT 15 during a test. Contact the
The other end is soldered to the metal layer 11 on the printed board and connected to the tester through a connector or the like. In this probe card, two problems have occurred with the high integration and high speed of the integrated circuit. One is a mechanical restriction that when the number of probes on the probe card becomes 200 or more, it becomes difficult to set the tolerance of the interval or height between the probes to a practical level. The other is that the probe has an inductance of about 10 nH, so it cannot transmit high-speed signals.
It is an electrical limitation that it is impossible to test at the frequency actually used in the integrated circuit due to noise in the power / ground line or crosstalk between the probes (FaridMatta, Hewlett-Packard Journal, pp. 75-85, J
1990 une).

【０００４】こうした問題を解決するために、シリコン
ウェハ上に集積回路製造技術とマイクロマシーン技術を
利用してプローブカードを作成した例が発表され始め
た。シリコンウェハに作られたプローブカードを、本明
細書ではウェハ・プローブカードと呼ぶことにする。ウ
ェハ・プローブカードでは、１０μｍ以下の形状を持つ
微細なプローブが形成可能となり、その間隔もフォトリ
ソグラフィ技術によって精密に制御でき、かつ、短いプ
ローブの実現によって寄生インダクタンスを低減できる
ため、従来のプローブカードで生じていた機械的、電気
的な問題をクリアすることができる。また、シリコン基
板上にプローブとともにテスト用の集積回路を設けるこ
とによって、高速化の障害となる容量負荷を大幅に低減
できる。In order to solve these problems, an example of producing a probe card on a silicon wafer by utilizing an integrated circuit manufacturing technology and a micromachine technology has begun to be announced. A probe card made on a silicon wafer will be referred to herein as a wafer probe card. With the wafer probe card, fine probes with a shape of 10 μm or less can be formed, the interval between them can be precisely controlled by photolithography technology, and parasitic inductance can be reduced by realizing a short probe. You can clear the mechanical and electrical problems that occurred in. Further, by providing an integrated circuit for testing together with the probe on the silicon substrate, it is possible to significantly reduce the capacitive load which is an obstacle to speeding up.

【０００５】図４は、Beileyらによって発表されたウェ
ハ・プローブカードを示している。シリコンウェハ１６
上に透明絶縁膜１７を形成し、絶縁膜中に金属層１８を
通し、ＤＵＴ上の金属パッドと接する部分にはＷ（タン
グステン）の薄膜を盛り上げている（Ｗの盛り上った部
分をＷチップ１９と呼ぶ）。図３に示した従来のプロー
ブカードでは、プローバーを使用してウェハを持ち上げ
ることによって、プローブ１２とＤＵＴ上の金属パッド
１４との間の電気的なコンタクトをとっていた。この
時、プローブ１２がＤＵＴ上の金属パッド１４に対して
浅い角度を持っているために、プローブ１２が金属パッ
ド１４と接する際に、機械的に擦りあうことによって、
金属表面の自然酸化膜が除去されていた。ところが、Be
ileyらの示したウェハ・プローブカードでは、基板の裏
側から空気圧を印加し、かつ、プローブとなるＷチップ
１９と金属パッドの間に電気的なストレスを加えること
によって、自然酸化膜を破壊してＷチップ１９と金属パ
ッドの間のコンタクト抵抗を下げていた（Beileyら、Ｄ
ｉｇｅｓｔｓ ｏｆ Ｍｕｌｔｉｃｈｉｐ Ｍｏｄｕｌ
ｅ Ｃｏｎｆ．， ｐｐ．２８−３１， １９９２）。FIG. 4 shows a wafer probe card published by Beiley et al. Silicon wafer 16
A transparent insulating film 17 is formed on the insulating film, a metal layer 18 is passed through the insulating film, and a thin film of W (tungsten) is raised in a portion in contact with the metal pad on the DUT. Called chip 19). In the conventional probe card shown in FIG. 3, a prober is used to lift the wafer to make electrical contact between the probe 12 and the metal pad 14 on the DUT. At this time, since the probe 12 has a shallow angle with respect to the metal pad 14 on the DUT, when the probe 12 contacts the metal pad 14, the probe 12 mechanically rubs against each other.
The native oxide film on the metal surface was removed. However, Be
In the wafer probe card shown by iley et al., the natural oxide film is destroyed by applying air pressure from the back side of the substrate and applying electrical stress between the W chip 19 serving as the probe and the metal pad. Lowered the contact resistance between the W-tip 19 and the metal pad (Beiley et al., D
igests of Multichip Modul
e Conf. , Pp. 28-31, 1992).

【０００６】[0006]

【発明が解決しようとする課題】Ｂｅｉｌｅｙらの結果
によれば、プローブの大きさが６０μｍ×４０μｍの場
合には、電気的なストレスとして１００ｍＡの電流を流
しても、得られるコンタクト抵抗は１ｏｈｍ／ｃｍ² 程
度であり、より微細なプローブ・サイズ（９μｍ×６μ
ｍ）におけるコンタクト抵抗の５倍以上の大きさであっ
た。According to the result of Beiley et al., When the size of the probe is 60 μm × 40 μm, the contact resistance obtained is 1 ohm / ohm even when a current of 100 mA is applied as electrical stress. cm ² and finer probe size (9 μm × 6 μ
It was more than 5 times the contact resistance in m).

【０００７】我々の発明は、ウェハ・プローブカードと
ＤＵＴ上の金属パッドの間に生じるコンタクト抵抗の低
減を第一の目的とする。Our invention primarily aims to reduce the contact resistance between the wafer probe card and the metal pad on the DUT.

【０００８】[0008]

【課題を解決しようとするための手段】我々は、ウェハ
・プローブカードにおけるコンタクト抵抗を下げるため
に、図１に示すように、プローブの先端を尖った形に加
工した。この尖った先端部をＤＵＴ上のパッドに押しあ
てることによって、金属上の自然酸化膜の破壊を容易に
した。In order to reduce the contact resistance in a wafer probe card, we have made the tip of the probe into a pointed shape as shown in FIG. By pressing the pointed tip against the pad on the DUT, the natural oxide film on the metal was easily destroyed.

【０００９】[0009]

【作用】以下図１を用いて、本発明のウェハ・プローブ
カードを解説する。シリコンウェハ１は、ウェハ・プロ
ーブカードの支持体に当たる。シリコンウェハ１上に形
成されたカンチレバー２は、ＤＵＴに押しあてられる金
属層４を保持する役割を果たし、基本的には測定に必要
となるＤＵＴ上のパッドの数だけ用意される。この先端
の尖った形状は、シリコンの異方性エッチング技術を用
いて形成することができる。透明絶縁膜３は、シリコン
ウェハの上側から空気圧を印加する際にもれを生じない
ように封止する役割、ＤＵＴ上の金属パッドの位置をウ
ェハ・プローブカードの上から見ることができるように
する役割、および、金属層４とシリコンウェハとの導通
を防止することによって金属層４同士がシリコンを通し
て短絡することを防ぐ役割をしている。The wafer probe card of the present invention will be described below with reference to FIG. The silicon wafer 1 hits the support of the wafer probe card. The cantilevers 2 formed on the silicon wafer 1 play a role of holding the metal layer 4 pressed against the DUT, and basically, the same number as the number of pads on the DUT required for measurement are prepared. This pointed shape can be formed by using an anisotropic silicon etching technique. The transparent insulating film 3 has a role of sealing so as not to cause leakage even when air pressure is applied from above the silicon wafer, and enables the position of the metal pad on the DUT to be seen from above the wafer probe card. And prevents the metal layer 4 from being short-circuited through silicon by preventing conduction between the metal layer 4 and the silicon wafer.

【００１０】集積回路の試験時には、プローバーを用い
て金属層４をＤＵＴ上の金属パッドに押しあてる。金属
層４からテスターへの配線は、ウェハ上にコネクタをは
んだ付けするなど任意の手法を用いることができる。ま
た、従来の技術の項で述べたように、シリコンウェハ上
に測定用の集積回路を作成し、測定結果を外部に取り出
すことも可能である。During testing of the integrated circuit, the metal layer 4 is pressed against the metal pads on the DUT using a prober. For wiring from the metal layer 4 to the tester, any method such as soldering a connector on a wafer can be used. Further, as described in the section of the conventional technique, it is possible to prepare an integrated circuit for measurement on a silicon wafer and take out the measurement result to the outside.

【００１１】[0011]

【実施例】以下、本発明の実施例を図５を用いて説明す
る。EXAMPLE An example of the present invention will be described below with reference to FIG.

【００１２】最初に、図５（ａ）に示すように、ｐ型で
（１００）の結晶方位を持つシリコンウェハ２０にｎ型
のエピタキシャル層２１を形成する。このｎ型層は最終
のシリコン異方性エッチング工程においてエッチストッ
プ層としての役割を果たす。次に、（ｂ）に示すように
シリコン表面を酸化し、フォトリソグラフィによって、
カンチレバーや金属層の尖った部分を形成する位置に、
正方形のシリコン酸化膜２２を残す。この時、裏面の酸
化膜は保護膜として残しておく。この状態でＫＯＨのよ
うなシリコンの異方性エッチング液の中に浸漬すること
を使ってエッチングすると、（ｃ）に示したように表面
にピラミッド状に尖ったシリコン領域が形成される。こ
の後、表面と裏面の酸化膜を除去し、フォトリソグラフ
ィによってｎ型シリコン層のうちカンチレバーとそれを
支持する領域を除いた領域をｐ型基板に達するまでドラ
イエッチングする。ここまでの工程によって、（ｄ）に
示した構成が得られる。First, as shown in FIG. 5A, an n-type epitaxial layer 21 is formed on a p-type silicon wafer 20 having a (100) crystal orientation. This n-type layer serves as an etch stop layer in the final silicon anisotropic etching process. Next, as shown in (b), the silicon surface is oxidized, and photolithography is performed.
At the position where the sharp part of the cantilever or metal layer is formed,
The square silicon oxide film 22 is left. At this time, the oxide film on the back surface is left as a protective film. In this state, when etching is performed by immersing in an anisotropic etching solution of silicon such as KOH, a pyramid-shaped silicon region is formed on the surface as shown in (c). After that, the oxide film on the front surface and the back surface is removed, and a region of the n-type silicon layer except the cantilever and a region supporting the cantilever is dry-etched by photolithography until the p-type substrate is reached. Through the steps up to this point, the configuration shown in (d) is obtained.

【００１３】続いて、（ｅ）に示すように、透明絶縁膜
を形成するために、ウェハ全体を酸化しシリコン酸化膜
２３を形成し、さらに、この上に金属膜を堆積し、フォ
トリソグラフィによって必要な形状に加工し、（ｆ）に
示した金属層２４を得る。さらに、裏面にエッチングの
保護膜を設け、フォトリソグラフィによってシリコンウ
ェハを薄膜化する領域の保護膜を除去する。最後に、ｎ
型エピタキシャル層をエッチストップ層として異方性エ
ッチングを行うと、（ｇ）に示すような構造が得られ
る。この構造は図１に示したウェハ・プローブカードの
構造と同等である。Then, as shown in (e), in order to form a transparent insulating film, the entire wafer is oxidized to form a silicon oxide film 23, and a metal film is further deposited on this film by photolithography. By processing into a required shape, the metal layer 24 shown in (f) is obtained. Further, an etching protection film is provided on the back surface, and the protection film in the region where the silicon wafer is thinned is removed by photolithography. Finally, n
When anisotropic etching is performed using the type epitaxial layer as an etch stop layer, a structure as shown in (g) is obtained. This structure is equivalent to the structure of the wafer probe card shown in FIG.

【００１４】[0014]

【発明の効果】本発明によって、ウェハ・プローブカー
ド上の金属層とＤＵＴ上の金属パッド間のコンタクト抵
抗が低減でき、プローブカードの機械的精度の向上と、
ウェハ状態での集積回路の試験を高速化することができ
る。According to the present invention, the contact resistance between the metal layer on the wafer probe card and the metal pad on the DUT can be reduced and the mechanical accuracy of the probe card can be improved.
It is possible to speed up the test of the integrated circuit in the wafer state.

【図面の簡単な説明】[Brief description of drawings]

【図１】は、本発明のウェハ・プローブカードの構成を
示す概略断面図、FIG. 1 is a schematic cross-sectional view showing the structure of a wafer probe card of the present invention,

【図２】は、ウェハ状態での集積回路の試験を示す模式
図、FIG. 2 is a schematic diagram showing a test of an integrated circuit in a wafer state,

【図３】は、従来のプローブカードとＤＵＴ上の金属パ
ッドとの関係を示す図、FIG. 3 is a diagram showing a relationship between a conventional probe card and a metal pad on a DUT,

【図４】は、Beileyらの報告したウェハ・プローブカー
ドの概略断面図、FIG. 4 is a schematic sectional view of a wafer probe card reported by Beiley et al.

【図５】（ａ）〜（ｇ）は、本発明の実施例を示す概略
工程断面図である。5A to 5G are schematic process sectional views showing an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１…シリコンウェハ、２…カンチレバー、３…透明絶縁
膜、４…金属層、５…テスター、６…プローバー、７…
ウェハ、８…ＤＵＴ、９…プローブカード、１０…接地
面、１１…金属層、１２…プローブ、１３…プリント基
板、１４…金属パッド、１５…ＤＵＴ、１６…シリコン
ウェハ、１７…透明絶縁膜、１８…金属層、１９…Ｗチ
ップ、２０…シリコンウェハ、２１…エピタキシャル
層、２２…酸化膜、２３…酸化膜、２４…金属層。1 ... Silicon wafer, 2 ... Cantilever, 3 ... Transparent insulating film, 4 ... Metal layer, 5 ... Tester, 6 ... Prober, 7 ...
Wafer, 8 ... DUT, 9 ... Probe card, 10 ... Ground plane, 11 ... Metal layer, 12 ... Probe, 13 ... Printed circuit board, 14 ... Metal pad, 15 ... DUT, 16 ... Silicon wafer, 17 ... Transparent insulating film, 18 ... Metal layer, 19 ... W chip, 20 ... Silicon wafer, 21 ... Epitaxial layer, 22 ... Oxide film, 23 ... Oxide film, 24 ... Metal layer.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 シリコンウェハに形成されたプローブカ
ードにおいて、先端が尖った金属層４と、それを保持す
るためにシリコンで形成されたカンチレバー２と、その
両者の間にはさまれた透明絶縁層３を持つことを特徴と
するプローブカード。1. In a probe card formed on a silicon wafer, a metal layer 4 having a sharp tip, a cantilever 2 made of silicon for holding the metal layer 4, and a transparent insulating film sandwiched between the metal layer 4 and the cantilever 2. A probe card having a layer 3.