JPH0621389A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0621389A JPH0621389A JP5040661A JP4066193A JPH0621389A JP H0621389 A JPH0621389 A JP H0621389A JP 5040661 A JP5040661 A JP 5040661A JP 4066193 A JP4066193 A JP 4066193A JP H0621389 A JPH0621389 A JP H0621389A
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Landscapes
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Abstract
(57)【要約】
【構成】本発明の半導体装置は、半導体基板表面の溝の
両側壁に形成された独立制御可能な複数のゲート電極
と、溝底部及び溝周辺の基板表面の複数の領域に形成さ
れた、低濃度不純物領域と高濃度不純物領域からなる不
純物領域と、溝底部の基板表面の不純物領域上に形成さ
れたキャパシタ電極とを含む。 【効果】本発明によると、転送トランジスタの占有する
面積を非常に小さくすることができるので、単位セル面
積自体を縮小化することができる。
両側壁に形成された独立制御可能な複数のゲート電極
と、溝底部及び溝周辺の基板表面の複数の領域に形成さ
れた、低濃度不純物領域と高濃度不純物領域からなる不
純物領域と、溝底部の基板表面の不純物領域上に形成さ
れたキャパシタ電極とを含む。 【効果】本発明によると、転送トランジスタの占有する
面積を非常に小さくすることができるので、単位セル面
積自体を縮小化することができる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にMOSダイナミックRAM及びその製
造方法に係る。
方法に関し、特にMOSダイナミックRAM及びその製
造方法に係る。
【0002】
【従来の技術】従来のMOSダイナミックRAMの構造
の一例を第16図及び第17図を参照して説明する。
尚、第17図は第16図のA−A線に沿う断面図であ
る。
の一例を第16図及び第17図を参照して説明する。
尚、第17図は第16図のA−A線に沿う断面図であ
る。
【0003】図中41は例えばp型シリコン基板であ
り、この基板41表面にはフィールド酸化膜42が形成
されている。このフィールド酸化膜42によって囲まれ
た基板41表面の一部にはキャパシタの基板側電極とな
るn型不純物領域43が形成されている。このn型不純
物領域43上にはキャパシタ酸化膜44を介してキャパ
シタ電極45が形成されており、更にこのキャパシタ電
極45表面には層間絶縁膜46が形成されている。これ
らセルキャパシタ以外の基板41表面にはゲート酸化膜
47を介してトランスファゲート電極481 が形成され
ており、図示しない隣接したメモリセルへ延長されてい
る。また、前記層間絶縁膜46上には図示しない隣接し
たメモリセルから延長されたトランスファゲート電極4
82 が形成されている。前記トランスファゲート電極4
81 の両側方の基板41表面にはソース,ドレイン領域
となるn+ 型不純物領域49,50が形成されている。
り、この基板41表面にはフィールド酸化膜42が形成
されている。このフィールド酸化膜42によって囲まれ
た基板41表面の一部にはキャパシタの基板側電極とな
るn型不純物領域43が形成されている。このn型不純
物領域43上にはキャパシタ酸化膜44を介してキャパ
シタ電極45が形成されており、更にこのキャパシタ電
極45表面には層間絶縁膜46が形成されている。これ
らセルキャパシタ以外の基板41表面にはゲート酸化膜
47を介してトランスファゲート電極481 が形成され
ており、図示しない隣接したメモリセルへ延長されてい
る。また、前記層間絶縁膜46上には図示しない隣接し
たメモリセルから延長されたトランスファゲート電極4
82 が形成されている。前記トランスファゲート電極4
81 の両側方の基板41表面にはソース,ドレイン領域
となるn+ 型不純物領域49,50が形成されている。
【0004】上記MOSDRAMは1トランジスタ1キ
ャパシタ型と称されるものであり、その動作は以下のよ
うなものである。すなわち、書込み時にはn+ 型不純物
領域50に情報電荷を与え、トランスファゲート電極4
81 を選択状態にすることにより情報電荷をn+ 型不純
物領域49を介してn型不純物領域43へ伝達する。n
型不純物領域43はキャパシタ酸化膜44を介してキャ
パシタ電極45と対向しており、例えば接地電位に固定
されたキャパシタ電極45とn型不純物領域43との間
には一定の静電容量が存在するので電荷が蓄積される。
この状態でトランスファゲート電極481 を非選択状態
にするとデータが保持される。また、読出し時にはトラ
ンスファゲート電極481 を選択状態にすればn型不純
物領域43に蓄積された電荷がn+ 型不純物領域50へ
伝達される。
ャパシタ型と称されるものであり、その動作は以下のよ
うなものである。すなわち、書込み時にはn+ 型不純物
領域50に情報電荷を与え、トランスファゲート電極4
81 を選択状態にすることにより情報電荷をn+ 型不純
物領域49を介してn型不純物領域43へ伝達する。n
型不純物領域43はキャパシタ酸化膜44を介してキャ
パシタ電極45と対向しており、例えば接地電位に固定
されたキャパシタ電極45とn型不純物領域43との間
には一定の静電容量が存在するので電荷が蓄積される。
この状態でトランスファゲート電極481 を非選択状態
にするとデータが保持される。また、読出し時にはトラ
ンスファゲート電極481 を選択状態にすればn型不純
物領域43に蓄積された電荷がn+ 型不純物領域50へ
伝達される。
【0005】
【発明が解決しようとする課題】上述した従来のMOS
DRAMではn型不純物領域43、キャパシタ酸化膜4
4及びキャパシタ電極45からなるセルキャパシタと、
トランスファゲート電極481 、ゲート酸化膜47及び
n+ 型不純物領域49,50からなる転送トランジスタ
とが同一平面上にある。このため、単位セル当りの面積
をセルキャパシタと転送トランジスタとが奪いあう形と
なっている。したがって、この様な構造では近年の記憶
容量の増加傾向に伴う単位セル面積の縮小化に対応でき
ないという問題がある。
DRAMではn型不純物領域43、キャパシタ酸化膜4
4及びキャパシタ電極45からなるセルキャパシタと、
トランスファゲート電極481 、ゲート酸化膜47及び
n+ 型不純物領域49,50からなる転送トランジスタ
とが同一平面上にある。このため、単位セル当りの面積
をセルキャパシタと転送トランジスタとが奪いあう形と
なっている。したがって、この様な構造では近年の記憶
容量の増加傾向に伴う単位セル面積の縮小化に対応でき
ないという問題がある。
【0006】また、素子の微細化に伴い、ソース,ドレ
イン領域となるn+ 型不純物領域49,50近傍のチャ
ネル領域で電界集中が起こり、ホットキャリアの発生に
起因するトランジスタのしきい値電圧の変動などの問題
が生じる。
イン領域となるn+ 型不純物領域49,50近傍のチャ
ネル領域で電界集中が起こり、ホットキャリアの発生に
起因するトランジスタのしきい値電圧の変動などの問題
が生じる。
【0007】本発明は上記事情に鑑みてなされたもので
あり、単位セル当たりの面積を縮小するとともに、ソー
ス,ドレイン領域近傍のチャネル領域における電界集中
を防止し得る、大容量かつ素子特性の良好な半導体装置
及びこの様な半導体装置を簡便な方法で製造し得る方法
を提供することを目的としている。
あり、単位セル当たりの面積を縮小するとともに、ソー
ス,ドレイン領域近傍のチャネル領域における電界集中
を防止し得る、大容量かつ素子特性の良好な半導体装置
及びこの様な半導体装置を簡便な方法で製造し得る方法
を提供することを目的としている。
【0008】
【課題を解決するための手段】上記目的を達成するため
に本発明では、一導電型の半導体基板表面に形成された
溝の両側壁にゲート絶縁膜を介して形成され、溝底部で
分離された独立制御可能な複数のゲート電極と、溝底部
及び溝周辺の基板表面の複数の領域に形成された、ゲー
ト電極近傍の低濃度不純物領域及び低濃度不純物領域に
隣接する高濃度不純物領域からなる基板と逆導電型の不
純物領域と、溝底部の基板表面の不純物領域上にキャパ
シタ絶縁膜を介して形成されたキャパシタ電極とを具備
したことを特徴とする半導体装置を提供する。
に本発明では、一導電型の半導体基板表面に形成された
溝の両側壁にゲート絶縁膜を介して形成され、溝底部で
分離された独立制御可能な複数のゲート電極と、溝底部
及び溝周辺の基板表面の複数の領域に形成された、ゲー
ト電極近傍の低濃度不純物領域及び低濃度不純物領域に
隣接する高濃度不純物領域からなる基板と逆導電型の不
純物領域と、溝底部の基板表面の不純物領域上にキャパ
シタ絶縁膜を介して形成されたキャパシタ電極とを具備
したことを特徴とする半導体装置を提供する。
【0009】また、一導電型の半導体基板表面を異方性
エッチングによりエッチングして溝を形成する工程と、
基板表面にゲート絶縁膜を形成する工程と、基板と逆導
電型の不純物を低ドーズ量でイオン注入する工程と、全
面にゲート電極材料を堆積した後、異方性エッチングに
よりゲート電極材料をエッチングして、溝側壁にゲート
絶縁膜を介して独立制御可能な複数のゲート電極を形成
する工程と、ゲート電極をマスクとして基板と逆導電型
の不純物を高ドーズ量でイオン注入し、溝底部及び溝周
辺の複数の領域にゲート電極近傍の低濃度不純物領域及
び低濃度不純物領域に隣接する高濃度不純物領域からな
る基板と逆導電型の不純物領域を形成する工程と、全面
に絶縁膜を堆積した後、異方性エッチングにより絶縁膜
をエッチングし、ゲート電極を覆うように絶縁膜を残存
させる工程と、ゲート電極が形成された領域以外の基板
表面にキャパシタ絶縁膜を形成する工程と、全面にキャ
パシタ電極材料を堆積した後、その一部をエッチングし
て、溝底部の基板表面の不純物領域上にキャパシタ絶縁
膜を介してキャパシタ電極を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法を提供する。
エッチングによりエッチングして溝を形成する工程と、
基板表面にゲート絶縁膜を形成する工程と、基板と逆導
電型の不純物を低ドーズ量でイオン注入する工程と、全
面にゲート電極材料を堆積した後、異方性エッチングに
よりゲート電極材料をエッチングして、溝側壁にゲート
絶縁膜を介して独立制御可能な複数のゲート電極を形成
する工程と、ゲート電極をマスクとして基板と逆導電型
の不純物を高ドーズ量でイオン注入し、溝底部及び溝周
辺の複数の領域にゲート電極近傍の低濃度不純物領域及
び低濃度不純物領域に隣接する高濃度不純物領域からな
る基板と逆導電型の不純物領域を形成する工程と、全面
に絶縁膜を堆積した後、異方性エッチングにより絶縁膜
をエッチングし、ゲート電極を覆うように絶縁膜を残存
させる工程と、ゲート電極が形成された領域以外の基板
表面にキャパシタ絶縁膜を形成する工程と、全面にキャ
パシタ電極材料を堆積した後、その一部をエッチングし
て、溝底部の基板表面の不純物領域上にキャパシタ絶縁
膜を介してキャパシタ電極を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法を提供する。
【0010】
【作用】本発明の半導体装置では、溝側壁にゲート電極
を形成しているので、平面におけるゲート電極の占有面
積を減少することができ、単位セル面積を縮小すること
ができる。また、ソース,ドレイン領域となる不純物領
域がいわゆるLDD構造となっているため、素子が微細
化しても良好な素子特性を維持することができる。 ま
た、本発明の製造方法によれば、上記半導体装置を極め
て簡便な工程で製造することができる。
を形成しているので、平面におけるゲート電極の占有面
積を減少することができ、単位セル面積を縮小すること
ができる。また、ソース,ドレイン領域となる不純物領
域がいわゆるLDD構造となっているため、素子が微細
化しても良好な素子特性を維持することができる。 ま
た、本発明の製造方法によれば、上記半導体装置を極め
て簡便な工程で製造することができる。
【0011】
【実施例】以下、図1乃至図11を参照して本発明の実
施例を説明する。
施例を説明する。
【0012】まず、例えばp型シリコン基板1表面の一
部を反応性イオンエッチング(以下、RIEと略記す
る)により選択的にエッチングし、例えば幅1.8μ
m、深さ1.5μmの溝2を形成する(図1)。次に、
基板1表面の一部を等方性エッチングまたはやや等方性
エッチングを帯びた異方性エッチングによりエッチング
し、例えば幅0.8μm、深さ0.8μmの素子分離用
溝3を形成した後、フィールド反転防止のイオン注入を
行なう。つづいて、全面に例えば厚さ5000オングス
トロームのCVD酸化膜4を堆積する。この結果、素子
分離用溝3は幅が狭いのでCVD酸化膜4が充填された
状態となるが、溝2内には底面及び側壁に厚さ5000
オングストロームのCVD酸化膜4が堆積された状態と
なる(図2)。つづいて、RIEによりCVD酸化膜4
を全面エッチバックすることにより素子分離用溝3内に
のみCVD酸化膜4を埋設し、フィールド酸化膜5を形
成する(図3)。図3までの工程を経た段階での平面図
は図11に示すようになる。すなわち、フィールド酸化
膜5によって囲まれた領域が2ビット分のメモリセル領
域であり、その中央部を溝2が隣接する多数のメモリセ
ルに亘って平行して延長された状態となっている。
部を反応性イオンエッチング(以下、RIEと略記す
る)により選択的にエッチングし、例えば幅1.8μ
m、深さ1.5μmの溝2を形成する(図1)。次に、
基板1表面の一部を等方性エッチングまたはやや等方性
エッチングを帯びた異方性エッチングによりエッチング
し、例えば幅0.8μm、深さ0.8μmの素子分離用
溝3を形成した後、フィールド反転防止のイオン注入を
行なう。つづいて、全面に例えば厚さ5000オングス
トロームのCVD酸化膜4を堆積する。この結果、素子
分離用溝3は幅が狭いのでCVD酸化膜4が充填された
状態となるが、溝2内には底面及び側壁に厚さ5000
オングストロームのCVD酸化膜4が堆積された状態と
なる(図2)。つづいて、RIEによりCVD酸化膜4
を全面エッチバックすることにより素子分離用溝3内に
のみCVD酸化膜4を埋設し、フィールド酸化膜5を形
成する(図3)。図3までの工程を経た段階での平面図
は図11に示すようになる。すなわち、フィールド酸化
膜5によって囲まれた領域が2ビット分のメモリセル領
域であり、その中央部を溝2が隣接する多数のメモリセ
ルに亘って平行して延長された状態となっている。
【0013】次いで、熱酸化を行い露出した基板1表面
に例えば厚さ120オングストロームのゲート酸化膜6
を形成する。つづいて、n型不純物、例えばAs+ を1
013cm-2程度の比較的低ドーズ量でイオン注入する。
この結果、イオン束にほぼ垂直な面、すなわち溝2の底
部及び溝2の周辺の基板1表面には熱処理後にn- 型不
純物領域7,8が形成される。つづいて、全面に例えば
厚さ3000オングストロームの多結晶シリコン膜9を
堆積する(図4)。その後、多結晶シリコン膜9をRI
Eにより溝2側壁に例えば1.2μmの高さで残存する
ようにエッチングし、トランスファゲート電極10を形
成する。これらトランスファゲート電極10は溝2側壁
に沿って多数のメモリセルに亘って延長されており、ワ
ード線となる。つづいて、トランスファゲート電極10
をマスクとしてn型不純物例えばAs+ を1015cm-2
程度の比較的高ドーズ量でイオン注入する。この結果、
熱処理後に前記n- 型不純物領域7,8からの不純物の
拡散、あるいは高ドーズイオン注入時に溝2上端部側壁
に斜め方向から低ドーズイオン注入されたとみなしてよ
い不純物の拡散により、溝2底部の基板1表面にはトラ
ンスファゲート電極10近傍のn- 型不純物領域11a
及びこれらの領域に隣接するn+ 型不純物領域11bか
らなるn型不純物領域11が、溝2周辺の基板1表面に
はトランスファゲート電極10近傍のn- 型不純物領域
12a及びこれらの領域に隣接するn+ 型不純物領域1
2bからなるn型不純物領域12がそれぞれ形成される
(図5)。つづいて、トランスファゲート電極10をマ
スクとしてゲート酸化膜6をウエットエッチングした
後、全面に例えば厚さ3000オングストロームのCV
D酸化膜13を堆積する(図6)。つづいて、CVD酸
化膜13をRIEによりエッチバックしてトランスファ
ゲート電極10を覆うように残存させ、層間絶縁膜14
を形成する(図7)。
に例えば厚さ120オングストロームのゲート酸化膜6
を形成する。つづいて、n型不純物、例えばAs+ を1
013cm-2程度の比較的低ドーズ量でイオン注入する。
この結果、イオン束にほぼ垂直な面、すなわち溝2の底
部及び溝2の周辺の基板1表面には熱処理後にn- 型不
純物領域7,8が形成される。つづいて、全面に例えば
厚さ3000オングストロームの多結晶シリコン膜9を
堆積する(図4)。その後、多結晶シリコン膜9をRI
Eにより溝2側壁に例えば1.2μmの高さで残存する
ようにエッチングし、トランスファゲート電極10を形
成する。これらトランスファゲート電極10は溝2側壁
に沿って多数のメモリセルに亘って延長されており、ワ
ード線となる。つづいて、トランスファゲート電極10
をマスクとしてn型不純物例えばAs+ を1015cm-2
程度の比較的高ドーズ量でイオン注入する。この結果、
熱処理後に前記n- 型不純物領域7,8からの不純物の
拡散、あるいは高ドーズイオン注入時に溝2上端部側壁
に斜め方向から低ドーズイオン注入されたとみなしてよ
い不純物の拡散により、溝2底部の基板1表面にはトラ
ンスファゲート電極10近傍のn- 型不純物領域11a
及びこれらの領域に隣接するn+ 型不純物領域11bか
らなるn型不純物領域11が、溝2周辺の基板1表面に
はトランスファゲート電極10近傍のn- 型不純物領域
12a及びこれらの領域に隣接するn+ 型不純物領域1
2bからなるn型不純物領域12がそれぞれ形成される
(図5)。つづいて、トランスファゲート電極10をマ
スクとしてゲート酸化膜6をウエットエッチングした
後、全面に例えば厚さ3000オングストロームのCV
D酸化膜13を堆積する(図6)。つづいて、CVD酸
化膜13をRIEによりエッチバックしてトランスファ
ゲート電極10を覆うように残存させ、層間絶縁膜14
を形成する(図7)。
【0014】次いで、熱酸化により露出した基板1表面
に例えば厚さ100オングストロームの熱酸化膜(キャ
パシタ酸化膜)15を形成した後、全面に例えば厚さ3
000オングストロームの多結晶シリコン膜16を堆積
する(図8)。つづいて、図示しないホトレジストパタ
ーンをマスクとして多結晶シリコン膜16を選択的にエ
ッチングし、溝2周辺のn型不純物領域12上にキャパ
シタ酸化膜15を介してキャパシタ電極17を形成す
る。つづいて、前記ホトレジストパターンを除去した
後、熱酸化を行い、キャパシタ電極17表面に層間絶縁
膜18を形成する。つづいて、図示しないホトレジスト
パターンをマスクとして溝2底部のn型不純物領域11
表面の熱酸化膜をエッチングした後、ホトレジストパタ
ーンを除去する(図9)。つづいて、全面に例えばAl
膜を蒸着した後パターニングして、トランスファゲート
電極10と直交する方向に延長されたビット線19を形
成し、MOSDRAMを製造する(図10)。
に例えば厚さ100オングストロームの熱酸化膜(キャ
パシタ酸化膜)15を形成した後、全面に例えば厚さ3
000オングストロームの多結晶シリコン膜16を堆積
する(図8)。つづいて、図示しないホトレジストパタ
ーンをマスクとして多結晶シリコン膜16を選択的にエ
ッチングし、溝2周辺のn型不純物領域12上にキャパ
シタ酸化膜15を介してキャパシタ電極17を形成す
る。つづいて、前記ホトレジストパターンを除去した
後、熱酸化を行い、キャパシタ電極17表面に層間絶縁
膜18を形成する。つづいて、図示しないホトレジスト
パターンをマスクとして溝2底部のn型不純物領域11
表面の熱酸化膜をエッチングした後、ホトレジストパタ
ーンを除去する(図9)。つづいて、全面に例えばAl
膜を蒸着した後パターニングして、トランスファゲート
電極10と直交する方向に延長されたビット線19を形
成し、MOSDRAMを製造する(図10)。
【0015】しかして、図10に示したMOSDRAM
は基板1表面に形成された溝2の側壁にゲート酸化膜6
を介してトランスファゲート電極10を形成しているの
で、平面における単位セル面積のうち転送トランジスタ
の占有する面積を非常に小さくすることができ、ひいて
は単位セル面積自体を縮小化することができる。また、
ソース,ドレイン領域となるn型不純物領域11,12
はトランスファゲート電極10の近傍のn- 型不純物領
域及びこれに隣接するn+ 型不純物領域からなるいわゆ
るLDD(Lightly Doped Drain
and Source)構造となっているためドレイン
領域近傍のチャネル領域における電界集中を緩和するこ
とができ、ホットキャリアの発生によるトランジスタの
信頼性低下を防止することができる。
は基板1表面に形成された溝2の側壁にゲート酸化膜6
を介してトランスファゲート電極10を形成しているの
で、平面における単位セル面積のうち転送トランジスタ
の占有する面積を非常に小さくすることができ、ひいて
は単位セル面積自体を縮小化することができる。また、
ソース,ドレイン領域となるn型不純物領域11,12
はトランスファゲート電極10の近傍のn- 型不純物領
域及びこれに隣接するn+ 型不純物領域からなるいわゆ
るLDD(Lightly Doped Drain
and Source)構造となっているためドレイン
領域近傍のチャネル領域における電界集中を緩和するこ
とができ、ホットキャリアの発生によるトランジスタの
信頼性低下を防止することができる。
【0016】また、上記実施例の方法によれば、図4の
工程における低ドーズイオン注入と図5の工程における
トランスファゲート電極10をマスクとする高ドーズイ
オン注入だけで、自己整合的にいわゆるLDD構造のソ
ース,ドレイン領域となるn型不純物領域11,12を
形成することができ、通常のMOSトランジスタにLD
D構造のソース,ドレイン領域を形成する場合のように
ゲート電極の側壁に例えばCVD酸化膜からなる高ドー
ズイオン注入のマスクとなるスペーサを形成する工程は
必要ない。また、転送トランジスタのチャネル長は図1
の工程で形成される溝2の深さによって決定されるが、
チャネル長を長く(すなわち溝2を深く)しても平面に
おける単位セル面積は増大しないので、短チャネル化に
伴うサブスレッショルド特性の悪化による電荷の漏洩を
防止することができ、DRAMの信頼性低下を防止する
ことができる。更に、図10の工程でn+ 型不純物領域
11bとビット線19とのコンタクトをとるために、図
示しないホトレジストパターンをマスクとしてn+ 型不
純物領域11b上の酸化膜を除去するが、この写真蝕刻
工程のマスク合わせ精度はそれほど必要でないので、ビ
ット線19とn+ 型不純物領域11bとの自己整合的接
続(Self Align Contact)が可能で
ある。以上述べたように極めて簡便な工程でセル面積を
大幅に減少できるとともにDRAMの信頼性を向上する
ことができる。
工程における低ドーズイオン注入と図5の工程における
トランスファゲート電極10をマスクとする高ドーズイ
オン注入だけで、自己整合的にいわゆるLDD構造のソ
ース,ドレイン領域となるn型不純物領域11,12を
形成することができ、通常のMOSトランジスタにLD
D構造のソース,ドレイン領域を形成する場合のように
ゲート電極の側壁に例えばCVD酸化膜からなる高ドー
ズイオン注入のマスクとなるスペーサを形成する工程は
必要ない。また、転送トランジスタのチャネル長は図1
の工程で形成される溝2の深さによって決定されるが、
チャネル長を長く(すなわち溝2を深く)しても平面に
おける単位セル面積は増大しないので、短チャネル化に
伴うサブスレッショルド特性の悪化による電荷の漏洩を
防止することができ、DRAMの信頼性低下を防止する
ことができる。更に、図10の工程でn+ 型不純物領域
11bとビット線19とのコンタクトをとるために、図
示しないホトレジストパターンをマスクとしてn+ 型不
純物領域11b上の酸化膜を除去するが、この写真蝕刻
工程のマスク合わせ精度はそれほど必要でないので、ビ
ット線19とn+ 型不純物領域11bとの自己整合的接
続(Self Align Contact)が可能で
ある。以上述べたように極めて簡便な工程でセル面積を
大幅に減少できるとともにDRAMの信頼性を向上する
ことができる。
【0017】尚、上記実施例では溝周辺の基板表面のn
型不純物領域を用いてセルキャパシタを形成し、溝底部
の基板表面のn型不純物領域をビット線と接続させた
が、この構成を逆にして溝周辺の基板表面のn型不純物
領域をビット線と接続させ、溝底部の基板表面のn型不
純物領域を用いてセルキャパシタを形成してもよい。こ
の様なMOSDRAMを図12乃至図15に示す製造方
法を併記して説明する。
型不純物領域を用いてセルキャパシタを形成し、溝底部
の基板表面のn型不純物領域をビット線と接続させた
が、この構成を逆にして溝周辺の基板表面のn型不純物
領域をビット線と接続させ、溝底部の基板表面のn型不
純物領域を用いてセルキャパシタを形成してもよい。こ
の様なMOSDRAMを図12乃至図15に示す製造方
法を併記して説明する。
【0018】まず、図1乃至図3に対応する工程でp型
シリコン基板21表面を溝22及び素子分離用溝23を
形成した後、素子分離用溝23にのみ例えばCVD酸化
膜を埋設してフィールド酸化膜24を形成する。この段
階で溝22の周辺部(溝22と溝22との間の突出部)
はフィールド酸化膜24によって囲まれた2ビット分の
メモリセル領域の中央に位置している(図12)。次
に、図4乃至図7に対応する工程でゲート酸化膜25の
形成、n型不純物の低ドーズイオン注入、溝22側壁で
のトランスファゲート電極26の形成、n型不純物の高
ドーズイオン注入等の工程により、溝22底部の基板2
1表面にトランスファゲート電極26近傍のn- 型不純
物領域27aとこれらの領域に隣接するn+ 型不純物領
域27bとからなるn型不純物領域27を、溝22周辺
の基板21表面にトランスファゲート電極26近傍のn
- 型不純物領域28aとこれらの領域に隣接するn+ 型
不純物領域28bとからなるn型不純物領域28をそれ
ぞれ形成する。つづいて、トランスファゲート電極26
を覆うように層間絶縁膜29を形成する(図13)。次
いで、図8及び図9に対応する工程でキャパシタ酸化膜
30を形成した後、全面に例えば多結晶シリコン膜を堆
積し、これをパターニングして溝22底部のn型不純物
領域27上に、キャパシタ酸化膜30を介してキャパシ
タ電極31を形成する。つづいて、キャパシタ電極31
表面に層間絶縁膜32を形成した後、溝22周辺のn型
不純物領域28表面の酸化膜を選択的にエッチングして
n型不純物領域28を露出させる(図14)。次いで、
図10に対応する工程で全面に例えばAl膜を蒸着した
後、パターニングして溝22周辺のn型不純物領域28
と接続するビット線33を形成し、MOSDRAMを製
造する(図15)。
シリコン基板21表面を溝22及び素子分離用溝23を
形成した後、素子分離用溝23にのみ例えばCVD酸化
膜を埋設してフィールド酸化膜24を形成する。この段
階で溝22の周辺部(溝22と溝22との間の突出部)
はフィールド酸化膜24によって囲まれた2ビット分の
メモリセル領域の中央に位置している(図12)。次
に、図4乃至図7に対応する工程でゲート酸化膜25の
形成、n型不純物の低ドーズイオン注入、溝22側壁で
のトランスファゲート電極26の形成、n型不純物の高
ドーズイオン注入等の工程により、溝22底部の基板2
1表面にトランスファゲート電極26近傍のn- 型不純
物領域27aとこれらの領域に隣接するn+ 型不純物領
域27bとからなるn型不純物領域27を、溝22周辺
の基板21表面にトランスファゲート電極26近傍のn
- 型不純物領域28aとこれらの領域に隣接するn+ 型
不純物領域28bとからなるn型不純物領域28をそれ
ぞれ形成する。つづいて、トランスファゲート電極26
を覆うように層間絶縁膜29を形成する(図13)。次
いで、図8及び図9に対応する工程でキャパシタ酸化膜
30を形成した後、全面に例えば多結晶シリコン膜を堆
積し、これをパターニングして溝22底部のn型不純物
領域27上に、キャパシタ酸化膜30を介してキャパシ
タ電極31を形成する。つづいて、キャパシタ電極31
表面に層間絶縁膜32を形成した後、溝22周辺のn型
不純物領域28表面の酸化膜を選択的にエッチングして
n型不純物領域28を露出させる(図14)。次いで、
図10に対応する工程で全面に例えばAl膜を蒸着した
後、パターニングして溝22周辺のn型不純物領域28
と接続するビット線33を形成し、MOSDRAMを製
造する(図15)。
【0019】しかして、図15に示したMOSDRAM
及び図12乃至図15に示した方法も上記実施例と同様
な効果を得ることができる。但し、図15に示したMO
SDRAMでは2個の転送トランジスタ間の相互干渉を
防ぐために、溝22周辺のn型不純物領域28の横幅を
広くすることが望ましい。
及び図12乃至図15に示した方法も上記実施例と同様
な効果を得ることができる。但し、図15に示したMO
SDRAMでは2個の転送トランジスタ間の相互干渉を
防ぐために、溝22周辺のn型不純物領域28の横幅を
広くすることが望ましい。
【0020】尚、以上の説明ではフィールド絶縁膜を形
成するのに素子分離用溝に絶縁膜を埋設する方法を用い
たが、表面の平坦性のよい微細素子分離法であれば選択
酸化法でもよい。
成するのに素子分離用溝に絶縁膜を埋設する方法を用い
たが、表面の平坦性のよい微細素子分離法であれば選択
酸化法でもよい。
【0021】また、実施例では図5の工程で基板1表面
全体にゲート酸化膜6が存在する状態でAs+ の高ドー
ズイオン注入を行ったが、この高ドーズイオン注入はト
ランスファゲート電極10をマスクとしてゲート酸化膜
6の露出した部分をエッチングした後に行ってもよい。
全体にゲート酸化膜6が存在する状態でAs+ の高ドー
ズイオン注入を行ったが、この高ドーズイオン注入はト
ランスファゲート電極10をマスクとしてゲート酸化膜
6の露出した部分をエッチングした後に行ってもよい。
【0022】更に、実施例ではトランスファゲート電極
材料及びキャパシタ電極材料として多結晶シリコンを用
いたが、これに限らず金属あるいは金属ケイ化物を用い
てもよい。
材料及びキャパシタ電極材料として多結晶シリコンを用
いたが、これに限らず金属あるいは金属ケイ化物を用い
てもよい。
【0023】
【発明の効果】以上詳述した如く本発明によれば、大容
量かつ素子特性の良好な半導体装置及びこの様な半導体
装置を簡便な工程で製造し得る方法を提供できるもので
ある。
量かつ素子特性の良好な半導体装置及びこの様な半導体
装置を簡便な工程で製造し得る方法を提供できるもので
ある。
【図1】本発明の第1の実施例の半導体装置の製造工程
図
図
【図2】本発明の第1の実施例の半導体装置の製造工程
図
図
【図3】本発明の第1の実施例の半導体装置の製造工程
図
図
【図4】本発明の第1の実施例の半導体装置の製造工程
図
図
【図5】本発明の第1の実施例の半導体装置の製造工程
図
図
【図6】本発明の第1の実施例の半導体装置の製造工程
図
図
【図7】本発明の第1の実施例の半導体装置の製造工程
図
図
【図8】本発明の第1の実施例の半導体装置の製造工程
図
図
【図9】本発明の第1の実施例の半導体装置の製造工程
図
図
【図10】本発明の第1の実施例の半導体装置の製造工
程図
程図
【図11】本発明の第1の実施例の半導体装置の平面図
【図12】本発明の第2の実施例の半導体装置の製造工
程図
程図
【図13】本発明の第2の実施例の半導体装置の製造工
程図
程図
【図14】本発明の第2の実施例の半導体装置の製造工
程図
程図
【図15】本発明の第2の実施例の半導体装置の製造工
程図
程図
【図16】従来の半導体装置の断面図
【図17】従来の半導体装置の断面図
1、21 p型シリコン基板 2、22 溝 3、13 CVD酸化膜 4、23 素子分離用溝 5、24 フィールド酸化膜 6、25 ゲート酸化膜 7、8 n- 型不純物領域 9 多結晶シリコン膜 10、26 トランスファゲー
ト電極 11a、12a、27a、28a n- 型不純物領域 11b、12b、27b、28b n+ 型不純物領域 11、12、27、28 n型不純物領域 14、18、29、32 層間絶縁膜 15、30 キャパシタ酸化膜 16 多結晶シリコン膜 17、31 キャパシタ電極 19、33 ビット線
ト電極 11a、12a、27a、28a n- 型不純物領域 11b、12b、27b、28b n+ 型不純物領域 11、12、27、28 n型不純物領域 14、18、29、32 層間絶縁膜 15、30 キャパシタ酸化膜 16 多結晶シリコン膜 17、31 キャパシタ電極 19、33 ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 7377−4M H01L 29/78 301 M
Claims (3)
- 【請求項1】 一導電型の半導体基板表面に形成された
溝の両側壁にゲート絶縁膜を介して形成され、前記溝底
部で分離された独立制御可能な複数のゲート電極と、 前記溝底部及び溝周辺の基板表面の複数の領域に形成さ
れた、前記ゲート電極近傍の低濃度不純物領域及び低濃
度不純物領域に隣接する高濃度不純物領域からなる基板
と逆導電型の不純物領域と、 前記溝底部の基板表面の不純物領域上にキャパシタ絶縁
膜を介して形成されたキャパシタ電極とを具備したこと
を特徴とする半導体装置。 - 【請求項2】 一導電型の半導体基板表面を異方性エッ
チングによりエッチングして溝を形成する工程と、 基板表面にゲート絶縁膜を形成する工程と、 基板と逆導電型の不純物を低ドーズ量でイオン注入する
工程と、 全面にゲート電極材料を堆積した後、異方性エッチング
により該ゲート電極材料をエッチングして、前記溝側壁
にゲート絶縁膜を介して独立制御可能な複数のゲート電
極を形成する工程と、 該ゲート電極をマスクとして基板と逆導電型の不純物を
高ドーズ量でイオン注入し、前記溝底部及び溝周辺の複
数の領域にゲート電極近傍の低濃度不純物領域及び該低
濃度不純物領域に隣接する高濃度不純物領域からなる基
板と逆導電型の不純物領域を形成する工程と、 全面に絶縁膜を堆積した後、異方性エッチングにより該
絶縁膜をエッチングし、前記ゲート電極を覆うように絶
縁膜を残存させる工程と、 前記ゲート電極が形成された領域以外の基板表面にキャ
パシタ絶縁膜を形成する工程と、 全面にキャパシタ電極材料を堆積した後、その一部をエ
ッチングして、溝底部の基板表面の不純物領域上にキャ
パシタ絶縁膜を介してキャパシタ電極を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。 - 【請求項3】 溝を形成した後に、更に基板の一部を選
択的にエッチングして素子分離用溝を形成し、該素子分
離用溝に絶縁膜を埋設することを特徴とする請求項2記
載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5040661A JPH0831576B2 (ja) | 1993-02-05 | 1993-02-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5040661A JPH0831576B2 (ja) | 1993-02-05 | 1993-02-05 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58244089A Division JPS60136369A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0621389A true JPH0621389A (ja) | 1994-01-28 |
JPH0831576B2 JPH0831576B2 (ja) | 1996-03-27 |
Family
ID=12586720
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5040661A Expired - Lifetime JPH0831576B2 (ja) | 1993-02-05 | 1993-02-05 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0831576B2 (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2006190952A (ja) * | 2004-12-30 | 2006-07-20 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
JP2010251678A (ja) * | 2009-04-20 | 2010-11-04 | Unisantis Electronics Japan Ltd | 半導体装置の製造方法 |
US8697511B2 (en) | 2012-05-18 | 2014-04-15 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
US8759178B2 (en) | 2011-11-09 | 2014-06-24 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
US8829601B2 (en) | 2012-05-17 | 2014-09-09 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US8877578B2 (en) | 2012-05-18 | 2014-11-04 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
US9012981B2 (en) | 2012-05-17 | 2015-04-21 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US9166043B2 (en) | 2012-05-17 | 2015-10-20 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US10438836B2 (en) | 2011-11-09 | 2019-10-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing a semiconductor device |
-
1993
- 1993-02-05 JP JP5040661A patent/JPH0831576B2/ja not_active Expired - Lifetime
Cited By (31)
Publication number | Priority date | Publication date | Assignee | Title |
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JP4634877B2 (ja) * | 2004-12-30 | 2011-02-16 | 株式会社ハイニックスセミコンダクター | 半導体素子の製造方法 |
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US10438836B2 (en) | 2011-11-09 | 2019-10-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing a semiconductor device |
US8759178B2 (en) | 2011-11-09 | 2014-06-24 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
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US9614075B2 (en) | 2011-11-09 | 2017-04-04 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
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US9299786B2 (en) | 2012-05-17 | 2016-03-29 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US9012981B2 (en) | 2012-05-17 | 2015-04-21 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US8829601B2 (en) | 2012-05-17 | 2014-09-09 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US8890236B1 (en) | 2012-05-17 | 2014-11-18 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US9166043B2 (en) | 2012-05-17 | 2015-10-20 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US9153660B2 (en) | 2012-05-17 | 2015-10-06 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US9437732B2 (en) | 2012-05-18 | 2016-09-06 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
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US9246001B2 (en) | 2012-05-18 | 2016-01-26 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
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US9466683B2 (en) | 2012-05-18 | 2016-10-11 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US9666712B2 (en) | 2012-05-18 | 2017-05-30 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US9029923B2 (en) | 2012-05-18 | 2015-05-12 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
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US8823066B2 (en) | 2012-05-18 | 2014-09-02 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
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JPH0831576B2 (ja) | 1996-03-27 |
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