JPH0621389A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0621389A JPH0621389A JP5040661A JP4066193A JPH0621389A JP H0621389 A JPH0621389 A JP H0621389A JP 5040661 A JP5040661 A JP 5040661A JP 4066193 A JP4066193 A JP 4066193A JP H0621389 A JPH0621389 A JP H0621389A
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Landscapes
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Abstract
(57)【要約】
【構成】本発明の半導体装置は、半導体基板表面の溝の
両側壁に形成された独立制御可能な複数のゲート電極
と、溝底部及び溝周辺の基板表面の複数の領域に形成さ
れた、低濃度不純物領域と高濃度不純物領域からなる不
純物領域と、溝底部の基板表面の不純物領域上に形成さ
れたキャパシタ電極とを含む。 【効果】本発明によると、転送トランジスタの占有する
面積を非常に小さくすることができるので、単位セル面
積自体を縮小化することができる。
両側壁に形成された独立制御可能な複数のゲート電極
と、溝底部及び溝周辺の基板表面の複数の領域に形成さ
れた、低濃度不純物領域と高濃度不純物領域からなる不
純物領域と、溝底部の基板表面の不純物領域上に形成さ
れたキャパシタ電極とを含む。 【効果】本発明によると、転送トランジスタの占有する
面積を非常に小さくすることができるので、単位セル面
積自体を縮小化することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にＭＯＳダイナミックＲＡＭ及びその製
造方法に係る。
方法に関し、特にＭＯＳダイナミックＲＡＭ及びその製
造方法に係る。
【０００２】
【従来の技術】従来のＭＯＳダイナミックＲＡＭの構造
の一例を第１６図及び第１７図を参照して説明する。
尚、第１７図は第１６図のＡ−Ａ線に沿う断面図であ
る。
の一例を第１６図及び第１７図を参照して説明する。
尚、第１７図は第１６図のＡ−Ａ線に沿う断面図であ
る。
【０００３】図中４１は例えばｐ型シリコン基板であ
り、この基板４１表面にはフィールド酸化膜４２が形成
されている。このフィールド酸化膜４２によって囲まれ
た基板４１表面の一部にはキャパシタの基板側電極とな
るｎ型不純物領域４３が形成されている。このｎ型不純
物領域４３上にはキャパシタ酸化膜４４を介してキャパ
シタ電極４５が形成されており、更にこのキャパシタ電
極４５表面には層間絶縁膜４６が形成されている。これ
らセルキャパシタ以外の基板４１表面にはゲート酸化膜
４７を介してトランスファゲート電極４８1 が形成され
ており、図示しない隣接したメモリセルへ延長されてい
る。また、前記層間絶縁膜４６上には図示しない隣接し
たメモリセルから延長されたトランスファゲート電極４
８2 が形成されている。前記トランスファゲート電極４
８1 の両側方の基板４１表面にはソース，ドレイン領域
となるｎ+ 型不純物領域４９，５０が形成されている。
り、この基板４１表面にはフィールド酸化膜４２が形成
されている。このフィールド酸化膜４２によって囲まれ
た基板４１表面の一部にはキャパシタの基板側電極とな
るｎ型不純物領域４３が形成されている。このｎ型不純
物領域４３上にはキャパシタ酸化膜４４を介してキャパ
シタ電極４５が形成されており、更にこのキャパシタ電
極４５表面には層間絶縁膜４６が形成されている。これ
らセルキャパシタ以外の基板４１表面にはゲート酸化膜
４７を介してトランスファゲート電極４８1 が形成され
ており、図示しない隣接したメモリセルへ延長されてい
る。また、前記層間絶縁膜４６上には図示しない隣接し
たメモリセルから延長されたトランスファゲート電極４
８2 が形成されている。前記トランスファゲート電極４
８1 の両側方の基板４１表面にはソース，ドレイン領域
となるｎ+ 型不純物領域４９，５０が形成されている。
【０００４】上記ＭＯＳＤＲＡＭは１トランジスタ１キ
ャパシタ型と称されるものであり、その動作は以下のよ
うなものである。すなわち、書込み時にはｎ+ 型不純物
領域５０に情報電荷を与え、トランスファゲート電極４
８1 を選択状態にすることにより情報電荷をｎ+ 型不純
物領域４９を介してｎ型不純物領域４３へ伝達する。ｎ
型不純物領域４３はキャパシタ酸化膜４４を介してキャ
パシタ電極４５と対向しており、例えば接地電位に固定
されたキャパシタ電極４５とｎ型不純物領域４３との間
には一定の静電容量が存在するので電荷が蓄積される。
この状態でトランスファゲート電極４８1 を非選択状態
にするとデータが保持される。また、読出し時にはトラ
ンスファゲート電極４８1 を選択状態にすればｎ型不純
物領域４３に蓄積された電荷がｎ+ 型不純物領域５０へ
伝達される。
ャパシタ型と称されるものであり、その動作は以下のよ
うなものである。すなわち、書込み時にはｎ+ 型不純物
領域５０に情報電荷を与え、トランスファゲート電極４
８1 を選択状態にすることにより情報電荷をｎ+ 型不純
物領域４９を介してｎ型不純物領域４３へ伝達する。ｎ
型不純物領域４３はキャパシタ酸化膜４４を介してキャ
パシタ電極４５と対向しており、例えば接地電位に固定
されたキャパシタ電極４５とｎ型不純物領域４３との間
には一定の静電容量が存在するので電荷が蓄積される。
この状態でトランスファゲート電極４８1 を非選択状態
にするとデータが保持される。また、読出し時にはトラ
ンスファゲート電極４８1 を選択状態にすればｎ型不純
物領域４３に蓄積された電荷がｎ+ 型不純物領域５０へ
伝達される。
【０００５】
【発明が解決しようとする課題】上述した従来のＭＯＳ
ＤＲＡＭではｎ型不純物領域４３、キャパシタ酸化膜４
４及びキャパシタ電極４５からなるセルキャパシタと、
トランスファゲート電極４８1 、ゲート酸化膜４７及び
ｎ+ 型不純物領域４９，５０からなる転送トランジスタ
とが同一平面上にある。このため、単位セル当りの面積
をセルキャパシタと転送トランジスタとが奪いあう形と
なっている。したがって、この様な構造では近年の記憶
容量の増加傾向に伴う単位セル面積の縮小化に対応でき
ないという問題がある。
ＤＲＡＭではｎ型不純物領域４３、キャパシタ酸化膜４
４及びキャパシタ電極４５からなるセルキャパシタと、
トランスファゲート電極４８1 、ゲート酸化膜４７及び
ｎ+ 型不純物領域４９，５０からなる転送トランジスタ
とが同一平面上にある。このため、単位セル当りの面積
をセルキャパシタと転送トランジスタとが奪いあう形と
なっている。したがって、この様な構造では近年の記憶
容量の増加傾向に伴う単位セル面積の縮小化に対応でき
ないという問題がある。
【０００６】また、素子の微細化に伴い、ソース，ドレ
イン領域となるｎ+ 型不純物領域４９，５０近傍のチャ
ネル領域で電界集中が起こり、ホットキャリアの発生に
起因するトランジスタのしきい値電圧の変動などの問題
が生じる。
イン領域となるｎ+ 型不純物領域４９，５０近傍のチャ
ネル領域で電界集中が起こり、ホットキャリアの発生に
起因するトランジスタのしきい値電圧の変動などの問題
が生じる。
【０００７】本発明は上記事情に鑑みてなされたもので
あり、単位セル当たりの面積を縮小するとともに、ソー
ス，ドレイン領域近傍のチャネル領域における電界集中
を防止し得る、大容量かつ素子特性の良好な半導体装置
及びこの様な半導体装置を簡便な方法で製造し得る方法
を提供することを目的としている。
あり、単位セル当たりの面積を縮小するとともに、ソー
ス，ドレイン領域近傍のチャネル領域における電界集中
を防止し得る、大容量かつ素子特性の良好な半導体装置
及びこの様な半導体装置を簡便な方法で製造し得る方法
を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明では、一導電型の半導体基板表面に形成された
溝の両側壁にゲート絶縁膜を介して形成され、溝底部で
分離された独立制御可能な複数のゲート電極と、溝底部
及び溝周辺の基板表面の複数の領域に形成された、ゲー
ト電極近傍の低濃度不純物領域及び低濃度不純物領域に
隣接する高濃度不純物領域からなる基板と逆導電型の不
純物領域と、溝底部の基板表面の不純物領域上にキャパ
シタ絶縁膜を介して形成されたキャパシタ電極とを具備
したことを特徴とする半導体装置を提供する。
に本発明では、一導電型の半導体基板表面に形成された
溝の両側壁にゲート絶縁膜を介して形成され、溝底部で
分離された独立制御可能な複数のゲート電極と、溝底部
及び溝周辺の基板表面の複数の領域に形成された、ゲー
ト電極近傍の低濃度不純物領域及び低濃度不純物領域に
隣接する高濃度不純物領域からなる基板と逆導電型の不
純物領域と、溝底部の基板表面の不純物領域上にキャパ
シタ絶縁膜を介して形成されたキャパシタ電極とを具備
したことを特徴とする半導体装置を提供する。
【０００９】また、一導電型の半導体基板表面を異方性
エッチングによりエッチングして溝を形成する工程と、
基板表面にゲート絶縁膜を形成する工程と、基板と逆導
電型の不純物を低ドーズ量でイオン注入する工程と、全
面にゲート電極材料を堆積した後、異方性エッチングに
よりゲート電極材料をエッチングして、溝側壁にゲート
絶縁膜を介して独立制御可能な複数のゲート電極を形成
する工程と、ゲート電極をマスクとして基板と逆導電型
の不純物を高ドーズ量でイオン注入し、溝底部及び溝周
辺の複数の領域にゲート電極近傍の低濃度不純物領域及
び低濃度不純物領域に隣接する高濃度不純物領域からな
る基板と逆導電型の不純物領域を形成する工程と、全面
に絶縁膜を堆積した後、異方性エッチングにより絶縁膜
をエッチングし、ゲート電極を覆うように絶縁膜を残存
させる工程と、ゲート電極が形成された領域以外の基板
表面にキャパシタ絶縁膜を形成する工程と、全面にキャ
パシタ電極材料を堆積した後、その一部をエッチングし
て、溝底部の基板表面の不純物領域上にキャパシタ絶縁
膜を介してキャパシタ電極を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法を提供する。
エッチングによりエッチングして溝を形成する工程と、
基板表面にゲート絶縁膜を形成する工程と、基板と逆導
電型の不純物を低ドーズ量でイオン注入する工程と、全
面にゲート電極材料を堆積した後、異方性エッチングに
よりゲート電極材料をエッチングして、溝側壁にゲート
絶縁膜を介して独立制御可能な複数のゲート電極を形成
する工程と、ゲート電極をマスクとして基板と逆導電型
の不純物を高ドーズ量でイオン注入し、溝底部及び溝周
辺の複数の領域にゲート電極近傍の低濃度不純物領域及
び低濃度不純物領域に隣接する高濃度不純物領域からな
る基板と逆導電型の不純物領域を形成する工程と、全面
に絶縁膜を堆積した後、異方性エッチングにより絶縁膜
をエッチングし、ゲート電極を覆うように絶縁膜を残存
させる工程と、ゲート電極が形成された領域以外の基板
表面にキャパシタ絶縁膜を形成する工程と、全面にキャ
パシタ電極材料を堆積した後、その一部をエッチングし
て、溝底部の基板表面の不純物領域上にキャパシタ絶縁
膜を介してキャパシタ電極を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法を提供する。
【００１０】
【作用】本発明の半導体装置では、溝側壁にゲート電極
を形成しているので、平面におけるゲート電極の占有面
積を減少することができ、単位セル面積を縮小すること
ができる。また、ソース，ドレイン領域となる不純物領
域がいわゆるＬＤＤ構造となっているため、素子が微細
化しても良好な素子特性を維持することができる。 ま
た、本発明の製造方法によれば、上記半導体装置を極め
て簡便な工程で製造することができる。
を形成しているので、平面におけるゲート電極の占有面
積を減少することができ、単位セル面積を縮小すること
ができる。また、ソース，ドレイン領域となる不純物領
域がいわゆるＬＤＤ構造となっているため、素子が微細
化しても良好な素子特性を維持することができる。 ま
た、本発明の製造方法によれば、上記半導体装置を極め
て簡便な工程で製造することができる。
【００１１】
【実施例】以下、図１乃至図１１を参照して本発明の実
施例を説明する。
施例を説明する。
【００１２】まず、例えばｐ型シリコン基板１表面の一
部を反応性イオンエッチング（以下、ＲＩＥと略記す
る）により選択的にエッチングし、例えば幅１．８μ
ｍ、深さ１．５μｍの溝２を形成する（図１）。次に、
基板１表面の一部を等方性エッチングまたはやや等方性
エッチングを帯びた異方性エッチングによりエッチング
し、例えば幅０．８μｍ、深さ０．８μｍの素子分離用
溝３を形成した後、フィールド反転防止のイオン注入を
行なう。つづいて、全面に例えば厚さ５０００オングス
トロームのＣＶＤ酸化膜４を堆積する。この結果、素子
分離用溝３は幅が狭いのでＣＶＤ酸化膜４が充填された
状態となるが、溝２内には底面及び側壁に厚さ５０００
オングストロームのＣＶＤ酸化膜４が堆積された状態と
なる（図２）。つづいて、ＲＩＥによりＣＶＤ酸化膜４
を全面エッチバックすることにより素子分離用溝３内に
のみＣＶＤ酸化膜４を埋設し、フィールド酸化膜５を形
成する（図３）。図３までの工程を経た段階での平面図
は図１１に示すようになる。すなわち、フィールド酸化
膜５によって囲まれた領域が２ビット分のメモリセル領
域であり、その中央部を溝２が隣接する多数のメモリセ
ルに亘って平行して延長された状態となっている。
部を反応性イオンエッチング（以下、ＲＩＥと略記す
る）により選択的にエッチングし、例えば幅１．８μ
ｍ、深さ１．５μｍの溝２を形成する（図１）。次に、
基板１表面の一部を等方性エッチングまたはやや等方性
エッチングを帯びた異方性エッチングによりエッチング
し、例えば幅０．８μｍ、深さ０．８μｍの素子分離用
溝３を形成した後、フィールド反転防止のイオン注入を
行なう。つづいて、全面に例えば厚さ５０００オングス
トロームのＣＶＤ酸化膜４を堆積する。この結果、素子
分離用溝３は幅が狭いのでＣＶＤ酸化膜４が充填された
状態となるが、溝２内には底面及び側壁に厚さ５０００
オングストロームのＣＶＤ酸化膜４が堆積された状態と
なる（図２）。つづいて、ＲＩＥによりＣＶＤ酸化膜４
を全面エッチバックすることにより素子分離用溝３内に
のみＣＶＤ酸化膜４を埋設し、フィールド酸化膜５を形
成する（図３）。図３までの工程を経た段階での平面図
は図１１に示すようになる。すなわち、フィールド酸化
膜５によって囲まれた領域が２ビット分のメモリセル領
域であり、その中央部を溝２が隣接する多数のメモリセ
ルに亘って平行して延長された状態となっている。
【００１３】次いで、熱酸化を行い露出した基板１表面
に例えば厚さ１２０オングストロームのゲート酸化膜６
を形成する。つづいて、ｎ型不純物、例えばＡｓ+ を１
０13ｃｍ-2程度の比較的低ドーズ量でイオン注入する。
この結果、イオン束にほぼ垂直な面、すなわち溝２の底
部及び溝２の周辺の基板１表面には熱処理後にｎ- 型不
純物領域７，８が形成される。つづいて、全面に例えば
厚さ３０００オングストロームの多結晶シリコン膜９を
堆積する（図４）。その後、多結晶シリコン膜９をＲＩ
Ｅにより溝２側壁に例えば１．２μｍの高さで残存する
ようにエッチングし、トランスファゲート電極１０を形
成する。これらトランスファゲート電極１０は溝２側壁
に沿って多数のメモリセルに亘って延長されており、ワ
ード線となる。つづいて、トランスファゲート電極１０
をマスクとしてｎ型不純物例えばＡｓ+ を１０15ｃｍ-2
程度の比較的高ドーズ量でイオン注入する。この結果、
熱処理後に前記ｎ- 型不純物領域７，８からの不純物の
拡散、あるいは高ドーズイオン注入時に溝２上端部側壁
に斜め方向から低ドーズイオン注入されたとみなしてよ
い不純物の拡散により、溝２底部の基板１表面にはトラ
ンスファゲート電極１０近傍のｎ- 型不純物領域１１ａ
及びこれらの領域に隣接するｎ+ 型不純物領域１１ｂか
らなるｎ型不純物領域１１が、溝２周辺の基板１表面に
はトランスファゲート電極１０近傍のｎ- 型不純物領域
１２ａ及びこれらの領域に隣接するｎ+ 型不純物領域１
２ｂからなるｎ型不純物領域１２がそれぞれ形成される
（図５）。つづいて、トランスファゲート電極１０をマ
スクとしてゲート酸化膜６をウエットエッチングした
後、全面に例えば厚さ３０００オングストロームのＣＶ
Ｄ酸化膜１３を堆積する（図６）。つづいて、ＣＶＤ酸
化膜１３をＲＩＥによりエッチバックしてトランスファ
ゲート電極１０を覆うように残存させ、層間絶縁膜１４
を形成する（図７）。
に例えば厚さ１２０オングストロームのゲート酸化膜６
を形成する。つづいて、ｎ型不純物、例えばＡｓ+ を１
０13ｃｍ-2程度の比較的低ドーズ量でイオン注入する。
この結果、イオン束にほぼ垂直な面、すなわち溝２の底
部及び溝２の周辺の基板１表面には熱処理後にｎ- 型不
純物領域７，８が形成される。つづいて、全面に例えば
厚さ３０００オングストロームの多結晶シリコン膜９を
堆積する（図４）。その後、多結晶シリコン膜９をＲＩ
Ｅにより溝２側壁に例えば１．２μｍの高さで残存する
ようにエッチングし、トランスファゲート電極１０を形
成する。これらトランスファゲート電極１０は溝２側壁
に沿って多数のメモリセルに亘って延長されており、ワ
ード線となる。つづいて、トランスファゲート電極１０
をマスクとしてｎ型不純物例えばＡｓ+ を１０15ｃｍ-2
程度の比較的高ドーズ量でイオン注入する。この結果、
熱処理後に前記ｎ- 型不純物領域７，８からの不純物の
拡散、あるいは高ドーズイオン注入時に溝２上端部側壁
に斜め方向から低ドーズイオン注入されたとみなしてよ
い不純物の拡散により、溝２底部の基板１表面にはトラ
ンスファゲート電極１０近傍のｎ- 型不純物領域１１ａ
及びこれらの領域に隣接するｎ+ 型不純物領域１１ｂか
らなるｎ型不純物領域１１が、溝２周辺の基板１表面に
はトランスファゲート電極１０近傍のｎ- 型不純物領域
１２ａ及びこれらの領域に隣接するｎ+ 型不純物領域１
２ｂからなるｎ型不純物領域１２がそれぞれ形成される
（図５）。つづいて、トランスファゲート電極１０をマ
スクとしてゲート酸化膜６をウエットエッチングした
後、全面に例えば厚さ３０００オングストロームのＣＶ
Ｄ酸化膜１３を堆積する（図６）。つづいて、ＣＶＤ酸
化膜１３をＲＩＥによりエッチバックしてトランスファ
ゲート電極１０を覆うように残存させ、層間絶縁膜１４
を形成する（図７）。
【００１４】次いで、熱酸化により露出した基板１表面
に例えば厚さ１００オングストロームの熱酸化膜（キャ
パシタ酸化膜）１５を形成した後、全面に例えば厚さ３
０００オングストロームの多結晶シリコン膜１６を堆積
する（図８）。つづいて、図示しないホトレジストパタ
ーンをマスクとして多結晶シリコン膜１６を選択的にエ
ッチングし、溝２周辺のｎ型不純物領域１２上にキャパ
シタ酸化膜１５を介してキャパシタ電極１７を形成す
る。つづいて、前記ホトレジストパターンを除去した
後、熱酸化を行い、キャパシタ電極１７表面に層間絶縁
膜１８を形成する。つづいて、図示しないホトレジスト
パターンをマスクとして溝２底部のｎ型不純物領域１１
表面の熱酸化膜をエッチングした後、ホトレジストパタ
ーンを除去する（図９）。つづいて、全面に例えばＡｌ
膜を蒸着した後パターニングして、トランスファゲート
電極１０と直交する方向に延長されたビット線１９を形
成し、ＭＯＳＤＲＡＭを製造する（図１０）。
に例えば厚さ１００オングストロームの熱酸化膜（キャ
パシタ酸化膜）１５を形成した後、全面に例えば厚さ３
０００オングストロームの多結晶シリコン膜１６を堆積
する（図８）。つづいて、図示しないホトレジストパタ
ーンをマスクとして多結晶シリコン膜１６を選択的にエ
ッチングし、溝２周辺のｎ型不純物領域１２上にキャパ
シタ酸化膜１５を介してキャパシタ電極１７を形成す
る。つづいて、前記ホトレジストパターンを除去した
後、熱酸化を行い、キャパシタ電極１７表面に層間絶縁
膜１８を形成する。つづいて、図示しないホトレジスト
パターンをマスクとして溝２底部のｎ型不純物領域１１
表面の熱酸化膜をエッチングした後、ホトレジストパタ
ーンを除去する（図９）。つづいて、全面に例えばＡｌ
膜を蒸着した後パターニングして、トランスファゲート
電極１０と直交する方向に延長されたビット線１９を形
成し、ＭＯＳＤＲＡＭを製造する（図１０）。
【００１５】しかして、図１０に示したＭＯＳＤＲＡＭ
は基板１表面に形成された溝２の側壁にゲート酸化膜６
を介してトランスファゲート電極１０を形成しているの
で、平面における単位セル面積のうち転送トランジスタ
の占有する面積を非常に小さくすることができ、ひいて
は単位セル面積自体を縮小化することができる。また、
ソース，ドレイン領域となるｎ型不純物領域１１，１２
はトランスファゲート電極１０の近傍のｎ- 型不純物領
域及びこれに隣接するｎ+ 型不純物領域からなるいわゆ
るＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
ａｎｄ Ｓｏｕｒｃｅ）構造となっているためドレイン
領域近傍のチャネル領域における電界集中を緩和するこ
とができ、ホットキャリアの発生によるトランジスタの
信頼性低下を防止することができる。
は基板１表面に形成された溝２の側壁にゲート酸化膜６
を介してトランスファゲート電極１０を形成しているの
で、平面における単位セル面積のうち転送トランジスタ
の占有する面積を非常に小さくすることができ、ひいて
は単位セル面積自体を縮小化することができる。また、
ソース，ドレイン領域となるｎ型不純物領域１１，１２
はトランスファゲート電極１０の近傍のｎ- 型不純物領
域及びこれに隣接するｎ+ 型不純物領域からなるいわゆ
るＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
ａｎｄ Ｓｏｕｒｃｅ）構造となっているためドレイン
領域近傍のチャネル領域における電界集中を緩和するこ
とができ、ホットキャリアの発生によるトランジスタの
信頼性低下を防止することができる。
【００１６】また、上記実施例の方法によれば、図４の
工程における低ドーズイオン注入と図５の工程における
トランスファゲート電極１０をマスクとする高ドーズイ
オン注入だけで、自己整合的にいわゆるＬＤＤ構造のソ
ース，ドレイン領域となるｎ型不純物領域１１，１２を
形成することができ、通常のＭＯＳトランジスタにＬＤ
Ｄ構造のソース，ドレイン領域を形成する場合のように
ゲート電極の側壁に例えばＣＶＤ酸化膜からなる高ドー
ズイオン注入のマスクとなるスペーサを形成する工程は
必要ない。また、転送トランジスタのチャネル長は図１
の工程で形成される溝２の深さによって決定されるが、
チャネル長を長く（すなわち溝２を深く）しても平面に
おける単位セル面積は増大しないので、短チャネル化に
伴うサブスレッショルド特性の悪化による電荷の漏洩を
防止することができ、ＤＲＡＭの信頼性低下を防止する
ことができる。更に、図１０の工程でｎ+ 型不純物領域
１１ｂとビット線１９とのコンタクトをとるために、図
示しないホトレジストパターンをマスクとしてｎ+ 型不
純物領域１１ｂ上の酸化膜を除去するが、この写真蝕刻
工程のマスク合わせ精度はそれほど必要でないので、ビ
ット線１９とｎ+ 型不純物領域１１ｂとの自己整合的接
続（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）が可能で
ある。以上述べたように極めて簡便な工程でセル面積を
大幅に減少できるとともにＤＲＡＭの信頼性を向上する
ことができる。
工程における低ドーズイオン注入と図５の工程における
トランスファゲート電極１０をマスクとする高ドーズイ
オン注入だけで、自己整合的にいわゆるＬＤＤ構造のソ
ース，ドレイン領域となるｎ型不純物領域１１，１２を
形成することができ、通常のＭＯＳトランジスタにＬＤ
Ｄ構造のソース，ドレイン領域を形成する場合のように
ゲート電極の側壁に例えばＣＶＤ酸化膜からなる高ドー
ズイオン注入のマスクとなるスペーサを形成する工程は
必要ない。また、転送トランジスタのチャネル長は図１
の工程で形成される溝２の深さによって決定されるが、
チャネル長を長く（すなわち溝２を深く）しても平面に
おける単位セル面積は増大しないので、短チャネル化に
伴うサブスレッショルド特性の悪化による電荷の漏洩を
防止することができ、ＤＲＡＭの信頼性低下を防止する
ことができる。更に、図１０の工程でｎ+ 型不純物領域
１１ｂとビット線１９とのコンタクトをとるために、図
示しないホトレジストパターンをマスクとしてｎ+ 型不
純物領域１１ｂ上の酸化膜を除去するが、この写真蝕刻
工程のマスク合わせ精度はそれほど必要でないので、ビ
ット線１９とｎ+ 型不純物領域１１ｂとの自己整合的接
続（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）が可能で
ある。以上述べたように極めて簡便な工程でセル面積を
大幅に減少できるとともにＤＲＡＭの信頼性を向上する
ことができる。
【００１７】尚、上記実施例では溝周辺の基板表面のｎ
型不純物領域を用いてセルキャパシタを形成し、溝底部
の基板表面のｎ型不純物領域をビット線と接続させた
が、この構成を逆にして溝周辺の基板表面のｎ型不純物
領域をビット線と接続させ、溝底部の基板表面のｎ型不
純物領域を用いてセルキャパシタを形成してもよい。こ
の様なＭＯＳＤＲＡＭを図１２乃至図１５に示す製造方
法を併記して説明する。
型不純物領域を用いてセルキャパシタを形成し、溝底部
の基板表面のｎ型不純物領域をビット線と接続させた
が、この構成を逆にして溝周辺の基板表面のｎ型不純物
領域をビット線と接続させ、溝底部の基板表面のｎ型不
純物領域を用いてセルキャパシタを形成してもよい。こ
の様なＭＯＳＤＲＡＭを図１２乃至図１５に示す製造方
法を併記して説明する。
【００１８】まず、図１乃至図３に対応する工程でｐ型
シリコン基板２１表面を溝２２及び素子分離用溝２３を
形成した後、素子分離用溝２３にのみ例えばＣＶＤ酸化
膜を埋設してフィールド酸化膜２４を形成する。この段
階で溝２２の周辺部（溝２２と溝２２との間の突出部）
はフィールド酸化膜２４によって囲まれた２ビット分の
メモリセル領域の中央に位置している（図１２）。次
に、図４乃至図７に対応する工程でゲート酸化膜２５の
形成、ｎ型不純物の低ドーズイオン注入、溝２２側壁で
のトランスファゲート電極２６の形成、ｎ型不純物の高
ドーズイオン注入等の工程により、溝２２底部の基板２
１表面にトランスファゲート電極２６近傍のｎ- 型不純
物領域２７ａとこれらの領域に隣接するｎ+ 型不純物領
域２７ｂとからなるｎ型不純物領域２７を、溝２２周辺
の基板２１表面にトランスファゲート電極２６近傍のｎ
- 型不純物領域２８ａとこれらの領域に隣接するｎ+ 型
不純物領域２８ｂとからなるｎ型不純物領域２８をそれ
ぞれ形成する。つづいて、トランスファゲート電極２６
を覆うように層間絶縁膜２９を形成する（図１３）。次
いで、図８及び図９に対応する工程でキャパシタ酸化膜
３０を形成した後、全面に例えば多結晶シリコン膜を堆
積し、これをパターニングして溝２２底部のｎ型不純物
領域２７上に、キャパシタ酸化膜３０を介してキャパシ
タ電極３１を形成する。つづいて、キャパシタ電極３１
表面に層間絶縁膜３２を形成した後、溝２２周辺のｎ型
不純物領域２８表面の酸化膜を選択的にエッチングして
ｎ型不純物領域２８を露出させる（図１４）。次いで、
図１０に対応する工程で全面に例えばＡｌ膜を蒸着した
後、パターニングして溝２２周辺のｎ型不純物領域２８
と接続するビット線３３を形成し、ＭＯＳＤＲＡＭを製
造する（図１５）。
シリコン基板２１表面を溝２２及び素子分離用溝２３を
形成した後、素子分離用溝２３にのみ例えばＣＶＤ酸化
膜を埋設してフィールド酸化膜２４を形成する。この段
階で溝２２の周辺部（溝２２と溝２２との間の突出部）
はフィールド酸化膜２４によって囲まれた２ビット分の
メモリセル領域の中央に位置している（図１２）。次
に、図４乃至図７に対応する工程でゲート酸化膜２５の
形成、ｎ型不純物の低ドーズイオン注入、溝２２側壁で
のトランスファゲート電極２６の形成、ｎ型不純物の高
ドーズイオン注入等の工程により、溝２２底部の基板２
１表面にトランスファゲート電極２６近傍のｎ- 型不純
物領域２７ａとこれらの領域に隣接するｎ+ 型不純物領
域２７ｂとからなるｎ型不純物領域２７を、溝２２周辺
の基板２１表面にトランスファゲート電極２６近傍のｎ
- 型不純物領域２８ａとこれらの領域に隣接するｎ+ 型
不純物領域２８ｂとからなるｎ型不純物領域２８をそれ
ぞれ形成する。つづいて、トランスファゲート電極２６
を覆うように層間絶縁膜２９を形成する（図１３）。次
いで、図８及び図９に対応する工程でキャパシタ酸化膜
３０を形成した後、全面に例えば多結晶シリコン膜を堆
積し、これをパターニングして溝２２底部のｎ型不純物
領域２７上に、キャパシタ酸化膜３０を介してキャパシ
タ電極３１を形成する。つづいて、キャパシタ電極３１
表面に層間絶縁膜３２を形成した後、溝２２周辺のｎ型
不純物領域２８表面の酸化膜を選択的にエッチングして
ｎ型不純物領域２８を露出させる（図１４）。次いで、
図１０に対応する工程で全面に例えばＡｌ膜を蒸着した
後、パターニングして溝２２周辺のｎ型不純物領域２８
と接続するビット線３３を形成し、ＭＯＳＤＲＡＭを製
造する（図１５）。
【００１９】しかして、図１５に示したＭＯＳＤＲＡＭ
及び図１２乃至図１５に示した方法も上記実施例と同様
な効果を得ることができる。但し、図１５に示したＭＯ
ＳＤＲＡＭでは２個の転送トランジスタ間の相互干渉を
防ぐために、溝２２周辺のｎ型不純物領域２８の横幅を
広くすることが望ましい。
及び図１２乃至図１５に示した方法も上記実施例と同様
な効果を得ることができる。但し、図１５に示したＭＯ
ＳＤＲＡＭでは２個の転送トランジスタ間の相互干渉を
防ぐために、溝２２周辺のｎ型不純物領域２８の横幅を
広くすることが望ましい。
【００２０】尚、以上の説明ではフィールド絶縁膜を形
成するのに素子分離用溝に絶縁膜を埋設する方法を用い
たが、表面の平坦性のよい微細素子分離法であれば選択
酸化法でもよい。
成するのに素子分離用溝に絶縁膜を埋設する方法を用い
たが、表面の平坦性のよい微細素子分離法であれば選択
酸化法でもよい。
【００２１】また、実施例では図５の工程で基板１表面
全体にゲート酸化膜６が存在する状態でＡｓ+ の高ドー
ズイオン注入を行ったが、この高ドーズイオン注入はト
ランスファゲート電極１０をマスクとしてゲート酸化膜
６の露出した部分をエッチングした後に行ってもよい。
全体にゲート酸化膜６が存在する状態でＡｓ+ の高ドー
ズイオン注入を行ったが、この高ドーズイオン注入はト
ランスファゲート電極１０をマスクとしてゲート酸化膜
６の露出した部分をエッチングした後に行ってもよい。
【００２２】更に、実施例ではトランスファゲート電極
材料及びキャパシタ電極材料として多結晶シリコンを用
いたが、これに限らず金属あるいは金属ケイ化物を用い
てもよい。
材料及びキャパシタ電極材料として多結晶シリコンを用
いたが、これに限らず金属あるいは金属ケイ化物を用い
てもよい。
【００２３】
【発明の効果】以上詳述した如く本発明によれば、大容
量かつ素子特性の良好な半導体装置及びこの様な半導体
装置を簡便な工程で製造し得る方法を提供できるもので
ある。
量かつ素子特性の良好な半導体装置及びこの様な半導体
装置を簡便な工程で製造し得る方法を提供できるもので
ある。
【図１】本発明の第１の実施例の半導体装置の製造工程
図
図
【図２】本発明の第１の実施例の半導体装置の製造工程
図
図
【図３】本発明の第１の実施例の半導体装置の製造工程
図
図
【図４】本発明の第１の実施例の半導体装置の製造工程
図
図
【図５】本発明の第１の実施例の半導体装置の製造工程
図
図
【図６】本発明の第１の実施例の半導体装置の製造工程
図
図
【図７】本発明の第１の実施例の半導体装置の製造工程
図
図
【図８】本発明の第１の実施例の半導体装置の製造工程
図
図
【図９】本発明の第１の実施例の半導体装置の製造工程
図
図
【図１０】本発明の第１の実施例の半導体装置の製造工
程図
程図
【図１１】本発明の第１の実施例の半導体装置の平面図
【図１２】本発明の第２の実施例の半導体装置の製造工
程図
程図
【図１３】本発明の第２の実施例の半導体装置の製造工
程図
程図
【図１４】本発明の第２の実施例の半導体装置の製造工
程図
程図
【図１５】本発明の第２の実施例の半導体装置の製造工
程図
程図
【図１６】従来の半導体装置の断面図
【図１７】従来の半導体装置の断面図
１、２１ ｐ型シリコン基板 ２、２２ 溝 ３、１３ ＣＶＤ酸化膜 ４、２３ 素子分離用溝 ５、２４ フィールド酸化膜 ６、２５ ゲート酸化膜 ７、８ ｎ- 型不純物領域 ９ 多結晶シリコン膜 １０、２６ トランスファゲー
ト電極 １１ａ、１２ａ、２７ａ、２８ａ ｎ- 型不純物領域 １１ｂ、１２ｂ、２７ｂ、２８ｂ ｎ+ 型不純物領域 １１、１２、２７、２８ ｎ型不純物領域 １４、１８、２９、３２ 層間絶縁膜 １５、３０ キャパシタ酸化膜 １６ 多結晶シリコン膜 １７、３１ キャパシタ電極 １９、３３ ビット線
ト電極 １１ａ、１２ａ、２７ａ、２８ａ ｎ- 型不純物領域 １１ｂ、１２ｂ、２７ｂ、２８ｂ ｎ+ 型不純物領域 １１、１２、２７、２８ ｎ型不純物領域 １４、１８、２９、３２ 層間絶縁膜 １５、３０ キャパシタ酸化膜 １６ 多結晶シリコン膜 １７、３１ キャパシタ電極 １９、３３ ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｍ
Claims (3)
- 【請求項１】 一導電型の半導体基板表面に形成された
溝の両側壁にゲート絶縁膜を介して形成され、前記溝底
部で分離された独立制御可能な複数のゲート電極と、 前記溝底部及び溝周辺の基板表面の複数の領域に形成さ
れた、前記ゲート電極近傍の低濃度不純物領域及び低濃
度不純物領域に隣接する高濃度不純物領域からなる基板
と逆導電型の不純物領域と、 前記溝底部の基板表面の不純物領域上にキャパシタ絶縁
膜を介して形成されたキャパシタ電極とを具備したこと
を特徴とする半導体装置。 - 【請求項２】 一導電型の半導体基板表面を異方性エッ
チングによりエッチングして溝を形成する工程と、 基板表面にゲート絶縁膜を形成する工程と、 基板と逆導電型の不純物を低ドーズ量でイオン注入する
工程と、 全面にゲート電極材料を堆積した後、異方性エッチング
により該ゲート電極材料をエッチングして、前記溝側壁
にゲート絶縁膜を介して独立制御可能な複数のゲート電
極を形成する工程と、 該ゲート電極をマスクとして基板と逆導電型の不純物を
高ドーズ量でイオン注入し、前記溝底部及び溝周辺の複
数の領域にゲート電極近傍の低濃度不純物領域及び該低
濃度不純物領域に隣接する高濃度不純物領域からなる基
板と逆導電型の不純物領域を形成する工程と、 全面に絶縁膜を堆積した後、異方性エッチングにより該
絶縁膜をエッチングし、前記ゲート電極を覆うように絶
縁膜を残存させる工程と、 前記ゲート電極が形成された領域以外の基板表面にキャ
パシタ絶縁膜を形成する工程と、 全面にキャパシタ電極材料を堆積した後、その一部をエ
ッチングして、溝底部の基板表面の不純物領域上にキャ
パシタ絶縁膜を介してキャパシタ電極を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。 - 【請求項３】 溝を形成した後に、更に基板の一部を選
択的にエッチングして素子分離用溝を形成し、該素子分
離用溝に絶縁膜を埋設することを特徴とする請求項２記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040661A JPH0831576B2 (ja) | 1993-02-05 | 1993-02-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040661A JPH0831576B2 (ja) | 1993-02-05 | 1993-02-05 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244089A Division JPS60136369A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621389A true JPH0621389A (ja) | 1994-01-28 |
| JPH0831576B2 JPH0831576B2 (ja) | 1996-03-27 |
Family
ID=12586720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5040661A Expired - Lifetime JPH0831576B2 (ja) | 1993-02-05 | 1993-02-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831576B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6423618B1 (en) * | 1999-10-01 | 2002-07-23 | Analog And Power Electronics Corp. | Method of manufacturing trench gate structure |
| JP2006190952A (ja) * | 2004-12-30 | 2006-07-20 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2010251678A (ja) * | 2009-04-20 | 2010-11-04 | Unisantis Electronics Japan Ltd | 半導体装置の製造方法 |
| US8697511B2 (en) | 2012-05-18 | 2014-04-15 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
| US8759178B2 (en) | 2011-11-09 | 2014-06-24 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8829601B2 (en) | 2012-05-17 | 2014-09-09 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US8877578B2 (en) | 2012-05-18 | 2014-11-04 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
| US9012981B2 (en) | 2012-05-17 | 2015-04-21 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9166043B2 (en) | 2012-05-17 | 2015-10-20 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US10438836B2 (en) | 2011-11-09 | 2019-10-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing a semiconductor device |
-
1993
- 1993-02-05 JP JP5040661A patent/JPH0831576B2/ja not_active Expired - Lifetime
Cited By (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4634877B2 (ja) * | 2004-12-30 | 2011-02-16 | 株式会社ハイニックスセミコンダクター | 半導体素子の製造方法 |
| JP2010251678A (ja) * | 2009-04-20 | 2010-11-04 | Unisantis Electronics Japan Ltd | 半導体装置の製造方法 |
| US8080458B2 (en) | 2009-04-20 | 2011-12-20 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device and manufacturing method thereof |
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| US10438836B2 (en) | 2011-11-09 | 2019-10-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing a semiconductor device |
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| US9614075B2 (en) | 2011-11-09 | 2017-04-04 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9048315B2 (en) | 2012-05-17 | 2015-06-02 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9299786B2 (en) | 2012-05-17 | 2016-03-29 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9012981B2 (en) | 2012-05-17 | 2015-04-21 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US8829601B2 (en) | 2012-05-17 | 2014-09-09 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US8890236B1 (en) | 2012-05-17 | 2014-11-18 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9166043B2 (en) | 2012-05-17 | 2015-10-20 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9153660B2 (en) | 2012-05-17 | 2015-10-06 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9437732B2 (en) | 2012-05-18 | 2016-09-06 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JPH0831576B2 (ja) | 1996-03-27 |
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