JPH0621377A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0621377A JPH0621377A JP4175245A JP17524592A JPH0621377A JP H0621377 A JPH0621377 A JP H0621377A JP 4175245 A JP4175245 A JP 4175245A JP 17524592 A JP17524592 A JP 17524592A JP H0621377 A JPH0621377 A JP H0621377A
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Abstract
(57)【要約】
【目的】 設定値以上になった内部電源電圧IVを設定
値に迅速に戻し、安定した内部電源電圧を得ることので
きる半導体記憶装置を提供することを目的とする。 【構成】 外部電源電圧を降圧する電源電圧降圧回路1
00において、内部電源電圧線1と内部電源電圧線2と
の間に接続される充電用トランジスタ3Pと、内部電源
電圧線2とVss端子との間に接続される放電用トラン
ジスタ6Nと、基準電圧Vref1と内部電源電圧IV
との比較に基づいて充電用トランジスタ3Pを制御する
第1の差動増幅回路4と、基準電圧Vref1よりもわ
ずかに高くされた第2の基準電圧Vref2と内部電源
電圧IVとの比較に基づいて放電用トランジスタ6Nを
制御する第2の差動増幅回路7とを備える。
値に迅速に戻し、安定した内部電源電圧を得ることので
きる半導体記憶装置を提供することを目的とする。 【構成】 外部電源電圧を降圧する電源電圧降圧回路1
00において、内部電源電圧線1と内部電源電圧線2と
の間に接続される充電用トランジスタ3Pと、内部電源
電圧線2とVss端子との間に接続される放電用トラン
ジスタ6Nと、基準電圧Vref1と内部電源電圧IV
との比較に基づいて充電用トランジスタ3Pを制御する
第1の差動増幅回路4と、基準電圧Vref1よりもわ
ずかに高くされた第2の基準電圧Vref2と内部電源
電圧IVとの比較に基づいて放電用トランジスタ6Nを
制御する第2の差動増幅回路7とを備える。
Description
【0001】
【産業上の利用分野】この発明は、外部電源電圧を降下
させて内部電源電圧を発生し、内部メモリ回路に供給す
る内部降圧回路を備えた半導体記憶装置に関するもので
ある。
させて内部電源電圧を発生し、内部メモリ回路に供給す
る内部降圧回路を備えた半導体記憶装置に関するもので
ある。
【0002】
【従来の技術】従来の半導体記憶装置では、外部から入
力された電源電圧がそのまま内部記憶回路を駆動するた
めの電源電圧として使用されていた。しかし、最近の半
導体記憶装置の大容量化に伴って、トランジスタが微細
化され、その信頼性を向上させかつ消費電流を低減させ
るために、外部電源電圧を降圧する方式が広く提案され
るようになった。
力された電源電圧がそのまま内部記憶回路を駆動するた
めの電源電圧として使用されていた。しかし、最近の半
導体記憶装置の大容量化に伴って、トランジスタが微細
化され、その信頼性を向上させかつ消費電流を低減させ
るために、外部電源電圧を降圧する方式が広く提案され
るようになった。
【0003】図8は、このような半導体記憶装置の一例
を示す概略ブロック図である。
を示す概略ブロック図である。
【0004】図8を参照して、この半導体記憶装置は、
外部電源電圧Vccを入力するEV端子と、マイナス電
圧あるいは接地レベルの基準電圧を与えるための端子V
ssと、外部電源電圧Vccを供給するための外部電源
電圧線1と、外部電源電圧Vccを降圧するための電源
電圧降圧回路50と、電源電圧降圧回路50により降圧
された内部電源電圧IVにより駆動される周辺回路9
と、メモリセルアレイ10と、外部電源電圧Vccによ
り駆動される出力回路11とを含む。
外部電源電圧Vccを入力するEV端子と、マイナス電
圧あるいは接地レベルの基準電圧を与えるための端子V
ssと、外部電源電圧Vccを供給するための外部電源
電圧線1と、外部電源電圧Vccを降圧するための電源
電圧降圧回路50と、電源電圧降圧回路50により降圧
された内部電源電圧IVにより駆動される周辺回路9
と、メモリセルアレイ10と、外部電源電圧Vccによ
り駆動される出力回路11とを含む。
【0005】電源電圧降圧回路50は、ドライバ回路
3、差動増幅回路4および基準電圧発生回路5を備え
る。基準電圧発生回路5は、外部電源電圧線1とVss
端子との間に接続され、内部電源電圧IVを一定にする
ための基準電圧Vrefを発生する。この基準電圧Vr
efは差動増幅回路4に供給される。差動増幅回路4
は、2つの入力端子と1つの出力端子とを有し、一方の
入力端子は、内部電源電圧IVと受けるように接続さ
れ、他方の入力端子は基準電圧Vrefを受けるように
接続され、出力端子ドライバ回路3に接続される。ドラ
イバ回路3は、外部電源電圧線1と内部電源電圧線2と
の間に接続され、差動増幅回路4の出力に応答して内部
電源電圧線2を充電する。
3、差動増幅回路4および基準電圧発生回路5を備え
る。基準電圧発生回路5は、外部電源電圧線1とVss
端子との間に接続され、内部電源電圧IVを一定にする
ための基準電圧Vrefを発生する。この基準電圧Vr
efは差動増幅回路4に供給される。差動増幅回路4
は、2つの入力端子と1つの出力端子とを有し、一方の
入力端子は、内部電源電圧IVと受けるように接続さ
れ、他方の入力端子は基準電圧Vrefを受けるように
接続され、出力端子ドライバ回路3に接続される。ドラ
イバ回路3は、外部電源電圧線1と内部電源電圧線2と
の間に接続され、差動増幅回路4の出力に応答して内部
電源電圧線2を充電する。
【0006】図9は、図8に示すドライバ回路3および
差動増幅回路4の詳細を示す回路図である。
差動増幅回路4の詳細を示す回路図である。
【0007】図9を参照してドライバ回路3は、Pチャ
ンネルトランジスタ3Pを備える。Pチャンネルトラン
ジスタPはドレイン(またはソース)が外部電源電圧線
1に接続され、ソース(またはドレイン)が内部電源電
圧線2に接続され、ゲート電極が差動増幅回路4の出力
に接続される。
ンネルトランジスタ3Pを備える。Pチャンネルトラン
ジスタPはドレイン(またはソース)が外部電源電圧線
1に接続され、ソース(またはドレイン)が内部電源電
圧線2に接続され、ゲート電極が差動増幅回路4の出力
に接続される。
【0008】差動増幅回路4は、Pチャンネルトランジ
スタ41および42と、Nチャンネルトランジスタ4
3、44および45を備える。Pチャンネルトランジス
タ41はそのドレイン(またはソース)がPチャンネル
トランジスタ42のドレイン(またはソース)とともに
外部電源電圧線1に接続され、そのソース(またはドレ
イン)およびゲート電極がNチャンネルトランジスタ4
3のドレインに接続される。
スタ41および42と、Nチャンネルトランジスタ4
3、44および45を備える。Pチャンネルトランジス
タ41はそのドレイン(またはソース)がPチャンネル
トランジスタ42のドレイン(またはソース)とともに
外部電源電圧線1に接続され、そのソース(またはドレ
イン)およびゲート電極がNチャンネルトランジスタ4
3のドレインに接続される。
【0009】Pチャンネルトランジスタ42は、そのソ
ース(またはドレイン)が前記Pチャンネルトランジス
タ3Pのゲート電極およびNMOSトランジスタ44の
ドレインに接続される。
ース(またはドレイン)が前記Pチャンネルトランジス
タ3Pのゲート電極およびNMOSトランジスタ44の
ドレインに接続される。
【0010】Nチャンネルトランジスタ43は、そのソ
ースがNチャンネルトランジスタ44のソースとともに
Nチャンネルトランジスタ45のドレインゲート電極に
接続される。Nチャンネルトランジスタ43のゲート電
極は内部電源電圧線2に接続され、Nチャンネルトラン
ジスタ44のゲート電極は基準電圧Vrefを受けるよ
うに接続される。
ースがNチャンネルトランジスタ44のソースとともに
Nチャンネルトランジスタ45のドレインゲート電極に
接続される。Nチャンネルトランジスタ43のゲート電
極は内部電源電圧線2に接続され、Nチャンネルトラン
ジスタ44のゲート電極は基準電圧Vrefを受けるよ
うに接続される。
【0011】Nチャンネルトランジスタ45は、そのソ
ースが接地端子に接続され、そのゲート電極が活性化信
号ACTを受けるように接続される。
ースが接地端子に接続され、そのゲート電極が活性化信
号ACTを受けるように接続される。
【0012】次に図8および図9に示した電源電圧降圧
回路50の動作を説明する。
回路50の動作を説明する。
【0013】内部電源電圧IVのレベルが基準電圧Vr
efよりも低い場合には、差動増幅回路4の出力は低レ
ベルとなる。この低レベルの出力に応答して、Pチャン
ネルトランジスタ3Pがオンし、外部電源電圧線1と内
部電源電圧線2とが接続される。それにより、内部電源
電圧線2への充電が開始され、内部電源電圧IVは上昇
し始める。
efよりも低い場合には、差動増幅回路4の出力は低レ
ベルとなる。この低レベルの出力に応答して、Pチャン
ネルトランジスタ3Pがオンし、外部電源電圧線1と内
部電源電圧線2とが接続される。それにより、内部電源
電圧線2への充電が開始され、内部電源電圧IVは上昇
し始める。
【0014】逆に内部電源電圧IVが基準電圧Vref
よりも高くなった場合には、差動増幅回路4の出力は高
レベルとなり、この高レベルの信号に応答してPチャン
ネルトランジスタ3Pがオフし、外部電源電圧線1と内
部電源電圧線2とが切離される。したがって内部電源電
圧線2への充電が中止され、内部電源電圧IVは上昇を
中止する。
よりも高くなった場合には、差動増幅回路4の出力は高
レベルとなり、この高レベルの信号に応答してPチャン
ネルトランジスタ3Pがオフし、外部電源電圧線1と内
部電源電圧線2とが切離される。したがって内部電源電
圧線2への充電が中止され、内部電源電圧IVは上昇を
中止する。
【0015】以上の動作を繰返すことにより、内部電源
電圧IVを常に設定値付近に保つように制御することが
できる。
電圧IVを常に設定値付近に保つように制御することが
できる。
【0016】
【発明が解決しようとする課題】従来の電源電圧降圧回
路では、内部電源電圧IVを電源とする周辺回路やメモ
リセルアレイなどの内部回路以外に、電流を通過させる
経路が存在しないため、一旦、内部電源電圧IVが基準
電圧Vref以上になると、たとえ充電用トランジスタ
であるPチャンネルトランジスタ3Pがオフしても、前
記内部回路の負荷が接地端子に接続されて電流を引抜く
ようなパスが形成されない限り、内部電源電圧IVは基
準電圧Vref以上の電位を維持することになる。前記
内部回路の負荷が電流を引去るまでの時間が長ければ、
動作マージンの低下や信頼性の劣化という問題が生じ
る。
路では、内部電源電圧IVを電源とする周辺回路やメモ
リセルアレイなどの内部回路以外に、電流を通過させる
経路が存在しないため、一旦、内部電源電圧IVが基準
電圧Vref以上になると、たとえ充電用トランジスタ
であるPチャンネルトランジスタ3Pがオフしても、前
記内部回路の負荷が接地端子に接続されて電流を引抜く
ようなパスが形成されない限り、内部電源電圧IVは基
準電圧Vref以上の電位を維持することになる。前記
内部回路の負荷が電流を引去るまでの時間が長ければ、
動作マージンの低下や信頼性の劣化という問題が生じ
る。
【0017】この発明は、上記のような問題点を解消す
るためになされたもので、内部電源電圧IVが基準電圧
Vref以上になっても内部電源電圧線2から素早く電
流を引去ることができ、内部電源電圧IVが長時間基準
電圧Vref以上の状態になることを防止することので
きる半導体記憶装置を提供することを目的とする。
るためになされたもので、内部電源電圧IVが基準電圧
Vref以上になっても内部電源電圧線2から素早く電
流を引去ることができ、内部電源電圧IVが長時間基準
電圧Vref以上の状態になることを防止することので
きる半導体記憶装置を提供することを目的とする。
【0018】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、外部電源電圧を降圧した内部電源電圧により
駆動されるメモリ回路を含む半導体記憶装置であって、
外部電源電圧を供給する外部電源電圧線と内部電源電圧
を供給する内部電源電圧線との間をオン/オフする第1
のスイッチング手段、前記内部電源電圧線と接地端子と
の間をオン/オフする第2のスイッチング手段、前記内
部電源電圧に対応して設定される第1の基準電圧を発生
する第1の基準電圧発生手段、前記第1の基準電圧より
も僅かに高い電位にされる第2の基準電圧を発生する第
1の基準電圧発生手段、前記内部電源電圧が前記発生さ
れた第1の基準電圧よりも高くなると前記第1のスイッ
チング手段をオフ状態にする第1の制御手段、および内
部電源電圧が前記発生された第2の基準電圧よりも高く
なると前記第2のスイッチング手段をオン状態にする第
2の制御手段を含むことを特徴とする。
憶装置は、外部電源電圧を降圧した内部電源電圧により
駆動されるメモリ回路を含む半導体記憶装置であって、
外部電源電圧を供給する外部電源電圧線と内部電源電圧
を供給する内部電源電圧線との間をオン/オフする第1
のスイッチング手段、前記内部電源電圧線と接地端子と
の間をオン/オフする第2のスイッチング手段、前記内
部電源電圧に対応して設定される第1の基準電圧を発生
する第1の基準電圧発生手段、前記第1の基準電圧より
も僅かに高い電位にされる第2の基準電圧を発生する第
1の基準電圧発生手段、前記内部電源電圧が前記発生さ
れた第1の基準電圧よりも高くなると前記第1のスイッ
チング手段をオフ状態にする第1の制御手段、および内
部電源電圧が前記発生された第2の基準電圧よりも高く
なると前記第2のスイッチング手段をオン状態にする第
2の制御手段を含むことを特徴とする。
【0019】
【作用】この発明に係る半導体記憶装置では、第1の制
御手段が内部電源電圧と第1の基準電圧との比較に基づ
いて、第1のスイッチング手段をオン/オフ制御する。
それにより、内部電源電圧線を一定電位に保つように充
電する。
御手段が内部電源電圧と第1の基準電圧との比較に基づ
いて、第1のスイッチング手段をオン/オフ制御する。
それにより、内部電源電圧線を一定電位に保つように充
電する。
【0020】そして、前記第1のスイッチング手段のオ
ン/オフ制御において、内部電源電圧が第2の基準電圧
よりも高くなった場合には、第2の制御手段が第2のス
イッチング手段をオン状態にする。それにより、内部電
源電圧線と接地端子とが接続されて内部電源電圧線から
電流を放電することができる。このような充放電動作を
行なわせることができるので、内部電源電圧線の電位が
設定した電位よりも高くなった場合には、設定した内部
電源電圧を急速に降下させることができる。
ン/オフ制御において、内部電源電圧が第2の基準電圧
よりも高くなった場合には、第2の制御手段が第2のス
イッチング手段をオン状態にする。それにより、内部電
源電圧線と接地端子とが接続されて内部電源電圧線から
電流を放電することができる。このような充放電動作を
行なわせることができるので、内部電源電圧線の電位が
設定した電位よりも高くなった場合には、設定した内部
電源電圧を急速に降下させることができる。
【0021】
【実施例】図1は、この発明に係る半導体記憶装置の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【0022】図1に示す半導体記憶装置が図8に示した
半導体記憶装置と異なるところは、Vss端子へのパス
を持っていない電源電圧降圧回路50に代えて、Vss
端子へのパスを持っている電源電圧降圧回路100が設
けられていることである。この電源電圧降圧回路100
は、ドライバ回路3、第1の増幅回路4、第1の基準電
圧発生回路5、放電回路6、第2の差動増幅回路7およ
び第2の基準電圧発生回路8を含む。
半導体記憶装置と異なるところは、Vss端子へのパス
を持っていない電源電圧降圧回路50に代えて、Vss
端子へのパスを持っている電源電圧降圧回路100が設
けられていることである。この電源電圧降圧回路100
は、ドライバ回路3、第1の増幅回路4、第1の基準電
圧発生回路5、放電回路6、第2の差動増幅回路7およ
び第2の基準電圧発生回路8を含む。
【0023】ドライバ回路3、第1の増幅回路4、およ
び第1の基準電圧発生回路5は、図8に示したドライバ
回路、差動増幅回路および基準電圧発生回路と同様な構
成であり、同様の動作をする。
び第1の基準電圧発生回路5は、図8に示したドライバ
回路、差動増幅回路および基準電圧発生回路と同様な構
成であり、同様の動作をする。
【0024】第2の基準電圧発生回路8は、第1の基準
電圧発生回路5により発生される基準電圧Vref1と
同じ電位もしくは僅かに高い基準電圧Vref2を発生
する。第2の差動増幅回路7は、第1の差動増幅回路4
と同じ構成であり、入力される基準電圧のレベルが異な
るのみである。
電圧発生回路5により発生される基準電圧Vref1と
同じ電位もしくは僅かに高い基準電圧Vref2を発生
する。第2の差動増幅回路7は、第1の差動増幅回路4
と同じ構成であり、入力される基準電圧のレベルが異な
るのみである。
【0025】放電回路6は内部電源電圧線2とVss端
子との間に接続され、第2の差動増幅回路7の出力に応
答してオン/オフする。この放電回路6がオンした場合
には、内部電源電圧線2とVss端子とが接続されて内
部電源電圧線2に充電されていた電流が放電される。そ
れにより、内部電源電圧IVは急速に基準電圧Vref
1ないしVref2の電位になる。
子との間に接続され、第2の差動増幅回路7の出力に応
答してオン/オフする。この放電回路6がオンした場合
には、内部電源電圧線2とVss端子とが接続されて内
部電源電圧線2に充電されていた電流が放電される。そ
れにより、内部電源電圧IVは急速に基準電圧Vref
1ないしVref2の電位になる。
【0026】図2は、図1に示したドライバ回路3、第
1の増幅回路4、放電回路6、および第2の増幅回路7
の詳細を示す回路図である。図2を参照して、表示の簡
単化のために第1および第2の差動増幅回路については
オペアンプの記号で示し、その詳細を図3に示す。
1の増幅回路4、放電回路6、および第2の増幅回路7
の詳細を示す回路図である。図2を参照して、表示の簡
単化のために第1および第2の差動増幅回路については
オペアンプの記号で示し、その詳細を図3に示す。
【0027】、図2において、放電回路6はNチャンネ
ルトランジスタ6Nを備える。Nチャンネルトランジス
タ6Nは、そのドレイン(またはソース)が内部電源電
圧線2に接続され、そのソース(またはドレイン)が接
地端子に接続されてそのゲート電極が第2差動増幅回路
7の出力を受けるように接続される。
ルトランジスタ6Nを備える。Nチャンネルトランジス
タ6Nは、そのドレイン(またはソース)が内部電源電
圧線2に接続され、そのソース(またはドレイン)が接
地端子に接続されてそのゲート電極が第2差動増幅回路
7の出力を受けるように接続される。
【0028】第1の差動増幅回路4は活性化信号ACT
により活性化され基準電圧Vref1と内部電源電圧I
Vとを比較し、Vref1>IVの場合には、低レベル
の信号を出力し、Vref1<IVの場合には、高レベ
ルの信号を出力する。
により活性化され基準電圧Vref1と内部電源電圧I
Vとを比較し、Vref1>IVの場合には、低レベル
の信号を出力し、Vref1<IVの場合には、高レベ
ルの信号を出力する。
【0029】第2の差動増幅回路7は、活性化信号AC
Tに応答して活性化し、基準電圧Vref2と内部電源
電圧IVとを比較する。第2の差動増幅回路7はVre
f2>IVの場合には、低レベルの信号を出力し、Vr
ef2<IVの場合には、高レベルの信号を出力する。
Tに応答して活性化し、基準電圧Vref2と内部電源
電圧IVとを比較する。第2の差動増幅回路7はVre
f2>IVの場合には、低レベルの信号を出力し、Vr
ef2<IVの場合には、高レベルの信号を出力する。
【0030】Pチャンネルトランジスタ3Pは、第1の
差動増幅回路4からの低レベルの信号に応答してオン
し、内部電源電圧線2を充電し、第1の差動増幅回路4
からの高レベルの信号に応答してオフし、充電を停止す
る。
差動増幅回路4からの低レベルの信号に応答してオン
し、内部電源電圧線2を充電し、第1の差動増幅回路4
からの高レベルの信号に応答してオフし、充電を停止す
る。
【0031】Nチャンネルトランジスタ6Nは、第2の
差動増幅回路7からの低レベルの信号に応答してオフ
し、高レベルの信号に応答してオンする。Nチャンネル
トランジスタ6Nがオンした場合には、内部電源電圧線
2と接地端子とが接続されて内部電源電圧線2の電流を
放電する。
差動増幅回路7からの低レベルの信号に応答してオフ
し、高レベルの信号に応答してオンする。Nチャンネル
トランジスタ6Nがオンした場合には、内部電源電圧線
2と接地端子とが接続されて内部電源電圧線2の電流を
放電する。
【0032】次に動作について説明する。充電初期の段
階では、第1および第2の差動増幅回路4および7の出
力はともに低レベルであり、充電用トランジスタ3Pは
オンし、放電用トランジスタ6Nはオフ状態となってい
る。すなわち内部電源電圧線2のレベルは、第1の基準
電圧Vref1のレベルにまで充電されておらず、外部
電源電圧線1から供給される外部電源電圧Vccを入力
とする充電用トランジスタ3Pが内部電源電圧線1を充
電している状態である。その後内部電源電圧線1の充電
が進み、内部電源電圧IVが基準電圧Vref1のレベ
ル以上になると、第1の差動増幅回路4の出力が高レベ
ルとなり、充電用トランジスタ3PはOFFする。それ
により、内部電源電圧線2への充電は停止される。
階では、第1および第2の差動増幅回路4および7の出
力はともに低レベルであり、充電用トランジスタ3Pは
オンし、放電用トランジスタ6Nはオフ状態となってい
る。すなわち内部電源電圧線2のレベルは、第1の基準
電圧Vref1のレベルにまで充電されておらず、外部
電源電圧線1から供給される外部電源電圧Vccを入力
とする充電用トランジスタ3Pが内部電源電圧線1を充
電している状態である。その後内部電源電圧線1の充電
が進み、内部電源電圧IVが基準電圧Vref1のレベ
ル以上になると、第1の差動増幅回路4の出力が高レベ
ルとなり、充電用トランジスタ3PはOFFする。それ
により、内部電源電圧線2への充電は停止される。
【0033】内部電源電圧線2が第1の基準電圧Vre
fよりも僅かに高くされ、第2の基準電圧Vref2を
越えると、第1の差動増幅回路7の出力は高レベルとな
り、Nチャンネルトランジスタ6Nはオンする。その結
果、内部電源電圧線2の充電電荷はNチャンネルトラン
ジスタ6Nのドレイン−ソースを介して接地端子に流れ
る。
fよりも僅かに高くされ、第2の基準電圧Vref2を
越えると、第1の差動増幅回路7の出力は高レベルとな
り、Nチャンネルトランジスタ6Nはオンする。その結
果、内部電源電圧線2の充電電荷はNチャンネルトラン
ジスタ6Nのドレイン−ソースを介して接地端子に流れ
る。
【0034】また、前記充電の中止および放電の継続に
より、内部電源電圧IVが基準電圧Vref1のレベル
以下になると、第1および第2の差動増幅回路4および
7の出力はともに低レベルとなり、充電用トランジスタ
3Pはオンし、放電用トランジスタ6NはOFFする。
この結果再び充電用トランジスタ3Pのドレイン−ソー
スを介して内部電源電圧線2への充電が開始され、放電
用トランジスタ6Nによる内部電源電圧線2の放電は中
止される。
より、内部電源電圧IVが基準電圧Vref1のレベル
以下になると、第1および第2の差動増幅回路4および
7の出力はともに低レベルとなり、充電用トランジスタ
3Pはオンし、放電用トランジスタ6NはOFFする。
この結果再び充電用トランジスタ3Pのドレイン−ソー
スを介して内部電源電圧線2への充電が開始され、放電
用トランジスタ6Nによる内部電源電圧線2の放電は中
止される。
【0035】以上の一連の動作を繰返すことにより、内
部電源電圧IVを常に迅速に設定値に維持するように制
御することができる。
部電源電圧IVを常に迅速に設定値に維持するように制
御することができる。
【0036】図1ないし図3に示した電源電圧降圧回路
により得られる電圧特性を図4に示す。なお、図4にお
いて実線の波形は内部電源電圧を示し、破線は外部電源
電圧を示す。
により得られる電圧特性を図4に示す。なお、図4にお
いて実線の波形は内部電源電圧を示し、破線は外部電源
電圧を示す。
【0037】図5は、この発明の第2の実施例を示す回
路図である。図5に示す回路と図3に示す回路とが異な
るところは、Nチャンネルトランジスタ43のゲート電
極にレベルシフタ回路46が設けられ、基準電圧Vre
fのレベルが降下されていることである。レベルシフタ
回路46はたとえば基準電圧が2.5Vとすると、内部
電源電圧IV(約4V)を2.5V程度に降圧する。こ
のようにすることによりカレントミラー回路で構成され
る差動増幅回路4および7の感度を上げることができ
る。
路図である。図5に示す回路と図3に示す回路とが異な
るところは、Nチャンネルトランジスタ43のゲート電
極にレベルシフタ回路46が設けられ、基準電圧Vre
fのレベルが降下されていることである。レベルシフタ
回路46はたとえば基準電圧が2.5Vとすると、内部
電源電圧IV(約4V)を2.5V程度に降圧する。こ
のようにすることによりカレントミラー回路で構成され
る差動増幅回路4および7の感度を上げることができ
る。
【0038】図6はこの発明の第3の実施例を示すブロ
ック図である。図6に示す半導体記憶装置は、アクティ
ブ用の電源電圧降圧回路100と、スタンバイ用の電源
電圧降圧回路101とを備える。アクティブ用の電源電
圧降圧回路100は図1に示した電源電圧降圧回路と同
様な構成でありかつ同様な動作を行なう。スタンバイ用
の電源電圧降圧回路101は、アクティブ用の電源電圧
降圧回路100と並列に設けられ、メモリセルアレイ1
0に含まれるメモリセルに記憶されたデータを保持する
ため等に用いられる。したがって、スタンバイ用の電源
電圧降圧回路101はアクティブ用の電源電圧降圧回路
100よりも電流供給量が小さくされている点でのみ異
なる。アクティブ用の電源電圧降圧回路100およびス
タンバイ用の電源電圧降圧回路101は、ともに図7に
示す第1および第2の差動増幅回路4および7を備えて
いる。アクティブ用の電源電圧降圧回路100は、活性
化信号ACTにより活性化され、スタンバイ用の電源電
圧降圧回路は活性化信号/ACTにより活性化される。
つまり一方の電源電圧降圧回路を活性化した場合には、
他方の電源電圧降圧回路が非活性状態にされる。
ック図である。図6に示す半導体記憶装置は、アクティ
ブ用の電源電圧降圧回路100と、スタンバイ用の電源
電圧降圧回路101とを備える。アクティブ用の電源電
圧降圧回路100は図1に示した電源電圧降圧回路と同
様な構成でありかつ同様な動作を行なう。スタンバイ用
の電源電圧降圧回路101は、アクティブ用の電源電圧
降圧回路100と並列に設けられ、メモリセルアレイ1
0に含まれるメモリセルに記憶されたデータを保持する
ため等に用いられる。したがって、スタンバイ用の電源
電圧降圧回路101はアクティブ用の電源電圧降圧回路
100よりも電流供給量が小さくされている点でのみ異
なる。アクティブ用の電源電圧降圧回路100およびス
タンバイ用の電源電圧降圧回路101は、ともに図7に
示す第1および第2の差動増幅回路4および7を備えて
いる。アクティブ用の電源電圧降圧回路100は、活性
化信号ACTにより活性化され、スタンバイ用の電源電
圧降圧回路は活性化信号/ACTにより活性化される。
つまり一方の電源電圧降圧回路を活性化した場合には、
他方の電源電圧降圧回路が非活性状態にされる。
【0039】それにより、それぞれの電源電圧降圧回路
に対して接地端子へのパスを設けることができ、内部電
源電圧が高くなった場合に迅速に基準電圧まで降下させ
ることができる。
に対して接地端子へのパスを設けることができ、内部電
源電圧が高くなった場合に迅速に基準電圧まで降下させ
ることができる。
【0040】
【発明の効果】以上のようにこの発明によれば、電源電
圧降圧回路により周辺回路およびメモリアレイなどの内
部回路に入力される内部電源電圧が設定値よりも高くな
っても、常に、設定値に迅速に戻すことができるので、
内部電源電圧の安定性が増し、動作マージンおよび信頼
性が向上するという効果が得られる。
圧降圧回路により周辺回路およびメモリアレイなどの内
部回路に入力される内部電源電圧が設定値よりも高くな
っても、常に、設定値に迅速に戻すことができるので、
内部電源電圧の安定性が増し、動作マージンおよび信頼
性が向上するという効果が得られる。
【図1】この発明に係る半導体記憶装置の一実施例を示
すブロック図である。
すブロック図である。
【図2】図1に示した電源電圧降圧回路100の詳細を
示す回路図である。
示す回路図である。
【図3】図1に示した第1および第2の差動増幅回路の
詳細を示す回路図である。
詳細を示す回路図である。
【図4】図1に示した電源電圧降圧回路の動作特性を示
す波形図である。
す波形図である。
【図5】この発明の第2の実施例を示す回路図である。
【図6】この発明の第3の実施例を示す回路図である。
【図7】図6に示す電源電圧降圧回路の第1および第2
の差動増幅回路の回路図である。
の差動増幅回路の回路図である。
【図8】従来の電源電圧降圧回路を備えた半導体記憶装
置のブロック図である。
置のブロック図である。
【図9】図8に示した内部降圧回路の詳細を示す回路図
である。
である。
1 外部電源電圧線 2 内部電源電圧線 3 ドライバ回路 3P Pチャンネルトランジスタ 4 第1の差動増幅回路 5 第1の基準電圧発生回路 6 放電回路 6N Nチャンネルトランジスタ 7 第2の差動増幅回路 8 第2の基準電圧発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/66 W 7352−4M H 7352−4M
Claims (2)
- 【請求項1】 外部電源電圧を降圧した内部電源電圧に
より駆動されるメモリ回路を含む半導体記憶装置であっ
て、 外部電源電圧を供給する外部電源電圧線と内部電源電圧
を供給する内部電源電圧線との間をオン/オフする第1
のスイッチング手段、 前記内部電源電圧線と接地端子との間をオン/オフする
第2のスイッチング手段、 前記内部電源電圧に対応して設定される第1の基準電圧
を発生する第1の基準電圧発生手段、 前記第1の基準電圧よりも僅かに高い電位にされる第2
の基準電圧を発生する第1の基準電圧発生手段、 前記内部電源電圧が前記発生された第1の基準電圧より
も高くなると前記第1のスイッチング手段をオフ状態に
する第1の制御手段、および内部電源電圧が前記発生さ
れた第2の基準電圧よりも高くなると前記第2のスイッ
チング手段をオン状態にする第2の制御手段を含むこと
を特徴とする半導体記憶装置。 - 【請求項2】 外部電源電圧を降圧した内部電源電圧に
より駆動されるメモリ回路を含む半導体記憶装置であっ
て、 外部電源電圧を供給する外部電源電圧線と内部電源電圧
を供給する内部電源電圧線との間をオン/オフする第1
のスイッチング手段、 前記内部電源電圧線と接地端子との間をオン/オフする
第2のスイッチング手段、 前記内部電源電圧のレベルをシフトダウンするレベルシ
フト手段、 前記シフトダウンされた内部電源電圧に対応して設定さ
れる第1の基準電圧を発生する第1の基準電圧発生手
段、 前記第1の基準電圧よりも僅かに高い電位にされる第2
の基準電圧を発生する第2の基準電圧発生手段、 前記シフトダウンされた内部電源電圧が前記発生された
第1の基準電圧よりも高くなると前記第1のスイッチン
グ手段をオフ状態にする第1の制御手段と、 前記シフトダウンされた内部電源電圧が前記発生された
第2の基準電圧よりも高くなると、前記第2のスイッチ
ング手段をオンする第2の制御手段を含むことを特徴と
する半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4175245A JP2912498B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4175245A JP2912498B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0621377A true JPH0621377A (ja) | 1994-01-28 |
JP2912498B2 JP2912498B2 (ja) | 1999-06-28 |
Family
ID=15992802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4175245A Expired - Fee Related JP2912498B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2912498B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100383261B1 (ko) * | 2001-03-12 | 2003-05-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 입력신호 버퍼방법 |
KR100442495B1 (ko) * | 1996-09-05 | 2004-11-26 | 주식회사 하이닉스반도체 | 내부강압회로 |
US6859403B2 (en) | 1993-10-14 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device capable of overcoming refresh disturb |
JP2006127727A (ja) * | 2004-10-29 | 2006-05-18 | Hynix Semiconductor Inc | 半導体記憶素子の内部電圧発生器及び内部電圧の精密制御方法 |
JP2006203248A (ja) * | 1994-08-04 | 2006-08-03 | Renesas Technology Corp | 半導体装置 |
KR100539496B1 (ko) * | 1996-02-01 | 2006-10-19 | 텍사스 인스트루먼츠 인코포레이티드 | 전원전압의큰변화에대해유연성을갖는메모리레귤레이터제어방법 |
JP2014049144A (ja) * | 2012-08-29 | 2014-03-17 | Toshiba Corp | 半導体記憶装置 |
-
1992
- 1992-07-02 JP JP4175245A patent/JP2912498B2/ja not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6859403B2 (en) | 1993-10-14 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device capable of overcoming refresh disturb |
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KR100442495B1 (ko) * | 1996-09-05 | 2004-11-26 | 주식회사 하이닉스반도체 | 내부강압회로 |
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JP2006127727A (ja) * | 2004-10-29 | 2006-05-18 | Hynix Semiconductor Inc | 半導体記憶素子の内部電圧発生器及び内部電圧の精密制御方法 |
JP4578287B2 (ja) * | 2004-10-29 | 2010-11-10 | 株式会社ハイニックスセミコンダクター | 半導体記憶素子の内部電圧発生器及び内部電圧の精密制御方法 |
JP2014049144A (ja) * | 2012-08-29 | 2014-03-17 | Toshiba Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2912498B2 (ja) | 1999-06-28 |
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