JPH06204835A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06204835A JPH06204835A JP4348425A JP34842592A JPH06204835A JP H06204835 A JPH06204835 A JP H06204835A JP 4348425 A JP4348425 A JP 4348425A JP 34842592 A JP34842592 A JP 34842592A JP H06204835 A JPH06204835 A JP H06204835A
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- JP
- Japan
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- channel mos
- output buffer
- buffer circuit
- type transistor
- level
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Abstract
(57)【要約】
【目的】 CMOS出力バッファ回路のドライブ能力を落と
さずにスイッチング動作時に発生するリンギングノイズ
を低減する。 【構成】 CMOS出力バッファ回路を構成するｐチャネル
MOS 型のトランジスタ１のソースを電源電圧ＶDDに、ゲ
ートをNANDゲート３に夫々接続し、またｎチャネルMOS
型のトランジスタ２のソースを接地し、ゲートをNOR ゲ
ート４に接続し、両トランジスタ１，２夫々のドレイン
をPNダイオード11，12を介在させて相互に接続すると共
に、データ出力信号線ＤOUT に接続する。
さずにスイッチング動作時に発生するリンギングノイズ
を低減する。 【構成】 CMOS出力バッファ回路を構成するｐチャネル
MOS 型のトランジスタ１のソースを電源電圧ＶDDに、ゲ
ートをNANDゲート３に夫々接続し、またｎチャネルMOS
型のトランジスタ２のソースを接地し、ゲートをNOR ゲ
ート４に接続し、両トランジスタ１，２夫々のドレイン
をPNダイオード11，12を介在させて相互に接続すると共
に、データ出力信号線ＤOUT に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング時発生す
るリンギングノイズを低減した出力バッファ回路を備え
る半導体集積回路に関するものである。
るリンギングノイズを低減した出力バッファ回路を備え
る半導体集積回路に関するものである。
【０００２】
【従来の技術】図10は、従来のCMOS出力バッファ回路の
構成を示す回路図である。図中１はCMOS出力バッファを
構成するｐチャネル型のトランジスタ、２は同じくｎチ
ャネルMOS 型のトランジスタを示している。ｐチャネル
MOS 型のトランジスタ１，ｎチャネルMOS 型のトランジ
スタ２のドレインは相互に接続されると共にデータ出力
信号線ＤOUT に接続され、またｐチャネルMOS 型のトラ
ンジスタ１のソースは電源電圧ＶDDに、トランジスタ２
のソースは地面GND に夫々接続されている。ｐチャネル
MOS 型のトランジスタ１のゲートはNANDゲート３の出力
端に、またｎチャネルMOS 型のトランジスタのゲートは
NOR ゲート４の出力端に夫々接続されている。
構成を示す回路図である。図中１はCMOS出力バッファを
構成するｐチャネル型のトランジスタ、２は同じくｎチ
ャネルMOS 型のトランジスタを示している。ｐチャネル
MOS 型のトランジスタ１，ｎチャネルMOS 型のトランジ
スタ２のドレインは相互に接続されると共にデータ出力
信号線ＤOUT に接続され、またｐチャネルMOS 型のトラ
ンジスタ１のソースは電源電圧ＶDDに、トランジスタ２
のソースは地面GND に夫々接続されている。ｐチャネル
MOS 型のトランジスタ１のゲートはNANDゲート３の出力
端に、またｎチャネルMOS 型のトランジスタのゲートは
NOR ゲート４の出力端に夫々接続されている。
【０００３】NANDゲート３の１方の入力端には制御信号
線CLが、また他方の入力端にはデータ入力信号線ＤINが
途中にインバータ５を介在させて夫々接続され、一方、
NORゲート４の一方の入力端にはデータ入力信号線ＤIN
が途中にインバータ５を介在させて、また他方の入力端
には制御信号線CLが途中にインバータ６を介在させて夫
々接続されている。
線CLが、また他方の入力端にはデータ入力信号線ＤINが
途中にインバータ５を介在させて夫々接続され、一方、
NORゲート４の一方の入力端にはデータ入力信号線ＤIN
が途中にインバータ５を介在させて、また他方の入力端
には制御信号線CLが途中にインバータ６を介在させて夫
々接続されている。
【０００４】次にこのような従来のCMOSバッファ回路の
動作について図11に示すタイミングチャートと共に説明
する。制御信号線CLを通じて入力される制御信号が
「Ｌ」レベルのときはデータ入力信号線ＤINを通じて入
力されるデータ入力信号のレベルの如何に関わらずデー
タ出力信号線ＤOUT の出力は、ハイインピーダンスの状
態となる。
動作について図11に示すタイミングチャートと共に説明
する。制御信号線CLを通じて入力される制御信号が
「Ｌ」レベルのときはデータ入力信号線ＤINを通じて入
力されるデータ入力信号のレベルの如何に関わらずデー
タ出力信号線ＤOUT の出力は、ハイインピーダンスの状
態となる。
【０００５】一方制御信号が「Ｈ」レベルのときは図11
(d) に示すデータ出力信号のレベルは図11(a) に示すデ
ータ入力信号のレベルに依存する。即ち、データ入力信
号が「Ｌ」レベルのときは図11(b) に示すNANDゲート３
の出力は「Ｌ」レベルとなり、CMOS出力バッファ回路を
構成しているｐチャネルMOS 型のトランジスタ１はオン
状態となる。また、図11(c) に示すNOR ゲート４の出力
も「Ｌ」レベルとなり、ｎチャネルMOS 型のトランジス
タ２はオフ状態となる。従って図11(d) に示すデータ出
力信号線ＤOUT の出力であるデータ出力信号は「Ｈ」レ
ベルとなる。逆にデータ入力信号線ＤINのデータ入力信
号が「Ｈ」レベルのときは前記動作と逆の動作となり、
データ出力信号は「Ｌ」レベルとなる。
(d) に示すデータ出力信号のレベルは図11(a) に示すデ
ータ入力信号のレベルに依存する。即ち、データ入力信
号が「Ｌ」レベルのときは図11(b) に示すNANDゲート３
の出力は「Ｌ」レベルとなり、CMOS出力バッファ回路を
構成しているｐチャネルMOS 型のトランジスタ１はオン
状態となる。また、図11(c) に示すNOR ゲート４の出力
も「Ｌ」レベルとなり、ｎチャネルMOS 型のトランジス
タ２はオフ状態となる。従って図11(d) に示すデータ出
力信号線ＤOUT の出力であるデータ出力信号は「Ｈ」レ
ベルとなる。逆にデータ入力信号線ＤINのデータ入力信
号が「Ｈ」レベルのときは前記動作と逆の動作となり、
データ出力信号は「Ｌ」レベルとなる。
【０００６】
【発明が解決しようとする課題】ところが前述した如き
従来のCMOS出力バッファ回路はピーク電圧に達するまで
フルスイングでスイッチング動作するためリンギングノ
イズが発生し、このノイズのために電源電圧に電位変動
を引き起こすなどの問題があった。本発明は上記のよう
な問題を解消するためになされたもので、スイッチング
速度を遅らせることなくスイッチング動作の際のリンギ
ングノイズを低減するようにした半導体集積回路を提供
することを目的とする。
従来のCMOS出力バッファ回路はピーク電圧に達するまで
フルスイングでスイッチング動作するためリンギングノ
イズが発生し、このノイズのために電源電圧に電位変動
を引き起こすなどの問題があった。本発明は上記のよう
な問題を解消するためになされたもので、スイッチング
速度を遅らせることなくスイッチング動作の際のリンギ
ングノイズを低減するようにした半導体集積回路を提供
することを目的とする。
【０００７】
【課題を解決するための手段】第１の発明に係る半導体
集積回路は、CMOS出力バッファ回路を備えた半導体集積
回路において、前記CMOS出力バッファ回路を構成する少
なくとも１つのトランジスタのドレイン側にPNダイオー
ドを設けたことを特徴とする。
集積回路は、CMOS出力バッファ回路を備えた半導体集積
回路において、前記CMOS出力バッファ回路を構成する少
なくとも１つのトランジスタのドレイン側にPNダイオー
ドを設けたことを特徴とする。
【０００８】第２の発明に係る半導体集積回路は、第１
のCMOS出力バッファ回路と、これと駆動能力が異なる第
２のCMOS出力バッファ回路夫々を構成するトランジスタ
のドレインを共通の出力線に接続する。
のCMOS出力バッファ回路と、これと駆動能力が異なる第
２のCMOS出力バッファ回路夫々を構成するトランジスタ
のドレインを共通の出力線に接続する。
【０００９】
【作用】第１の発明にあってはCMOS出力バッファ回路を
構成するトランジスタのドレイン側にPNダイオードを付
加することにより、フルスイングを抑制し、スイッチン
グ時に発生するリンギングノイズを低減出来、また電源
電圧の電位変動を抑制し得る。
構成するトランジスタのドレイン側にPNダイオードを付
加することにより、フルスイングを抑制し、スイッチン
グ時に発生するリンギングノイズを低減出来、また電源
電圧の電位変動を抑制し得る。
【００１０】第２の発明にあっては駆動能力の異なるト
ランジスタで構成される第１，第２のCMOS出力バッファ
回路夫々のトランジスタのドレインを共通の出力線に接
続することでスイッチング動作終了時におけるピーク電
圧に達する迄の波形の勾配を緩やかにし、急激な電位変
動を抑制してリンギングノイズを低減し得ることとな
る。
ランジスタで構成される第１，第２のCMOS出力バッファ
回路夫々のトランジスタのドレインを共通の出力線に接
続することでスイッチング動作終了時におけるピーク電
圧に達する迄の波形の勾配を緩やかにし、急激な電位変
動を抑制してリンギングノイズを低減し得ることとな
る。
【００１１】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。 （実施例１）図１は本発明に係る出力バッファ回路 (CM
OSバッファ回路) を有する半導体集積回路の構成を示す
回路図であり、図１において１はCMOSバッファ回路を構
成するｐチャネルMOS 型のトランジスタ、２はｎチャネ
ルMOS 型のトランジスタを夫々示している。ｐチャネル
MOS 型のトランジスタ１のソースを電源電圧ＶDDに、ま
たドレインをPNダイオード11のカソードに接続し、更に
ゲートをNANDゲート３の出力端に接続してある。
具体的に説明する。 （実施例１）図１は本発明に係る出力バッファ回路 (CM
OSバッファ回路) を有する半導体集積回路の構成を示す
回路図であり、図１において１はCMOSバッファ回路を構
成するｐチャネルMOS 型のトランジスタ、２はｎチャネ
ルMOS 型のトランジスタを夫々示している。ｐチャネル
MOS 型のトランジスタ１のソースを電源電圧ＶDDに、ま
たドレインをPNダイオード11のカソードに接続し、更に
ゲートをNANDゲート３の出力端に接続してある。
【００１２】一方ｎチャネルMOS 型のトランジスタ２は
そのソースを地面GND に、ドレインをPNダイオード12の
アノードに、更にゲートをNOR ゲート４の出力端に接続
されている。PNダイオード11のアノード及びPNダイオー
ド12のカソード12は夫々相互に接続すると共に、データ
出力信号線ＤOUT に接続してある。NANDゲート３の一方
の入力端には制御信号線CLが、また他方の入力端にはデ
ータ入力信号線ＤINがその途中にインバータ５を介在さ
せて夫々接続されている。
そのソースを地面GND に、ドレインをPNダイオード12の
アノードに、更にゲートをNOR ゲート４の出力端に接続
されている。PNダイオード11のアノード及びPNダイオー
ド12のカソード12は夫々相互に接続すると共に、データ
出力信号線ＤOUT に接続してある。NANDゲート３の一方
の入力端には制御信号線CLが、また他方の入力端にはデ
ータ入力信号線ＤINがその途中にインバータ５を介在さ
せて夫々接続されている。
【００１３】一方NOR ゲート４の一方の入力端にはデー
タ入力信号線ＤINがその途中にインバータ５を介在させ
て、また他方の入力端には制御信号線CLがその途中にイ
ンバータ６を介在させて夫々接続されている。
タ入力信号線ＤINがその途中にインバータ５を介在させ
て、また他方の入力端には制御信号線CLがその途中にイ
ンバータ６を介在させて夫々接続されている。
【００１４】図２は本発明の他の例の構成を示す回路図
であり、この例にあっては実施例１におけるPNダイオー
ド11,12 のうちｎチャネルMOS 型のトランジスタ２のド
レイン側に設けたPNダイオード12を除去したのと実質的
に同じ構成となっている。図３は本発明の更に他の例の
構成を示す回路図であり、この例にあっては実施例１に
おけるPNダイオード11,12 のうち、ｐチャネルMOS 型の
トランジスタ１のドレイン側に設けたPNダイオード11を
除去したのと実質的に同じ構成となっている。
であり、この例にあっては実施例１におけるPNダイオー
ド11,12 のうちｎチャネルMOS 型のトランジスタ２のド
レイン側に設けたPNダイオード12を除去したのと実質的
に同じ構成となっている。図３は本発明の更に他の例の
構成を示す回路図であり、この例にあっては実施例１に
おけるPNダイオード11,12 のうち、ｐチャネルMOS 型の
トランジスタ１のドレイン側に設けたPNダイオード11を
除去したのと実質的に同じ構成となっている。
【００１５】次に実施例１の動作について図４に示すタ
イミングチャートと共に説明する。制御信号線CLを通じ
て入力される制御信号が「Ｌ」レベルのとき、データ出
力信号線ＤOUT から出力されるデータ出力信号はデータ
入力信号のレベルの如何に関わらずハイインピーダンス
の状態となる。
イミングチャートと共に説明する。制御信号線CLを通じ
て入力される制御信号が「Ｌ」レベルのとき、データ出
力信号線ＤOUT から出力されるデータ出力信号はデータ
入力信号のレベルの如何に関わらずハイインピーダンス
の状態となる。
【００１６】一方制御信号が「Ｈ」レベルのときは、デ
ータ出力信号はデータ入力信号のレベルに依存する。即
ち図４(a) に示すデータ入力信号が「Ｌ」レベルのと
き、NANDゲート３の出力は図４(a) に示す如く「Ｌ」レ
ベルとなり、CMOS出力バッファを構成しているCMOSイン
バータのｐチャネルMOS 型のトランジスタ１がオン状態
となる。またNOR ゲート４の出力も図４(c) に示す如く
「Ｌ」レベルとなり、ｎチャネルMOS 型のトランジスタ
２がオフ状態となる。
ータ出力信号はデータ入力信号のレベルに依存する。即
ち図４(a) に示すデータ入力信号が「Ｌ」レベルのと
き、NANDゲート３の出力は図４(a) に示す如く「Ｌ」レ
ベルとなり、CMOS出力バッファを構成しているCMOSイン
バータのｐチャネルMOS 型のトランジスタ１がオン状態
となる。またNOR ゲート４の出力も図４(c) に示す如く
「Ｌ」レベルとなり、ｎチャネルMOS 型のトランジスタ
２がオフ状態となる。
【００１７】従ってデータ出力信号は図４(d) に示す如
く「Ｈ」レベルとなる。逆にデータ入力信号が「Ｈ」レ
ベルのときは、前記動作と逆の動作となり、データ出力
信号は「Ｌ」レベルとなり、論理的には従来と全く同じ
動作である。いずれの場合もｐチャネルMOS 型のトラン
ジスタ１とｎチャネルMOS 型のトランジスタ２が同時に
オンすることのない回路構成となっており、電源側から
グランド側への貫通電流が低減されるようになってい
る。
く「Ｈ」レベルとなる。逆にデータ入力信号が「Ｈ」レ
ベルのときは、前記動作と逆の動作となり、データ出力
信号は「Ｌ」レベルとなり、論理的には従来と全く同じ
動作である。いずれの場合もｐチャネルMOS 型のトラン
ジスタ１とｎチャネルMOS 型のトランジスタ２が同時に
オンすることのない回路構成となっており、電源側から
グランド側への貫通電流が低減されるようになってい
る。
【００１８】そして本発明にあってはPNダイオード11の
作用によってデータ検出信号は「Ｈ」レベル側にフルス
イングせず、図10に示す従来の出力バッファ回路におけ
る「Ｈ」レベル（破線で示すレベル）より低い位置にと
どまる。またPNダイオード12の作用によってデータ出力
信号は「Ｌ」レベル側にフルスイングせず、従来の出力
バッファ回路における「Ｌ」レベル (破線で示すレベ
ル) より高い位置にとどまり、この範囲でスイング動作
することとなる。
作用によってデータ検出信号は「Ｈ」レベル側にフルス
イングせず、図10に示す従来の出力バッファ回路におけ
る「Ｈ」レベル（破線で示すレベル）より低い位置にと
どまる。またPNダイオード12の作用によってデータ出力
信号は「Ｌ」レベル側にフルスイングせず、従来の出力
バッファ回路における「Ｌ」レベル (破線で示すレベ
ル) より高い位置にとどまり、この範囲でスイング動作
することとなる。
【００１９】ちなみに図４(d) においてデータ出力信号
の「Ｈ」レベルの出力はPNダイオード11により電源電圧
レベルより0.6 Ｖ〜0.7 Ｖ程度低下し、また同じく
「Ｌ」レベルの出力はPNダイオード12によりグランドレ
ベルより0.6 Ｖ〜0.7 Ｖ程度上昇する。また図４(e) は
図２に示す例のデータ出力信号の特性を示しており、
「Ｈ」レベルの出力はPNダイオード11により電源電圧レ
ベルより0.6 Ｖ〜0.7 Ｖ程度低下している。更に図４
(f) は図３に示す側のデータ出力信号の特性を示してお
り、「Ｌ」レベルの出力はPNダイオード12によりグラン
ドレベルより0.6 Ｖ〜0.7 Ｖ程度上昇している。なおデ
ータ入力信号は図４(a) に示すものと同じである。この
ような特性を利用してスイッチング動作のフルスイング
を抑制することでスイッチング速度を変えずにスイッチ
ング時に発生するリンギングノイズの低減が可能とな
る。
の「Ｈ」レベルの出力はPNダイオード11により電源電圧
レベルより0.6 Ｖ〜0.7 Ｖ程度低下し、また同じく
「Ｌ」レベルの出力はPNダイオード12によりグランドレ
ベルより0.6 Ｖ〜0.7 Ｖ程度上昇する。また図４(e) は
図２に示す例のデータ出力信号の特性を示しており、
「Ｈ」レベルの出力はPNダイオード11により電源電圧レ
ベルより0.6 Ｖ〜0.7 Ｖ程度低下している。更に図４
(f) は図３に示す側のデータ出力信号の特性を示してお
り、「Ｌ」レベルの出力はPNダイオード12によりグラン
ドレベルより0.6 Ｖ〜0.7 Ｖ程度上昇している。なおデ
ータ入力信号は図４(a) に示すものと同じである。この
ような特性を利用してスイッチング動作のフルスイング
を抑制することでスイッチング速度を変えずにスイッチ
ング時に発生するリンギングノイズの低減が可能とな
る。
【００２０】（実施例２）図５は本発明の他の実施例の
構成を示す回路図である。この実施例２にあっては実施
例１に示すのと同様のCMOS出力バッファ回路 (これを便
宜上第１のCMOSバッファ回路と称す）に更にドライブ能
力の異なる（実施例では小さくしてある）第２のCMOS出
力バッファ回路を組み合わせた構成となっている。第２
のCMOS出力バッファ回路はｐチャネルMOS 型のトランジ
スタ１よりも駆動能力の小さいｐチャネルMOS 型のトラ
ンジスタ13とｎチャネルMOS 型のトランジスタ２よりも
駆動能力の小さいｎチャネルMOS 型のトランジスタ14と
を備えている。
構成を示す回路図である。この実施例２にあっては実施
例１に示すのと同様のCMOS出力バッファ回路 (これを便
宜上第１のCMOSバッファ回路と称す）に更にドライブ能
力の異なる（実施例では小さくしてある）第２のCMOS出
力バッファ回路を組み合わせた構成となっている。第２
のCMOS出力バッファ回路はｐチャネルMOS 型のトランジ
スタ１よりも駆動能力の小さいｐチャネルMOS 型のトラ
ンジスタ13とｎチャネルMOS 型のトランジスタ２よりも
駆動能力の小さいｎチャネルMOS 型のトランジスタ14と
を備えている。
【００２１】NANDゲート３の出力端は第２のCMOS出力バ
ッファ回路を構成するｐチャネルMOS 型のトランジスタ
13、並びに複数のインバータで構成された遅延回路15を
介在させて、第１のCMOS出力バッファ回路を構成するｐ
チャネルMOS 型のトランジスタ１に夫々接続されてい
る。またNOR ゲート４の出力端は第２のCMOS出力バッフ
ァ回路を構成するｎチャネルMOS 型のトランジスタ14、
並びに複数のインバータで構成された遅延回路16を介在
させて第１のCMOS出力バッファ回路を構成するｎチャネ
ルMOS 型のトランジスタ２にて夫々接続されている。
ッファ回路を構成するｐチャネルMOS 型のトランジスタ
13、並びに複数のインバータで構成された遅延回路15を
介在させて、第１のCMOS出力バッファ回路を構成するｐ
チャネルMOS 型のトランジスタ１に夫々接続されてい
る。またNOR ゲート４の出力端は第２のCMOS出力バッフ
ァ回路を構成するｎチャネルMOS 型のトランジスタ14、
並びに複数のインバータで構成された遅延回路16を介在
させて第１のCMOS出力バッファ回路を構成するｎチャネ
ルMOS 型のトランジスタ２にて夫々接続されている。
【００２２】第２のCMOS出力バッファ回路を構成するｐ
チャネルMOS 型のトランジスタ13とｎチャネルMOS 型の
トランジスタ14とは夫々ドレインを相互に接続し、第１
のCMOS出力バッファ回路を構成するｐチャネルMOS 型の
トランジスタ１とｎチャネルMOS 型のトランジスタ２夫
々のドレインと共に、共通にデータ出力信号線ＤOUTに
接続されている。第２のCMOS出力バッファ回路を構成す
るｐチャネルMOS 型のトランジスタ13のソースは電圧源
に、またｎチャネルMOS 型のトランジスタ14のソースは
地面ＧＮＤに夫々接続されている。
チャネルMOS 型のトランジスタ13とｎチャネルMOS 型の
トランジスタ14とは夫々ドレインを相互に接続し、第１
のCMOS出力バッファ回路を構成するｐチャネルMOS 型の
トランジスタ１とｎチャネルMOS 型のトランジスタ２夫
々のドレインと共に、共通にデータ出力信号線ＤOUTに
接続されている。第２のCMOS出力バッファ回路を構成す
るｐチャネルMOS 型のトランジスタ13のソースは電圧源
に、またｎチャネルMOS 型のトランジスタ14のソースは
地面ＧＮＤに夫々接続されている。
【００２３】次に実施例２の動作について図６に示すタ
イミングチャートと共に説明する。この実施例２におい
ては図６(d) に示す如くCMOS出力バッファ回路によりデ
ータ出力信号は電源電圧レベルと、グランドレベルとに
フルスイングするが、第１のCMOSバッファ回路のドライ
ブ能力を小さくしてあるためスイッチング終了時ピーク
電圧に達するまでの波形が緩やかとなり、シュート成分
が抑制される。更に遅延回路15,16 によりスイッチング
開始時の波形Ｓ1 部分（遅延回路15による遅延) ，Ｓ2
部分（遅延回路16による遅延) で勾配が緩やかとなり、
急激な電位変動が抑制される。Ｗ1 部分はｐチャネルMO
S 型のトランジスタ13による遅延、Ｗ2はｎチャネルMOS
型のトランジスタ14による遅延部分である。これによ
り電源電圧レベル、グランドレベルを保持するがスイッ
チング動作時に発生するリンギングノイズが低減され
る。
イミングチャートと共に説明する。この実施例２におい
ては図６(d) に示す如くCMOS出力バッファ回路によりデ
ータ出力信号は電源電圧レベルと、グランドレベルとに
フルスイングするが、第１のCMOSバッファ回路のドライ
ブ能力を小さくしてあるためスイッチング終了時ピーク
電圧に達するまでの波形が緩やかとなり、シュート成分
が抑制される。更に遅延回路15,16 によりスイッチング
開始時の波形Ｓ1 部分（遅延回路15による遅延) ，Ｓ2
部分（遅延回路16による遅延) で勾配が緩やかとなり、
急激な電位変動が抑制される。Ｗ1 部分はｐチャネルMO
S 型のトランジスタ13による遅延、Ｗ2はｎチャネルMOS
型のトランジスタ14による遅延部分である。これによ
り電源電圧レベル、グランドレベルを保持するがスイッ
チング動作時に発生するリンギングノイズが低減され
る。
【００２４】（実施例３）図７は本発明の更に他の実施
例の構成を示す回路図である。この実施例は図５に示す
実施例２における遅延回路15,16 を除去したのと同じ構
成となっている。図８には図７に示す第１，第２のCMOS
出力バッファの位置を入替えたのと同じ構成となってい
る。なお第１のCMOS出力バッファ駆動能力＞第２のCMOS
出力バッファ駆動能力に設定してある。他の構成は実施
例２のそれと実質的に同じであり、対応する部分には同
じ番号を付して説明を省略する。
例の構成を示す回路図である。この実施例は図５に示す
実施例２における遅延回路15,16 を除去したのと同じ構
成となっている。図８には図７に示す第１，第２のCMOS
出力バッファの位置を入替えたのと同じ構成となってい
る。なお第１のCMOS出力バッファ駆動能力＞第２のCMOS
出力バッファ駆動能力に設定してある。他の構成は実施
例２のそれと実質的に同じであり、対応する部分には同
じ番号を付して説明を省略する。
【００２５】次にこの実施例３の動作を図９に示すタイ
ミングチャートと共に説明する。この実施例では遅延回
路がないことからデータ出力信号は図９(d) に示す如く
スイッチング開始時の波形は急峻になり、実施例２に比
べ高速なスイッチング速度が得られる。スイッチング終
了時は、実施例２と同様でｐチャネルMOS 型のトランジ
スタ13 (又は１）、ｎチャネルMOS 型のトランジスタ14
(又は２）により波形勾配が緩和されるから電位の急激
的な変動が抑制される。これにより電源電圧ＶDD，グラ
ンドレベルを保持し、しかもスイッチング時発生するリ
ンギングノイズの低減が可能となる。
ミングチャートと共に説明する。この実施例では遅延回
路がないことからデータ出力信号は図９(d) に示す如く
スイッチング開始時の波形は急峻になり、実施例２に比
べ高速なスイッチング速度が得られる。スイッチング終
了時は、実施例２と同様でｐチャネルMOS 型のトランジ
スタ13 (又は１）、ｎチャネルMOS 型のトランジスタ14
(又は２）により波形勾配が緩和されるから電位の急激
的な変動が抑制される。これにより電源電圧ＶDD，グラ
ンドレベルを保持し、しかもスイッチング時発生するリ
ンギングノイズの低減が可能となる。
【００２６】
【発明の効果】以上のように、この発明によればPNダイ
オードを付加したことにより出力波形がピーク電圧まで
フルスイングせずスイッチング時に発生するリンギング
ノイズの低減が可能となる。また、本発明にドライブ能
力が同じ又は異なる第１，第２のCMOS出力バッファ回路
をそのトランジスタのドレインを共通の出力線に接続し
て組合わせることで、電源電圧レベル、グランドレベル
を保持しつつ、ピーク電圧に達する迄の波形の勾配を緩
やかにし、急激な電位変動を抑制することでスイッチン
グ時に発生するリンギングノイズの低減が可能となる。
オードを付加したことにより出力波形がピーク電圧まで
フルスイングせずスイッチング時に発生するリンギング
ノイズの低減が可能となる。また、本発明にドライブ能
力が同じ又は異なる第１，第２のCMOS出力バッファ回路
をそのトランジスタのドレインを共通の出力線に接続し
て組合わせることで、電源電圧レベル、グランドレベル
を保持しつつ、ピーク電圧に達する迄の波形の勾配を緩
やかにし、急激な電位変動を抑制することでスイッチン
グ時に発生するリンギングノイズの低減が可能となる。
【図１】本発明に係る半導体集積回路の構成を示す回路
図である。
図である。
【図２】本発明に係る半導体集積回路の他の例の構成を
示す回路図である。
示す回路図である。
【図３】本発明に係る半導体集積回路の更に他の例の構
成を示す回路図である。
成を示す回路図である。
【図４】図１〜図３に示す半導体集積回路のタイミング
チャートである。
チャートである。
【図５】本発明の他の実施例の構成を示す回路図であ
る。
る。
【図６】図５に示す半導体集積回路のタイミングチャー
トである。
トである。
【図７】本発明の更に他の実施例の構成を示す回路図で
ある。
ある。
【図８】図７に示す実施例の他の例の構成を示す回路図
である。
である。
【図９】図７，図８に示す半導体集積回路のタイミング
チャートである。
チャートである。
【図１０】従来の半導体集積回路の構成を示す回路図で
ある。
ある。
【図１１】図10に示す半導体集積回路のタイミングチャ
ートである。
ートである。
１ ｐチャネルMOS 型のトランジスタ ２ ｎチャネルMOS 型のトランジスタ ３ NANDゲート ４ NOR ゲート 11 PNダイオード 12 PNダイオード 13 ｐチャネルMOS 型のトランジスタ 14 ｎチャネルMOS 型のトランジスタ 15 遅延回路 16 遅延回路 17,18 PN ダイオード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】次に実施例２の動作について図６に示すタ
イミングチャートと共に説明する。この実施例２におい
ては図６(d) に示す如くCMOS出力バッファ回路によりデ
ータ出力信号は電源電圧レベルと、グランドレベルとに
フルスイングするが、第１のCMOSバッファ回路のドライ
ブ能力を小さくしてあるためスイッチング終了時ピーク
電圧に達するまでの波形が緩やかとなり、シュート成分
が抑制される。更に遅延回路15,16 によりスイッチング
開始時の波形Ｓ1 部分（遅延回路15による遅延) ，Ｓ2
部分（遅延回路16による遅延) で勾配が緩やかとなり、
急激な電位変動が抑制される。Ｗ1 部分はｐチャネルMO
S 型のトランジスタ13による遅延、Ｗ2はｎチャネルMOS
型のトランジスタ14による遅延部分である。これによ
り電源電圧レベル、グランドレベルを保持し、しかもス
イッチング動作時に発生するリンギングノイズが低減さ
れる。
イミングチャートと共に説明する。この実施例２におい
ては図６(d) に示す如くCMOS出力バッファ回路によりデ
ータ出力信号は電源電圧レベルと、グランドレベルとに
フルスイングするが、第１のCMOSバッファ回路のドライ
ブ能力を小さくしてあるためスイッチング終了時ピーク
電圧に達するまでの波形が緩やかとなり、シュート成分
が抑制される。更に遅延回路15,16 によりスイッチング
開始時の波形Ｓ1 部分（遅延回路15による遅延) ，Ｓ2
部分（遅延回路16による遅延) で勾配が緩やかとなり、
急激な電位変動が抑制される。Ｗ1 部分はｐチャネルMO
S 型のトランジスタ13による遅延、Ｗ2はｎチャネルMOS
型のトランジスタ14による遅延部分である。これによ
り電源電圧レベル、グランドレベルを保持し、しかもス
イッチング動作時に発生するリンギングノイズが低減さ
れる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ ｐチャネルMOS 型のトランジスタ ２ ｎチャネルMOS 型のトランジスタ ３ NANDゲート ４ NOR ゲート 11 PNダイオード 12 PNダイオード 13 ｐチャネルMOS 型のトランジスタ 14 ｎチャネルMOS 型のトランジスタ 15 遅延回路 16 遅延回路
Claims (2)
- 【請求項１】 CMOS出力バッファ回路を備えた半導体集
積回路において、前記CMOS出力バッファ回路を構成する
少なくとも１つのトランジスタのドレイン側にPNダイオ
ードを設けたことを特徴とする半導体集積回路。 - 【請求項２】 CMOS出力バッファ回路を備えた半導体集
積回路において、前記第１のCMOS出力バッファ回路を構
成する少なくとも１つのトランジスタのドレイン側にPN
ダイオードを設け、また前記第１のCMOS出力バッファ回
路と駆動能力が同じ又は異なる第２のCMOS出力バッファ
回路を構成するトランジスタのドレインと前記第１のCM
OS出力バッファ回路を構成するトランジスタのドレイン
とを共通の出力線に接続したことを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348425A JPH06204835A (ja) | 1992-12-28 | 1992-12-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348425A JPH06204835A (ja) | 1992-12-28 | 1992-12-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204835A true JPH06204835A (ja) | 1994-07-22 |
Family
ID=18396925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4348425A Pending JPH06204835A (ja) | 1992-12-28 | 1992-12-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204835A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009060648A1 (ja) * | 2007-11-09 | 2009-05-14 | Fuji Electric Holdings Co., Ltd. | 有機ｅｌパッシブマトリックス素子の駆動方法及び駆動装置 |
| JP2010040641A (ja) * | 2008-08-01 | 2010-02-18 | Oki Data Corp | 発光素子アレイ、駆動装置および画像形成装置 |
| JP2012147084A (ja) * | 2011-01-07 | 2012-08-02 | Denso Corp | 出力回路 |
-
1992
- 1992-12-28 JP JP4348425A patent/JPH06204835A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009060648A1 (ja) * | 2007-11-09 | 2009-05-14 | Fuji Electric Holdings Co., Ltd. | 有機ｅｌパッシブマトリックス素子の駆動方法及び駆動装置 |
| JP2010040641A (ja) * | 2008-08-01 | 2010-02-18 | Oki Data Corp | 発光素子アレイ、駆動装置および画像形成装置 |
| JP4682231B2 (ja) * | 2008-08-01 | 2011-05-11 | 株式会社沖データ | 光プリントヘッドおよび画像形成装置 |
| JP2012147084A (ja) * | 2011-01-07 | 2012-08-02 | Denso Corp | 出力回路 |
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