JPH06204429A - Semiconductor memory device and manufacture thereof - Google Patents

Abstract

PURPOSE:To provide an NAND type DRAM of such structure as to be advantageous for integration of high degree. CONSTITUTION:This NAND type DRAM has a dynamic type memory cell comprising a plurality of MOS transistors provided in the cell region of a silicon substrate 1 and connected in series and a trench type capacitor in which a capacitor insulating film 7 is inserted between a plate electrode connected for every common source-drain region 16 of the MOS transistors and connected to the common source-drain region 16 and a stored electrode 8, wherein at least a part of the plate electrode is made up of a silicon substrate 1.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に複数のＭＯＳトランジスタを直列接続した構成
のメモリセルブロック（ＮＡＮＤ型メモリセルブロッ
ク）を用いたダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a dynamic semiconductor memory device (DRA) using a memory cell block (NAND memory cell block) having a structure in which a plurality of MOS transistors are connected in series.
M).

【０００２】[0002]

【従来の技術】近年、ＬＳＩメモリの中のＲＡＭの一種
であるＤＲＡＭの集積化には覚ましい進歩がある。ＤＲ
ＡＭの更なる高集積化を図るために、ＮＡＮＤ型メモリ
セルブロックと呼ばれる新しいメモリセルブロックが提
案されている。2. Description of the Related Art In recent years, remarkable progress has been made in the integration of DRAM, which is a type of RAM in LSI memory. DR
A new memory cell block called a NAND memory cell block has been proposed in order to further increase the integration density of the AM.

【０００３】このＮＡＮＤ型メモリセルブロックの等価
回路を図１５に示す。このメモリセルブロックは、複数
のＭＯＳトランジスタが直列接続されると共に、これら
ＭＯＳトランジスタの各共通ソース・ドレインにキャパ
シタが接続され、そして、ワード線ＷＬ１，ＷＬ２，Ｗ
Ｌ３，ＷＬ４がそれぞれ各ＭＯＳトランジスタのゲート
に接続され、ビット線ＢＬがメモリセルブロック端部の
ＭＯＳトランジスタのドレインに接続されている構成に
なっている。An equivalent circuit of this NAND type memory cell block is shown in FIG. In this memory cell block, a plurality of MOS transistors are connected in series, a capacitor is connected to each common source / drain of these MOS transistors, and word lines WL1, WL2, W
Each of L3 and WL4 is connected to the gate of each MOS transistor, and the bit line BL is connected to the drain of the MOS transistor at the end of the memory cell block.

【０００４】このように構成されたメモリセルブロック
によれば、従来のメモリセルブロックに比べて、ビット
線ＢＬとＭＯＳトランジスタとのコンタクトが少なくな
るため、メモリセル全体の面積が小さくなり、よりいっ
そうの集積化が図れる。According to the memory cell block configured as described above, the number of contacts between the bit line BL and the MOS transistor is reduced as compared with the conventional memory cell block, so that the area of the entire memory cell is reduced, and even more. Can be integrated.

【０００５】このようなＮＡＮＤ型メモリセルブロック
を実際に用いたＤＲＡＭセルとしては、スタック型のＤ
ＲＡＭセルが知られている。この種のＤＲＡＭセルの１
ビット当りの最小メモリセル面積は、デザインルール
（最小寸法幅）をＦとすると、４Ｆ² が限界であった。As a DRAM cell actually using such a NAND type memory cell block, a stack type D
RAM cells are known. 1 of this kind of DRAM cell
The minimum memory cell area per bit is 4F ^{2 where} F is the design rule (minimum dimension width). Was the limit.

【０００６】また、スタック型のＤＲＡＭセルの場合、
大きいキャパシタ容量を得るには、キャパシタ電極を高
く形成する必要がある。このため、ＤＲＡＭセルの領域
にＡｌ等の配線材料を堆積して上層配線を形成しようと
すると、下地段差が１μｍ以上にもなり、上層配線の形
成が困難であった。In the case of a stack type DRAM cell,
In order to obtain a large capacitor capacitance, it is necessary to form the capacitor electrode high. Therefore, when an upper layer wiring is formed by depositing a wiring material such as Al in the area of the DRAM cell, the step difference of the underlying layer becomes 1 μm or more, which makes it difficult to form the upper layer wiring.

【０００７】[0007]

【発明が解決しようとする課題】上述の如く、従来のＮ
ＡＮＤ型メモリセルブロックを用いたスタック型のＤＲ
ＡＭセルでは、デザインルール（最小寸法幅）をＦとす
ると、メモリセル面積を４Ｆ² より小さくできないとい
う問題があった。As described above, the conventional N
Stack type DR using AND type memory cell block
In the AM cell, if the design rule (minimum dimension width) is F, the memory cell area is 4F ² There was a problem that it could not be made smaller.

【０００８】また、スタック型のＤＲＡＭセルの場合、
キャパシタ容量を大きくするには、キャパシタ電極を高
く形成する必要があるので、上層配線の形成が困難にな
るという問題があった。In the case of a stack type DRAM cell,
In order to increase the capacitance of the capacitor, it is necessary to form the capacitor electrode at a high height, which makes it difficult to form the upper wiring.

【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、更になる高集積化を実
現でき、且つ上層配線の形成が容易な半導体記憶装置及
びその製造法を提供することにある。The present invention has been made in consideration of the above circumstances. An object of the present invention is to provide a semiconductor memory device which can realize higher integration and facilitate formation of upper layer wirings, and a manufacturing method thereof. To provide.

【００１０】[0010]

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体記憶装置（請求項１）は、半導体
基板のメモリセル領域に設けられ、直列接続された複数
のＭＯＳトランジスタと、これら複数のＭＯＳトランジ
スタの各共通ソース・ドレイン毎に接続され、この共通
ソース・ドレインに接続された蓄積電極とプレート電極
との間にキャパシタ絶縁膜が挿設されてなるトレンチ型
キャパシタとからなるダイナミック型メモリセルを有す
る半導体記憶装置において、前記プレート電極の少なく
とも一部分が前記半導体基板からなることを特徴とす
る。In order to achieve the above object, a semiconductor memory device of the present invention (claim 1) comprises a plurality of MOS transistors provided in a memory cell region of a semiconductor substrate and connected in series. , A trench type capacitor which is connected to each common source / drain of the plurality of MOS transistors, and in which a capacitor insulating film is inserted between a storage electrode connected to the common source / drain and a plate electrode. In a semiconductor memory device having a dynamic memory cell, at least a part of the plate electrode is made of the semiconductor substrate.

【００１１】ここで、プレート電極の少なくとも一部分
とは、例えば、プレート電極の下部部分をいう。すなわ
ち、プレート電極は、半導体基板からなる部分とそれ以
外の部分とに分けられる。Here, at least a part of the plate electrode means, for example, a lower part of the plate electrode. That is, the plate electrode is divided into a portion made of a semiconductor substrate and other portions.

【００１２】また、本発明の半導体記憶装置の製造方法
（請求項２）は、半導体基板のメモリセル領域に設けら
れた直列接続された複数のＭＯＳトランジスタと、これ
ら複数のＭＯＳトランジスタの各共通ソース・ドレイン
毎に接続されたトレンチ型キャパシタとからなるダイナ
ミック型メモリセルと、前記複数のＭＯＳトランジスタ
の各ゲートに接続されたワード線と、前記複数のＭＯＳ
トランジスタのうち、一方の最端側のＭＯＳトランジス
タのドレインに接続されたビット線とを有する半導体記
憶装置の製造方法において、前記ワード線、前記ビット
線、前記キャパシタのトレンチパターン及び前記ダイナ
ミック型メモリセルを区分する素子分離用絶縁膜のそれ
ぞれの形成工程が、ピッチ間隔が最小加工寸法の２倍の
第１のワード線、第１のビット線、第１のトレンチパタ
ーン及び第１の素子分離用絶縁膜を形成する工程と、ピ
ッチ間隔が最小加工寸法の２倍で、前記第１の第１のワ
ード線、前記第１のビット線、前記第１のトレンチパタ
ーン及び前記第１の素子分離用絶縁膜とそれぞれ最小加
工寸法だけずれた第２のワード線、第２のビット線、第
２のトレンチパターン及び第２の素子分離用絶縁膜を形
成する工程とからなることを特徴とする。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, wherein a plurality of MOS transistors connected in series are provided in a memory cell region of a semiconductor substrate, and common sources of the plurality of MOS transistors. A dynamic memory cell including a trench capacitor connected to each drain, a word line connected to each gate of the plurality of MOS transistors, and the plurality of MOSs
A method of manufacturing a semiconductor memory device having a bit line connected to the drain of one of the MOS transistors on the most end side of the transistor, the word line, the bit line, the trench pattern of the capacitor, and the dynamic memory cell. The step of forming each of the element isolation insulating films for partitioning the first isolation line is the first word line, the first bit line, the first trench pattern, and the first element isolation insulation, in which the pitch interval is twice the minimum processing dimension. A step of forming a film, and a pitch interval is twice the minimum processing dimension, and the first first word line, the first bit line, the first trench pattern and the first element isolation insulation A step of forming a second word line, a second bit line, a second trench pattern and a second element isolation insulating film which are respectively shifted from the film by a minimum processing dimension. And wherein the Rukoto.

【００１３】[0013]

【作用】本発明の半導体記憶装置によれば、ＮＡＮＤ型
メモリセルにおいて、プレート電極の少なくとも一部分
として半導体基板自身を用いているので、プレート電極
構造が簡略し、さらなるセル面積の縮小化が図れる。According to the semiconductor memory device of the present invention, in the NAND type memory cell, since the semiconductor substrate itself is used as at least a part of the plate electrode, the plate electrode structure can be simplified and the cell area can be further reduced.

【００１４】また、本発明の半導体装置の製造方法によ
れば、最小加工寸法の２倍の加工寸法によって、主要部
分（ワード線、ビット線、トレンチパターン，素子分離
用絶縁膜）を、２Ｆのピッチで２回に分けて形成してい
るので、２Ｆピッチ中に１つの上記主要部分を形成する
のではなく、Ｆピッチ中に１つの上記主要部分を形成で
きるようになる。この結果、セル面積をＦ² （従来は４
Ｆ² が限界である。）にまで縮小でき、さらなる高集積
化が図れる。Further, according to the method for manufacturing a semiconductor device of the present invention, the main portion (word line, bit line, trench pattern, element isolation insulating film) of 2F is formed by the processing dimension twice the minimum processing dimension. Since it is formed in two steps at the pitch, it becomes possible to form one main portion in the F pitch instead of forming one main portion in the 2F pitch. As a result, the cell area is reduced to F ² (4 in the past
F ² Is the limit. ) Can be reduced to higher integration.

【００１５】[0015]

【実施例】以下、図面を参照しながら実施例を説明す
る。Embodiments will be described below with reference to the drawings.

【００１６】図１は、本発明の一実施例に係るＮＡＮＤ
型ＤＲＡＭセルアレイの平面図であり、図２（ａ），図
２（ｂ），図２（ｃ）は、それぞれ、図１のＤＲＡＭセ
ルアレイのＡ−Ａ´断面図，Ｂ−Ｂ′断面図，Ｃ−Ｃ′
断面図である。FIG. 1 shows a NAND according to an embodiment of the present invention.
2A, 2B, and 2C are plan views of the DRAM cell array, and FIG. 2A, FIG. 2B, and FIG. 2C are cross-sectional views taken along the line AA ′, the line BB ′ of the DRAM cell array of FIG. 1, respectively. C-C '
FIG.

【００１７】本実施例では、１トランジスタ／１キャパ
シタのメモリセル４個でＮＡＮＤ型セルブロックを形成
した場合について説明するが、メモリセルの個数は４以
外であっても良い。In this embodiment, a case where a NAND type cell block is formed by four memory cells of one transistor / one capacitor will be described, but the number of memory cells may be other than four.

【００１８】図中、１はｎ⁺ 型シリコン基板を示してお
り、このｎ⁺ 型シリコン基板１上にはｎ型エピタキシャ
ル層２，ｐ型ウェル層１４が順次形成されている。メモ
リセル領域のｐ型ウェル１４層内にはメモリセルを区分
する素子分離用絶縁膜１３が形成されている。In the figure, 1 is n ⁺ Shows a silicon substrate of the type n ⁺ An n-type epitaxial layer 2 and a p-type well layer 14 are sequentially formed on the type silicon substrate 1. In the p-type well 14 layer in the memory cell region, an element isolation insulating film 13 for partitioning the memory cell is formed.

【００１９】キャパシタ用のトレンチ６の内壁にはキャ
パシタ絶縁膜７が形成されており、このキャパシタ絶縁
膜７を介してトレンチ６中に蓄積電極８が埋め込まれて
いる。この蓄積電極８はｎ型不純物拡散層１２を介して
ｎ型共通ソース・ドレイン領域１６と接続している。一
方、キャパシタを構成する他の電極であるプレート電極
はｎ型エピタキシャル層２とｎ⁺ 型シリコン基板１がそ
の役割を果たしている。このため、プレート電極のため
の特別な構造が不要になり、セル面積の縮小化が図れ
る。A capacitor insulating film 7 is formed on the inner wall of the capacitor trench 6, and a storage electrode 8 is embedded in the trench 6 via the capacitor insulating film 7. The storage electrode 8 is connected to the n-type common source / drain region 16 via the n-type impurity diffusion layer 12. On the other hand, the plate electrode, which is the other electrode that constitutes the capacitor, is the n-type epitaxial layer 2 and n ^+. The type silicon substrate 1 plays the role. Therefore, a special structure for the plate electrode is not needed, and the cell area can be reduced.

【００２０】また、素子分離用絶縁膜１３は、ワード線
ＷＬ₁ 〜ＷＬ₄ （ゲート電極の役割も兼用）と直交して
おり、また、ビット線方向に隣接するセルブロックはフ
ィールドシールド線ＦＳ（ゲート電極の役割も兼用）で
構成されるトランジスタにより分離されている。また、
ワード線ＷＬ₁ 〜ＷＬ₄ はビット線ＢＬと直交し、この
ビット線ＢＬはビット線コンタクト１７を介してセルブ
ロック端部のＭＯＳトランジスタのｎ型ドレイン領域１
６´と接続している。次に上記の如きの基本構造を有す
るＤＲＡＭの製造方法について説明する。The element isolation insulating film 13 is orthogonal to the word lines WL _{1 to} WL ₄ (also serving as the gate electrodes), and the cell blocks adjacent in the bit line direction have field shield lines FS ( They are also separated by a transistor configured to also serve as a gate electrode). Also,
The word lines WL _{1 to} WL ₄ are orthogonal to the bit line BL, and the bit line BL is connected via the bit line contact 17 to the n-type drain region 1 of the MOS transistor at the end of the cell block.
6'is connected. Next, a method of manufacturing a DRAM having the above basic structure will be described.

【００２１】まず、図３（ａ）に示すように、表面にｎ
型エピタキシャル層２が形成されたｎ⁺ 型シリコン基板
１上を用意し、ｎ型エピタキシャル層２上にトレンチ形
成用マスクとしての、薄いシリコン酸化膜３、窒化膜
４、酸化膜５からなる積層絶縁膜を形成する。First, as shown in FIG.
N ⁺ with the epitaxial layer 2 formed A type silicon substrate 1 is prepared, and a laminated insulating film composed of a thin silicon oxide film 3, a nitride film 4, and an oxide film 5 is formed on the n-type epitaxial layer 2 as a mask for forming a trench.

【００２２】次に図３（ｂ）に示すように、フォトリソ
グラフィとエッチング技術と用いて、トレンチ形成用マ
スク積層絶縁膜３，４，５を加工し、それをマスクにし
てｎ型エピタキシャル層２，ｎ⁺ 型シリコン基板１をエ
ッチングし、深いトレンチ６を形成する。Next, as shown in FIG. 3B, the mask formation insulating films 3, 4 and 5 for trench formation are processed by using photolithography and etching technique, and the n-type epitaxial layer 2 is used as a mask. , N ⁺ The type silicon substrate 1 is etched to form deep trenches 6.

【００２３】次に図３（ｃ）に示すように、トレンチ６
の内壁にキャパシタ絶縁膜７を形成する。キャパシタ絶
縁膜７としては、例えば、シリコン酸化膜や、窒化膜と
酸化膜の積層膜や、Ｔａ₂ Ｏ₅ ，ＨｆＯ₂ 等の強誘電体
膜を用いる。次いで全面に蓄積電極８となる多結晶シリ
コン等の導電材料をトレンチが完全に充填される程度の
厚さに堆積した後、この導電材料を反応性イオンエッチ
ングやポリッシング等により加工して蓄積電極８を形成
する。ここで、蓄積電極８がｎ型不純物を含むように蓄
積電極８の堆積中のドーピングまたはイオン注入等によ
り形成する。次いでこの蓄積電極８の表面に酸化膜９を
形成してキャッピングする。この酸化膜９は、例えば、
熱酸化等により形成する。Next, as shown in FIG. 3C, the trench 6 is formed.
A capacitor insulating film 7 is formed on the inner wall of the. As the capacitor insulating film 7, for example, a silicon oxide film, a laminated film of a nitride film and an oxide film, or a ferroelectric film such as Ta ₂ O ₅ or HfO ₂ is used. Then, a conductive material such as polycrystalline silicon to be the storage electrode 8 is deposited on the entire surface to a thickness such that the trench is completely filled, and then the conductive material is processed by reactive ion etching, polishing or the like to form the storage electrode 8. To form. Here, the storage electrode 8 is formed by doping or ion implantation during the deposition of the storage electrode 8 so as to contain an n-type impurity. Next, an oxide film 9 is formed on the surface of the storage electrode 8 and capped. This oxide film 9 is, for example,
It is formed by thermal oxidation or the like.

【００２４】次にシリコン酸化膜３、窒化膜４および酸
化膜５を除去した後（このとき酸化膜９は薄い酸化膜９
´となる）、図３（ｄ）に示すように、シリコンのエピ
タキシャル成長を行なう。このエピタキシャル成長は、
蓄積電極８の上部が薄い酸化膜９´により被覆されてい
るので横方向の成長が優先的に進むものとなる。この結
果、自動的に各トレンチキャパシタ上に蓄積ノード開口
部１１が形成される。次に蓄積ノード開口部１１の酸化
膜９´をウエットエッチング等により除去した後、引き
続き、エピタキシャル成長を行なうと、図４（ａ）に示
すように、蓄積電極８からのオートドーピングにより、
蓄積ノード開口部１１内に不純物拡散層１２が形成され
る。この結果、表面が平坦なエピタキシャル層１０´が
得られる。次に図４（ｂ）に示すように、素子分離用絶
縁膜１３を形成した後、メモリセル部のｐ型ウェル１４
を形成する。Next, after removing the silicon oxide film 3, the nitride film 4 and the oxide film 5 (at this time, the oxide film 9 is a thin oxide film 9).
′), And as shown in FIG. 3D, silicon is epitaxially grown. This epitaxial growth is
Since the upper part of the storage electrode 8 is covered with the thin oxide film 9 ', the lateral growth preferentially proceeds. As a result, the storage node opening 11 is automatically formed on each trench capacitor. Next, the oxide film 9'in the storage node opening 11 is removed by wet etching or the like, and subsequently epitaxial growth is performed. As a result, as shown in FIG.
An impurity diffusion layer 12 is formed in the storage node opening 11. As a result, an epitaxial layer 10 'having a flat surface is obtained. Next, as shown in FIG. 4B, after forming the element isolation insulating film 13, the p-type well 14 in the memory cell portion is formed.
To form.

【００２５】次に図４（ｃ）に示すように、ワード線Ｗ
Ｌ₁ 〜ＷＬ₄ およびフィールドシールド線ＦＳを多結晶
シリコンや高融点金属やシリサイド等で同時に形成した
後、イオン注入法等により、ｎ型共通ソース・ドレイン
領域１６およびセルブロック端部のｎ型ドレイン領域１
６´を形成する。最後に、反応性イオンエッチング等を
用いて、データ線コンタクト１７，ビット線１８を形成
する。更に、上層配線がある場合には、この上層配線と
層間絶縁膜を加工して、所望のＤＲＡＭが得られる。Next, as shown in FIG. 4C, the word line W
L _{1 to} WL ₄ and the field shield line FS are simultaneously formed of polycrystalline silicon, refractory metal, silicide or the like, and then the n-type common source / drain region 16 and the n-type drain at the end of the cell block are formed by an ion implantation method or the like. Area 1
6'is formed. Finally, the data line contact 17 and the bit line 18 are formed by using reactive ion etching or the like. Further, if there is an upper layer wiring, this upper layer wiring and the interlayer insulating film are processed to obtain a desired DRAM.

【００２６】以上述べたように、本実施例のＤＲＡＭに
よれば、プレート電極の下部部分としてシリコン基板１
自身を用いているので、プレート電極のための特別な構
造が不要になり、セル面積の縮小化が図れる。なお、必
要に応じたプレート電極に占めるシリコン基板１の割合
を増減しても良い。As described above, according to the DRAM of this embodiment, the silicon substrate 1 is used as the lower portion of the plate electrode.
Since it uses itself, a special structure for the plate electrode is not required, and the cell area can be reduced. The ratio of the silicon substrate 1 to the plate electrode may be increased or decreased as necessary.

【００２７】図５は、本発明の他の実施例に係るＮＡＮ
Ｄ型ＤＲＡＭセルアレイの平面図であり、図６（ａ），
図６（ｂ），図７（ａ），図７（ｂ）は、それぞれ、図
５のＤＲＡＭセルアレイのＡ−Ａ´断面図，Ｂ−Ｂ′断
面図，Ｃ−Ｃ′断面図，Ｄ−Ｄ断面図である。なお、図
１〜図４のＤＲＡＭと対応する部分には図１〜図４と同
一符号を付してあり、詳細な説明は省略する。FIG. 5 shows a NAN according to another embodiment of the present invention.
FIG. 7 is a plan view of a D-type DRAM cell array, which is shown in FIG.
6 (b), 7 (a) and 7 (b) are sectional views of the DRAM cell array of FIG. 5 taken along the line AA ′, the line BB ′, the line CC ′ and the line D−, respectively. It is a D sectional view. The parts corresponding to the DRAMs in FIGS. 1 to 4 are designated by the same reference numerals as those in FIGS. 1 to 4, and detailed description thereof will be omitted.

【００２８】本実施例のＤＲＡＭが先の実施例のそれと
異なる点は、素子分離用絶縁膜、データ線、ビット線、
データ線コンタクトの各レイヤをそれぞれ２つに分けて
形成しデザインルール（Ｆ）のピッチの中に形成してい
る。The DRAM of this embodiment is different from that of the previous embodiment in that an element isolation insulating film, data lines, bit lines,
Each layer of the data line contacts is divided into two layers and formed within the pitch of the design rule (F).

【００２９】すなわち、ゲート電極１５，１５´、ビッ
ト線ＢＬ１，ＢＬ２，データ線コンタクト１７，１７´
の各レイヤを、２Ｆのピッチ間隔で２回に分けて形成し
ている。このため、各レイヤは実質的に２つのレイヤか
らなりたっている。また、素子分離用絶縁膜１３，１３
´，トレンチ６，６´も２回の工程で形成している。こ
のような形成方法により、１ビットのセル面積は、従来
の４Ｆ² からＦ² 近くまで縮小可能となる。次に各レイ
ヤの具体的な形成方法について説明する。図８は、トレ
ンチの形成工程を示す平面図である。That is, the gate electrodes 15, 15 ', the bit lines BL1, BL2, the data line contacts 17, 17'.
Each layer is formed in two steps at a pitch of 2F. Therefore, each layer is essentially composed of two layers. In addition, element isolation insulating films 13 and 13
′, Trenches 6 and 6 ′ are also formed in two steps. With such a forming method, the 1-bit cell area is reduced to the conventional 4F ² To F ² It can be reduced to a close range. Next, a specific method of forming each layer will be described. FIG. 8 is a plan view showing the step of forming the trench.

【００３０】まず、図８（ａ）に示すように、通常のフ
ォトリソグラフィとエッチング技術を用いて、ピッチ間
隔が２Ｆで一辺がＦのトレンチ６を形成するためのレジ
ストパターンを形成し、下地のトレンチ形成用マスク積
層絶縁膜を加工する。First, as shown in FIG. 8A, a resist pattern for forming the trenches 6 having a pitch interval of 2F and one side of F is formed by using ordinary photolithography and etching techniques, and the base pattern is formed. The trench laminated mask laminated insulating film is processed.

【００３１】次に図８（ｂ）に示すように、トレンチ６
とＦずれた一辺がＦのトレンチ６´を形成するためのレ
ジストパターンを形成し、下地のトレンチ形成用マスク
積層絶縁膜を加工する。Next, as shown in FIG. 8B, the trench 6 is formed.
A resist pattern for forming a trench 6 ′ having a side F which is deviated from F is formed and the underlying trench-forming mask laminated insulating film is processed.

【００３２】最後に、上記トレンチ形成用マスクパター
ンをマスクとして、シリコン基板をエッチングし、トレ
ンチ６，６´を形成する。この結果、Ｆピッチのトレン
チ６，６´が得られる。図９は、素子分離用絶縁膜の形
成工程を示す平面図である。まず、図９（ａ）に示すよ
うに、ピッチ間隔が２Ｆの素子分離用の溝を形成すし、
素子分離用絶縁膜１３´（第１の素子分離用絶縁膜）を
形成する。Finally, the silicon substrate is etched by using the trench forming mask pattern as a mask to form trenches 6 and 6 '. As a result, the F pitch trenches 6 and 6'are obtained. FIG. 9 is a plan view showing a step of forming an element isolation insulating film. First, as shown in FIG. 9A, trenches for element isolation having a pitch interval of 2F are formed,
An element isolation insulating film 13 '(first element isolation insulating film) is formed.

【００３３】次に図９（ｂ）に示すように、素子分離用
の溝１３のマスクパターンとＦずれたマスクパターンを
形成し、これをマスクとして下地をエッチングして素子
分離用の溝を形成する。Next, as shown in FIG. 9B, a mask pattern deviating from the mask pattern of the element isolation trench 13 by F is formed, and the underlayer is etched by using this as a mask to form the element isolation trench. To do.

【００３４】最後に、この溝内に絶縁膜を埋め込んで素
子分離用絶縁膜１３´（第２の素子分離用絶縁膜）を形
成すると、ピッチ間隔がＦの素子分離用絶縁膜１３，１
３´が形成される。図１０は、ワード線およびフィール
ドシールド線の形成工程を示す平面図である。まず、図
１０（ａ）に示すように、２Ｆのピッチでワード線ＷＬ
₁ ´，ＷＬ₁，ＷＬ₃ （第１のワード線），フィールド
シールド線ＦＳを形成する。Finally, by embedding an insulating film in this groove to form an element isolation insulating film 13 '(second element isolation insulating film), the element isolation insulating films 13, 1 having a pitch interval F are formed.
3'is formed. FIG. 10 is a plan view showing a process of forming the word line and the field shield line. First, as shown in FIG. 10A, the word lines WL are arranged at a pitch of 2F.
₁ ′, WL ₁ , WL ₃ (first word line) and field shield line FS are formed.

【００３５】次に図１０（ｂ）に示すように、全面に絶
縁膜を介してワード線等となる導電性膜を堆積した後、
ワード線ＷＬ₁ ´，ＷＬ₁ ，ＷＬ₃ ，フィールドシール
ドＦＳのマスクパターンとＦずれたマスクパターンを形
成し、これをマスクとして上記導電膜をエッチングし、
ＷＬ₂ ´，ＷＬ₂ ，ＷＬ₄ ，ＷＬ₄ ´を形成する。Next, as shown in FIG. 10B, after depositing a conductive film such as a word line on the entire surface through an insulating film,
A mask pattern that is offset from the mask patterns of the word lines WL ₁ ′, WL ₁ , WL ₃ and the field shield FS is formed, and the conductive film is etched using this as a mask.
WL ₂ ′, WL ₂ , WL ₄ and WL ₄ ′ are formed.

【００３６】この結果、ピッチ間隔がＦのワード線ＷＬ
₂ ´，ＷＬ₂ ，ＷＬ₄ ，ＷＬ₄ ´（第２のワード線）が
形成され、全体としてピッチ間隔がＦのワード線等が形
成される。As a result, the word lines WL having a pitch interval of F are
_{2 ', WL 2, WL 4} , WL 4' ( second word line) are formed, the pitch spacing word line or the like F is formed as a whole.

【００３７】図１１，図１２は、それぞれ、データ線コ
ンタクト，ビット線の形成工程を示す平面図である。こ
れらレイヤの形成方法も他のレイのそれと同じで、２Ｆ
ピッチのものを２回に分けて形成すれば良い。図１３
は、他のトレンチの形成方法を示す工程図である。11 and 12 are plan views showing the steps of forming a data line contact and a bit line, respectively. The method of forming these layers is the same as that of other rays,
It is only necessary to form the one having the pitch in two steps. FIG.
[Fig. 6] is a process drawing showing another method for forming a trench.

【００３８】まず、図１３（ａ），（ｂ）に示すよう
に、薄いシリコン酸化膜３上にトレンチマスク材として
の厚いシリコン窒化膜２０を形成する。次いでこのシリ
コン窒化膜２０上にＣＶＤ法によりシリコン酸化膜２１
を形成し、続いて、このシリコン酸化膜２１上にエッジ
利用型位相シフトマスク法等を用いてフォトレジストパ
ターン１９（第１のトレンチパターン）を形成する。次
いでこのフォトレジストパターン１９をマスクとしてシ
リコン酸化膜２０を反応性イオンエッチングによりエッ
チングして、シリコン酸化膜２０にフォトレジストパタ
ーンを転写する。次に図１３（ｃ），（ｄ）に示すよう
に、フォトレジストパターン１９を剥離した後、シリコ
ン酸化膜２０上に縦横にＦずつずらしたフォトレジスト
パターン１９´（第２のトレンチパターン）を形成す
る。次いでこのフォトレジストパターン１９´およびシ
リコン酸化膜２１をマスクとして、シリコン窒化膜２０
をエッチングし、Ｆピッチのトレンチ用マスクパターン
を形成する。First, as shown in FIGS. 13A and 13B, a thick silicon nitride film 20 as a trench mask material is formed on the thin silicon oxide film 3. Then, a silicon oxide film 21 is formed on the silicon nitride film 20 by the CVD method.
Then, a photoresist pattern 19 (first trench pattern) is formed on the silicon oxide film 21 by using an edge-using type phase shift mask method or the like. Next, the photoresist pattern 19 is used as a mask to etch the silicon oxide film 20 by reactive ion etching to transfer the photoresist pattern to the silicon oxide film 20. Next, as shown in FIGS. 13C and 13D, after the photoresist pattern 19 is peeled off, a photoresist pattern 19 ′ (second trench pattern) is formed on the silicon oxide film 20 by shifting F vertically and horizontally. Form. Then, using the photoresist pattern 19 'and the silicon oxide film 21 as a mask, the silicon nitride film 20 is formed.
Is etched to form an F-pitch trench mask pattern.

【００３９】そして、上記シリコン窒化膜２０からなる
トレンチ用マスクパターンをマスクとして、シリコン酸
化膜３，ｎ型エピタキシャル層２およびシリコン基板１
（不図示）をエッチングすることにより、一辺がＦに近
い開口を有するトレンチを形成できる。Then, using the trench mask pattern made of the silicon nitride film 20 as a mask, the silicon oxide film 3, the n-type epitaxial layer 2 and the silicon substrate 1 are formed.
By etching (not shown), a trench having an opening whose one side is close to F can be formed.

【００４０】以上のレイヤ以外の工程は先の実施例のそ
れと同じであるが、必要に応じて上述した以外のレイヤ
もＦピッチ間隔で２回に分けて形成していも良い。この
ような製造方法により、セル面積がＦ² に近いメモリセ
ルが得られる。図１４は、４つのセル面積（Ｆ² ，２Ｆ
² ，４Ｆ² ，８Ｆ² ）の場合についての、集積度とデザ
インルールとの関係を示す図である。The steps other than the above layers are the same as those of the previous embodiment, but layers other than those described above may be formed in two steps at the F pitch interval, if necessary. With such a manufacturing method, the cell area is F ² A memory cell close to is obtained. FIG. 14 shows four cell areas (F ² , 2F
² , 4F ² , 8F ² FIG. 6 is a diagram showing a relationship between the degree of integration and design rules in the case of (1).

【００４１】この図１４からセル面積が２Ｆ² の場合、
０．３５μｍのデザインルールで集積度は１Ｇビットと
なり、セル面積がＦ² の場合、０．５μｍのデザインル
ールでも集積度は１Ｇビットとなる。そして、セル面積
がＦ² の場合、０．２５μｍのデザインルールで集積度
は１６Ｇビットと飛躍的に高くなる。From FIG. 14, the cell area is 2F ² in the case of,
With a design rule of 0.35 μm, the degree of integration is 1 Gbit and the cell area is F ² In this case, even with the design rule of 0.5 μm, the degree of integration is 1 Gbit. The cell area is F ² In the case of, the degree of integration is dramatically increased to 16 Gbits under the design rule of 0.25 μm.

【００４２】このため、セル面積をＦ² 近くまで縮小で
きる本実施例の方法を用いることにより、高集積度のＤ
ＲＡＭを容易に実現できるようになる。なお、本実施例
では２Ｆのピッチ間隔で２回に分けてレイヤを形成する
場合について説明したが、従来よりセル面積が小さくな
るなら、ピッチ間隔は２Ｆより大きくても良い。Therefore, the cell area is set to F ² By using the method of this embodiment capable of reducing the size to a close range, D
The RAM can be easily realized. In the present embodiment, the case where the layers are formed in two steps at a pitch interval of 2F has been described, but the pitch interval may be larger than 2F as long as the cell area is smaller than in the conventional case.

【００４３】なお、本発明は、上記実施例に限られるも
のではない。例えば、上記実施例では、導電材料として
主に多結晶シリコンを用いているが、シリサイドや金属
或いはこれらの積層膜を用いてもかまわない。また、基
板やウェル等の導電型は、逆の導電型を用いてもかまわ
ない。また、図８〜１３に示したレイアウトパターン
も、種々変形することが可能である。また、キャパシタ
がＳＴＣ構造等の場合にも適用できる。その他、本発明
の要旨を逸脱しない範囲で種々変形して実施できる。The present invention is not limited to the above embodiment. For example, although polycrystalline silicon is mainly used as the conductive material in the above-described embodiments, silicide, metal, or a laminated film of these may be used. Further, the conductivity types of the substrate, the well, and the like may be opposite conductivity types. Further, the layout patterns shown in FIGS. 8 to 13 can be variously modified. It can also be applied to the case where the capacitor has an STC structure or the like. In addition, various modifications may be made without departing from the scope of the present invention.

【００４４】[0044]

【発明の効果】以上詳述したように本発明の半導体記憶
装置では、プレート電極の少なくとも一部分として半導
体基板自身を用いているのでキャパシタの構造が簡略す
る。この結果、キャパシタの微細化が図られ、集積度を
高めることができる。As described above in detail, in the semiconductor memory device of the present invention, since the semiconductor substrate itself is used as at least a part of the plate electrode, the structure of the capacitor is simplified. As a result, the capacitors can be miniaturized and the degree of integration can be increased.

【００４５】また、本発明の半導体記憶装置の製造方法
では、同一レイヤを２Ｆのピッチで２回に分けて形成し
ている。この結果、Ｆピッチ中に１つのデータ線等を形
成できるようになり、集積度を高めることができる。Further, in the method of manufacturing the semiconductor memory device of the present invention, the same layer is formed twice at a pitch of 2F. As a result, one data line or the like can be formed in the F pitch, and the degree of integration can be increased.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例に係るＤＲＡＭの平面図。FIG. 1 is a plan view of a DRAM according to an embodiment of the present invention.

【図２】図１のＤＲＡＭの断面図。2 is a cross-sectional view of the DRAM of FIG.

【図３】本発明の一実施例に係るＤＲＡＭの前半の製造
工程を示す工程断面図。FIG. 3 is a process cross-sectional view showing a first half manufacturing process of a DRAM according to an embodiment of the present invention.

【図４】本発明の一実施例に係るＤＲＡＭの後半の製造
工程を示す工程断面図。FIG. 4 is a process sectional view showing a manufacturing process of the latter half of the DRAM according to the embodiment of the present invention.

【図５】本発明の他の実施例に係るＤＲＡＭの平面図。FIG. 5 is a plan view of a DRAM according to another embodiment of the present invention.

【図６】図５のＤＲＡＭの断面図。6 is a sectional view of the DRAM of FIG.

【図７】図５のＤＲＡＭの断面図。7 is a cross-sectional view of the DRAM of FIG.

【図８】トレンチパターンの形成方法を示す工程平面
図。FIG. 8 is a process plan view showing a method for forming a trench pattern.

【図９】素子分離用絶縁膜パターンの形成方法を示す工
程平面図。FIG. 9 is a process plan view showing a method for forming an element isolation insulating film pattern.

【図１０】ワード線パターンの形成方法を示す工程平面
図。FIG. 10 is a process plan view showing a method of forming a word line pattern.

【図１１】データ線コンタクトパターンの形成方法を示
す工程平面図。FIG. 11 is a process plan view showing a method of forming a data line contact pattern.

【図１２】ビット線パターンの形成方法を示す工程平面
図。FIG. 12 is a process plan view showing a method of forming a bit line pattern.

【図１３】他のトレンチパターンの形成方法を示す工程
平面図。FIG. 13 is a process plan view showing another method of forming a trench pattern.

【図１４】集積度のデザインルールおよびセル面積の依
存性を示す図。FIG. 14 is a diagram showing the design rule of the degree of integration and the dependency of the cell area.

【図１５】ＮＡＮＤ型メモリセルブロックの等価回路を
示す図。FIG. 15 is a diagram showing an equivalent circuit of a NAND memory cell block.

【符号の説明】[Explanation of symbols]

１…シリコン基板（プレート電極）、２，１０，１０´
…エピタキシャル層、３，５，２１…シリコン酸化膜、
４，２０，２０´…シリコン窒化膜、６，６´…トレン
チ、７…キャパシタ絶縁膜、８…蓄積電極、９，９´…
酸化膜、１１…蓄積ノード開口部、１６…共通ソース・
ドレイン領域、１６´…セルブロック端部のドレイン領
域、１３，１３´…素子分離用絶縁膜、１４…ｐ型ウェ
ル、１７，１７´…データ線コンタクト、１９…フォト
レジストパターン（第１のトレンチパターン）、１９´
…フォトレジストパターン（第２のトレンチパター
ン）、ＷＬ₁ 〜ＷＬ₄ …ワード線（ゲート電極）、Ｂ
Ｌ，ＢＬ１，ＢＬ２…ビット線、ＦＳ…フィールドシー
ルド電極。1 ... Silicon substrate (plate electrode), 2, 10, 10 '
... Epitaxial layer, 3, 5, 21 ... Silicon oxide film,
4, 20, 20 '... Silicon nitride film, 6, 6' ... Trench, 7 ... Capacitor insulating film, 8 ... Storage electrode, 9, 9 '...
Oxide film, 11 ... Storage node opening, 16 ... Common source
Drain region, 16 '... Drain region at cell block end, 13, 13' ... Element isolation insulating film, 14 ... P-type well, 17, 17 '... Data line contact, 19 ... Photoresist pattern (first trench Pattern), 19 '
… Photoresist pattern (second trench pattern), WL _{1 to} WL ₄ … Word line (gate electrode), B
L, BL1, BL2 ... Bit line, FS ... Field shield electrode.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】半導体基板のメモリセル領域に設けられ、
直列接続された複数のＭＯＳトランジスタと、これらＭ
ＯＳトランジスタの共通ソース・ドレイン毎に接続され
た蓄積電極とプレート電極との間にキャパシタ絶縁膜を
介して形成されているトレンチ型キャパシタと、からな
るダイナミック型メモリセルを有する半導体記憶装置に
おいて、 前記プレート電極の少なくとも一部分が、前記半導体基
板からなることを特徴とする半導体記憶装置。1. A memory cell region of a semiconductor substrate is provided,
A plurality of MOS transistors connected in series and these M
A semiconductor memory device having a dynamic memory cell including a trench type capacitor formed between a storage electrode and a plate electrode connected to each common source / drain of an OS transistor with a capacitor insulating film interposed therebetween. A semiconductor memory device, wherein at least a part of a plate electrode is made of the semiconductor substrate. 【請求項２】半導体基板のメモリセル領域に設けられ、
直列接続された複数のＭＯＳトランジスタと、これら複
数のＭＯＳトランジスタの各共通ソース・ドレイン毎に
接続されたトレンチ型キャパシタと、からなるダイナミ
ック型メモリセルと、 前記複数のＭＯＳトランジスタの各ゲートに接続された
ワード線と、 前記複数のＭＯＳトランジスタのうち、一方の最端側の
ＭＯＳトランジスタのドレインに接続されたビット線と
を有する半導体記憶装置の製造方法において、 前記ワード線、前記ビット線、前記キャパシタのトレン
チパターン及び前記ダイナミック型メモリセルを区分す
る素子分離用絶縁膜のそれぞれの形成工程は、 ピッチ間隔が最小加工寸法の２倍の第１のワード線、第
１のビット線、第１のトレンチパターン及び第１の素子
分離用絶縁膜を形成する工程と、 ピッチ間隔が最小加工寸法の２倍で、前記第１の第１の
ワード線、前記第１のビット線、前記第１のトレンチパ
ターン及び前記第１の素子分離用絶縁膜とそれぞれ最小
加工寸法だけずれた第２のワード線、第２のビット線、
第２のトレンチパターン及び第２の素子分離用絶縁膜を
形成する工程とを有することを特徴とする半導体記憶装
置の製造方法。2. Provided in a memory cell region of a semiconductor substrate,
A dynamic memory cell including a plurality of MOS transistors connected in series and a trench type capacitor connected to each common source / drain of the plurality of MOS transistors, and connected to each gate of the plurality of MOS transistors. A word line, and a bit line connected to the drain of one of the MOS transistors on the most end side of the plurality of MOS transistors, the word line, the bit line, and the capacitor. In the step of forming the trench pattern and the element isolation insulating film for partitioning the dynamic memory cell, the first word line, the first bit line, and the first trench whose pitch interval is twice the minimum processing dimension are used. The process of forming the pattern and the first isolation insulating film, and the minimum pitch interval A second dimension which is twice as large as the working dimension and is deviated from the first first word line, the first bit line, the first trench pattern and the first element isolation insulating film by a minimum working dimension, respectively. Word line, second bit line,
And a step of forming a second trench pattern and a second isolation insulating film.