JPH06203464A - 複数記録情報信号の同時再生機能を有するディスクプレーヤ - Google Patents
複数記録情報信号の同時再生機能を有するディスクプレーヤInfo
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- JPH06203464A JPH06203464A JP34896592A JP34896592A JPH06203464A JP H06203464 A JPH06203464 A JP H06203464A JP 34896592 A JP34896592 A JP 34896592A JP 34896592 A JP34896592 A JP 34896592A JP H06203464 A JPH06203464 A JP H06203464A
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- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
- Optical Recording Or Reproduction (AREA)
- Management Or Editing Of Information On Record Carriers (AREA)
Abstract
(57)【要約】
【目的】 CLV型のディスクであっても単一のディス
クから複数の記録情報信号を同時に再生可能とする。 【構成】 ディスク1の所定記録レートに対応する回転
速度の2倍以上にてディスク1を回転駆動して所定記録
レートの2倍以上のレートで読取データを得、メモリに
おいて1の記憶領域12に所定量の読取データを書き込
む度にその1の記憶領域12の書込制御を停止し読取手
段の情報検出点を1の情報データD1における所定位置
から他の情報データD2における所定位置に移動せしめ
かつメモリにおいて他の記憶領域13の書込制御を開始
するとともに、メモリにおいて記憶領域毎に所定記録レ
ートに等しいレートで同時に読出して複数の情報データ
を得る。 【効果】 単一のピックアップでディスクにおける複数
の記録情報信号を通常の再生速度を維持しながら個々に
再生することができる。
クから複数の記録情報信号を同時に再生可能とする。 【構成】 ディスク1の所定記録レートに対応する回転
速度の2倍以上にてディスク1を回転駆動して所定記録
レートの2倍以上のレートで読取データを得、メモリに
おいて1の記憶領域12に所定量の読取データを書き込
む度にその1の記憶領域12の書込制御を停止し読取手
段の情報検出点を1の情報データD1における所定位置
から他の情報データD2における所定位置に移動せしめ
かつメモリにおいて他の記憶領域13の書込制御を開始
するとともに、メモリにおいて記憶領域毎に所定記録レ
ートに等しいレートで同時に読出して複数の情報データ
を得る。 【効果】 単一のピックアップでディスクにおける複数
の記録情報信号を通常の再生速度を維持しながら個々に
再生することができる。
Description
【0001】
【産業上の利用分野】本発明は、ディスクの記録情報を
再生するディスクプレーヤに関し、特に複数記録情報を
同時に再生するディスクプレーヤに関する。
再生するディスクプレーヤに関し、特に複数記録情報を
同時に再生するディスクプレーヤに関する。
【0002】
【従来の技術】CD(コンパクトディスク)の記録情報
を再生する従来の一般的なディスクプレーヤを図1に示
す。図1において、ディスク1は、例えばディジタルオ
ーディオ信号が所定フォーマットにて記録されている。
このディスク1は、スピンドル制御回路2によって駆動
されるスピンドルモータ3により回転せしめられつつ、
ピックアップ4により光学的にその記録情報が読み取ら
れる。ピックアップ4は、ディスク1から読み取った情
報たるRF(高周波)信号をRFアンプ5を介してデー
タ抽出回路6に供給する。データ抽出回路6は、供給さ
れたRF信号中の所定データを抽出し、抽出したデータ
(読取データ)をCD−DA復調/訂正回路7に転送す
る。CD−DA復調/訂正回路7は、転送されたデータ
の所定の復調及び訂正等の処理をなし、処理したデータ
をD/Aコンバータ8に転送する。D/Aコンバータ8
は、転送されたデータをアナログ信号に変換し、Lチャ
ンネル及びRチャンネルのオーディオ信号を出力する。
ピックアップ4は、ディスク1上の所定のトラックを追
従しかつ正確に記録情報を読み取るために、ピックアッ
プ制御回路9とCPU10との協働によりフォーカス制
御及びトラッキング制御並びにスライダー制御される。
CPU10はまた、かかるディスクプレーヤのシステム
コントローラとしてスピンドル制御回路2と協働してス
ピンドルモータ3を駆動制御する。
を再生する従来の一般的なディスクプレーヤを図1に示
す。図1において、ディスク1は、例えばディジタルオ
ーディオ信号が所定フォーマットにて記録されている。
このディスク1は、スピンドル制御回路2によって駆動
されるスピンドルモータ3により回転せしめられつつ、
ピックアップ4により光学的にその記録情報が読み取ら
れる。ピックアップ4は、ディスク1から読み取った情
報たるRF(高周波)信号をRFアンプ5を介してデー
タ抽出回路6に供給する。データ抽出回路6は、供給さ
れたRF信号中の所定データを抽出し、抽出したデータ
(読取データ)をCD−DA復調/訂正回路7に転送す
る。CD−DA復調/訂正回路7は、転送されたデータ
の所定の復調及び訂正等の処理をなし、処理したデータ
をD/Aコンバータ8に転送する。D/Aコンバータ8
は、転送されたデータをアナログ信号に変換し、Lチャ
ンネル及びRチャンネルのオーディオ信号を出力する。
ピックアップ4は、ディスク1上の所定のトラックを追
従しかつ正確に記録情報を読み取るために、ピックアッ
プ制御回路9とCPU10との協働によりフォーカス制
御及びトラッキング制御並びにスライダー制御される。
CPU10はまた、かかるディスクプレーヤのシステム
コントローラとしてスピンドル制御回路2と協働してス
ピンドルモータ3を駆動制御する。
【0003】このような構成のディスクプレーヤにおい
ては、ディスク1枚につきそのディスクに記録されてい
る単一のデータD1すなわち1曲のみを再生するもので
あり、ディスク1から同時に2曲を演奏することはでき
なかった。1枚のディスクから同時に2曲を再生する方
法として、2つのピックアップを設け、従って図の点線
で囲んだ部分の構成を2つ備えてなすことが考えられ
る。
ては、ディスク1枚につきそのディスクに記録されてい
る単一のデータD1すなわち1曲のみを再生するもので
あり、ディスク1から同時に2曲を演奏することはでき
なかった。1枚のディスクから同時に2曲を再生する方
法として、2つのピックアップを設け、従って図の点線
で囲んだ部分の構成を2つ備えてなすことが考えられ
る。
【0004】しかしながら、CLV(Constant Linear
Velocity)型のディスクを再生する場合は、読み取るピ
ックアップの位置がディスクの内周にあるときと外周に
あるときとでスピンドルサーボにおいてディスクに与え
るべき適切な回転数が異なるので、単純に図の点線枠部
分の構成を2つ備えるだけでは実現できない。また、通
常の回転数で、リアルタイムに2曲を再生するのは原理
的に無理である。
Velocity)型のディスクを再生する場合は、読み取るピ
ックアップの位置がディスクの内周にあるときと外周に
あるときとでスピンドルサーボにおいてディスクに与え
るべき適切な回転数が異なるので、単純に図の点線枠部
分の構成を2つ備えるだけでは実現できない。また、通
常の回転数で、リアルタイムに2曲を再生するのは原理
的に無理である。
【0005】
【発明が解決しようとする課題】本発明は、上述した点
に鑑みてなされたものであり、その目的とするところ
は、CLV型のディスクであっても単一のディスクから
複数の記録情報信号を同時に再生することのできるディ
スクプレーヤを提供することにある。
に鑑みてなされたものであり、その目的とするところ
は、CLV型のディスクであっても単一のディスクから
複数の記録情報信号を同時に再生することのできるディ
スクプレーヤを提供することにある。
【0006】
【課題を解決するための手段】本発明による複数記録情
報信号の同時再生機能を有するディスクプレーヤは、複
数の所定フォーマットの情報データが所定記録レートに
て記録されているディスクを回転駆動する回転駆動手段
と、ピックアップの情報検出点に対応する前記情報デー
タにおける所定位置に記録されている情報データを読み
取って読取データを得る読取手段と、前記読取データの
復調処理をなす復調手段と、前記読取手段の情報検出点
を前記ディスクの所定位置に移動せしめる読取位置制御
手段とを有するディスクプレーヤであって、前記読取デ
ータを記憶する少なくとも2つの記憶領域を有するメモ
リと、前記メモリにおいて前記記憶領域毎に前記所定記
録レートの2倍以上のレートで交互に書込制御するとと
もに前記記憶領域毎に前記所定記録レートに等しいレー
トで同時に読出制御するメモリ制御手段とを有し、前記
回転駆動手段は、前記所定記録レートに対応する回転速
度の2倍以上にて前記ディスクを回転駆動し、前記メモ
リ制御手段は、前記記憶領域のうちの1の記憶領域に所
定量の読取データが書き込まれる度に前記記憶領域のう
ちの1の記憶領域の書込制御を停止し前記記憶領域のう
ちの他の記憶領域の書込制御を開始し、前記読取位置制
御手段は、前記記憶領域のうちの1の記憶領域に所定量
の読取データが書き込まれる度に前記読取手段の情報検
出点を前記情報データのうちの1の情報データにおける
所定位置から他の情報データにおける所定位置に移動せ
しめることを特徴としている。
報信号の同時再生機能を有するディスクプレーヤは、複
数の所定フォーマットの情報データが所定記録レートに
て記録されているディスクを回転駆動する回転駆動手段
と、ピックアップの情報検出点に対応する前記情報デー
タにおける所定位置に記録されている情報データを読み
取って読取データを得る読取手段と、前記読取データの
復調処理をなす復調手段と、前記読取手段の情報検出点
を前記ディスクの所定位置に移動せしめる読取位置制御
手段とを有するディスクプレーヤであって、前記読取デ
ータを記憶する少なくとも2つの記憶領域を有するメモ
リと、前記メモリにおいて前記記憶領域毎に前記所定記
録レートの2倍以上のレートで交互に書込制御するとと
もに前記記憶領域毎に前記所定記録レートに等しいレー
トで同時に読出制御するメモリ制御手段とを有し、前記
回転駆動手段は、前記所定記録レートに対応する回転速
度の2倍以上にて前記ディスクを回転駆動し、前記メモ
リ制御手段は、前記記憶領域のうちの1の記憶領域に所
定量の読取データが書き込まれる度に前記記憶領域のう
ちの1の記憶領域の書込制御を停止し前記記憶領域のう
ちの他の記憶領域の書込制御を開始し、前記読取位置制
御手段は、前記記憶領域のうちの1の記憶領域に所定量
の読取データが書き込まれる度に前記読取手段の情報検
出点を前記情報データのうちの1の情報データにおける
所定位置から他の情報データにおける所定位置に移動せ
しめることを特徴としている。
【0007】
【作用】本発明による複数記録情報信号の同時再生機能
を有するディスクプレーヤは、ディスクの所定記録レー
トに対応する回転速度の2倍以上にてディスクを回転駆
動して当該所定記録レートの2倍以上のレートで読取デ
ータを得、メモリにおいて1の記憶領域に所定量の読取
データを書き込む度にその1の記憶領域の書込制御を停
止し読取手段の情報検出点を1の情報データにおける所
定位置から他の情報データにおける所定位置に移動せし
めかつメモリにおいて他の記憶領域の書込制御を開始す
るとともに、メモリにおいて記憶領域毎に所定記録レー
トに等しいレートで同時に読出して複数の情報データを
得る。
を有するディスクプレーヤは、ディスクの所定記録レー
トに対応する回転速度の2倍以上にてディスクを回転駆
動して当該所定記録レートの2倍以上のレートで読取デ
ータを得、メモリにおいて1の記憶領域に所定量の読取
データを書き込む度にその1の記憶領域の書込制御を停
止し読取手段の情報検出点を1の情報データにおける所
定位置から他の情報データにおける所定位置に移動せし
めかつメモリにおいて他の記憶領域の書込制御を開始す
るとともに、メモリにおいて記憶領域毎に所定記録レー
トに等しいレートで同時に読出して複数の情報データを
得る。
【0008】
【実施例】以下、本発明を図面を用いて詳細に説明す
る。図2は、本発明による一実施例のディスクプレーヤ
の構成を示すブロック図であり、図1と同等な部分は同
一の符号により示されている。図2において、ディスク
1は、スピンドル制御回路2とCPU10との協働によ
って駆動制御されるスピンドルモータ3により、通常回
転数の2倍以上の回転数で回転駆動される。このように
高速回転されたディスク1から第1のデータD1または
第2のデータD2がピックアップ4及びRFアンプ5並
びにデータ抽出回路6からなる読取系により読み取ら
れ、読み取られたデータがメモリー制御回路11に転送
される。メモリー制御回路11は、転送されるデータを
受け取り、受け取ったデータをCPU10との協働制御
により、第1のデータを第1メモリ12に、第2のデー
タを第2メモリ13に書き込む。この第1及び第2メモ
リ12,13は、例えばいわゆるFIFO(First-In F
irst-Out)型のメモリからなるものであり、アドレスが
最小アドレスから最大アドレスまで連続的に連なり、読
み出しと書き込みとが同じレートで行われる場合、その
読出アドレス及び書込アドレスは、最小アドレスから最
大アドレスへ、また最大アドレスの次に最小アドレスへ
遷移するものである。メモリー制御回路11はまた、第
1メモリ12及び第2メモリ13に書き込まれたデータ
をCPU10と協働して読み出し制御する。このメモリ
ー制御回路11の詳しい動作については後述する。メモ
リー制御回路11により読み出された第1メモリ12の
データ(D1)はCD−DA復調/訂正回路7に転送さ
れ、第2メモリ13のデータ(D2)はCD−DA復調
/訂正回路7Aに転送される。CD−DA復調/訂正回
路7及び7Aはそれぞれ転送されたデータの所定の復調
及び訂正等の処理をなし、処理したデータをD/Aコン
バータ8及び8Aに転送する。D/Aコンバータ8及び
8Aは、それぞれ、転送されたデータをアナログ信号に
変換し、Lチャンネル及びRチャンネルのオーディオ信
号を出力する。
る。図2は、本発明による一実施例のディスクプレーヤ
の構成を示すブロック図であり、図1と同等な部分は同
一の符号により示されている。図2において、ディスク
1は、スピンドル制御回路2とCPU10との協働によ
って駆動制御されるスピンドルモータ3により、通常回
転数の2倍以上の回転数で回転駆動される。このように
高速回転されたディスク1から第1のデータD1または
第2のデータD2がピックアップ4及びRFアンプ5並
びにデータ抽出回路6からなる読取系により読み取ら
れ、読み取られたデータがメモリー制御回路11に転送
される。メモリー制御回路11は、転送されるデータを
受け取り、受け取ったデータをCPU10との協働制御
により、第1のデータを第1メモリ12に、第2のデー
タを第2メモリ13に書き込む。この第1及び第2メモ
リ12,13は、例えばいわゆるFIFO(First-In F
irst-Out)型のメモリからなるものであり、アドレスが
最小アドレスから最大アドレスまで連続的に連なり、読
み出しと書き込みとが同じレートで行われる場合、その
読出アドレス及び書込アドレスは、最小アドレスから最
大アドレスへ、また最大アドレスの次に最小アドレスへ
遷移するものである。メモリー制御回路11はまた、第
1メモリ12及び第2メモリ13に書き込まれたデータ
をCPU10と協働して読み出し制御する。このメモリ
ー制御回路11の詳しい動作については後述する。メモ
リー制御回路11により読み出された第1メモリ12の
データ(D1)はCD−DA復調/訂正回路7に転送さ
れ、第2メモリ13のデータ(D2)はCD−DA復調
/訂正回路7Aに転送される。CD−DA復調/訂正回
路7及び7Aはそれぞれ転送されたデータの所定の復調
及び訂正等の処理をなし、処理したデータをD/Aコン
バータ8及び8Aに転送する。D/Aコンバータ8及び
8Aは、それぞれ、転送されたデータをアナログ信号に
変換し、Lチャンネル及びRチャンネルのオーディオ信
号を出力する。
【0009】図3ないし図7は、このような構成のディ
スクプレーヤにおけるCPU10の再生制御動作を説明
するためのフローチャートである。また、この図3ない
し図7のフローにより、第1及び第2メモリ12,13
は図8のタイムチャートの如く読み書き制御される。図
8において、図(a)は経過時間tに対する第1メモリ
12の書込アドレスADR1Wを、図(b)は経過時間t
に対する第1メモリ12の読出アドレスADR1Rを示
し、図(c)は経過時間tに対する第2メモリ13の書
込アドレスADR2Wを、図(d)は経過時間tに対する
第2メモリ13の読出アドレスADR2Rを示しており、
maxは最大アドレスを、minは最小アドレスをそれ
ぞれのアドレスにつき示している。これら図3ないし図
8を用いて上記ディスクプレーヤの動作を説明する。
スクプレーヤにおけるCPU10の再生制御動作を説明
するためのフローチャートである。また、この図3ない
し図7のフローにより、第1及び第2メモリ12,13
は図8のタイムチャートの如く読み書き制御される。図
8において、図(a)は経過時間tに対する第1メモリ
12の書込アドレスADR1Wを、図(b)は経過時間t
に対する第1メモリ12の読出アドレスADR1Rを示
し、図(c)は経過時間tに対する第2メモリ13の書
込アドレスADR2Wを、図(d)は経過時間tに対する
第2メモリ13の読出アドレスADR2Rを示しており、
maxは最大アドレスを、minは最小アドレスをそれ
ぞれのアドレスにつき示している。これら図3ないし図
8を用いて上記ディスクプレーヤの動作を説明する。
【0010】図3において、先ず、図示せぬ操作系より
当プレーヤの電源が立ち上げられ再生モードとされた
後、CPU10は、ディスク1の装着を確認すると、図
示せぬメインルーチンより当ルーチンに移行し、スピン
ドル制御回路2と共にスピンドルモータ3をして通常回
転数の4倍の回転数となるよう回転駆動せしめる(ステ
ップS1)。次にCPU10は、ピックアップ4をピッ
クアップ制御回路9をしてディスク1のリードインエリ
アに移送せしめるとともに、TOC(Table Of Content
s)情報を読み取る(ステップS2)。そしてCPU1
0は、図示せぬ操作系により再生指令が発せられたか否
かを判別する(ステップS3)。ステップS3におい
て、CPU10は、再生指令が発せられた場合にのみ操
作系により再生すべき曲の指定を行う曲指定ルーチンに
移行する(ステップS4)。ステップS4において、第
1の曲としてトラックナンバーn1が指定され、第2の
曲としてトラックナンバーn2が指定されると、CPU
10は、レジスタSEADR1にトラックナンバーn1
の曲頭アドレスTNn1を格納し、レジスタSTREG
2にトラックナンバーn2の曲頭アドレスTNn2を格
納する。ステップS4の曲の指定が終わると、第1及び
第2メモリ12,13の各々をクリアすると同時に、各
メモリのクリア状態を示すフラグCFLG1及びCFL
G2をそれぞれ“0”とする(ステップS5)。
当プレーヤの電源が立ち上げられ再生モードとされた
後、CPU10は、ディスク1の装着を確認すると、図
示せぬメインルーチンより当ルーチンに移行し、スピン
ドル制御回路2と共にスピンドルモータ3をして通常回
転数の4倍の回転数となるよう回転駆動せしめる(ステ
ップS1)。次にCPU10は、ピックアップ4をピッ
クアップ制御回路9をしてディスク1のリードインエリ
アに移送せしめるとともに、TOC(Table Of Content
s)情報を読み取る(ステップS2)。そしてCPU1
0は、図示せぬ操作系により再生指令が発せられたか否
かを判別する(ステップS3)。ステップS3におい
て、CPU10は、再生指令が発せられた場合にのみ操
作系により再生すべき曲の指定を行う曲指定ルーチンに
移行する(ステップS4)。ステップS4において、第
1の曲としてトラックナンバーn1が指定され、第2の
曲としてトラックナンバーn2が指定されると、CPU
10は、レジスタSEADR1にトラックナンバーn1
の曲頭アドレスTNn1を格納し、レジスタSTREG
2にトラックナンバーn2の曲頭アドレスTNn2を格
納する。ステップS4の曲の指定が終わると、第1及び
第2メモリ12,13の各々をクリアすると同時に、各
メモリのクリア状態を示すフラグCFLG1及びCFL
G2をそれぞれ“0”とする(ステップS5)。
【0011】以上が再生開始前の初期設定動作である。
図8におけるが如き時刻t0において上記初期設定動作
が終わると、CPU10は、図4のステップS6に移行
し、レジスタSEADR1に格納されているアドレスを
ピックアップ4及びピックアップ制御回路9をしてサー
チせしめる。そしてCPU10は、ステップS7に移行
し、かかるサーチが終了したか否かを判別し、時刻t1
においてサーチが終了するとステップS8に移行してク
リアフラグCFLG1が“0”であるか否かを判別す
る。このとき第1メモリ12は、先のステップS5にお
いてクリアされたばかりであるので、フラグCFLG1
は“0”であり、従ってステップS9に移行し、メモリ
制御回路11と協働して第1メモリ12の書込状態を判
別する。第1メモリ12の書込アドレスが最大アドレス
に達していない間はステップS10に移行し、読取デー
タを第1メモリ12に書き込む。このときスピンドルモ
ータ3は、先のステップS1により通常の4倍の速度で
回転しているので、ディスク1の記録情報も通常の4倍
のレートで読み取られかつ第1メモリー12に書き込ま
れることとなる。そして、CPU10は、ステップS1
0に移行して第1の曲を再生するか否かを判別し、再生
する場合のみステップS12に移行してメモリ制御回路
11と協働して第1メモリ12の読出制御をし、再びス
テップS8に移行する。ステップS12における読出制
御は、通常の転送レート(1倍速)で行われる。ステッ
プS11において、第1の曲を再生しない場合は第1メ
モリ12の読出制御を行わず、直ちにステップS8に移
行する。
図8におけるが如き時刻t0において上記初期設定動作
が終わると、CPU10は、図4のステップS6に移行
し、レジスタSEADR1に格納されているアドレスを
ピックアップ4及びピックアップ制御回路9をしてサー
チせしめる。そしてCPU10は、ステップS7に移行
し、かかるサーチが終了したか否かを判別し、時刻t1
においてサーチが終了するとステップS8に移行してク
リアフラグCFLG1が“0”であるか否かを判別す
る。このとき第1メモリ12は、先のステップS5にお
いてクリアされたばかりであるので、フラグCFLG1
は“0”であり、従ってステップS9に移行し、メモリ
制御回路11と協働して第1メモリ12の書込状態を判
別する。第1メモリ12の書込アドレスが最大アドレス
に達していない間はステップS10に移行し、読取デー
タを第1メモリ12に書き込む。このときスピンドルモ
ータ3は、先のステップS1により通常の4倍の速度で
回転しているので、ディスク1の記録情報も通常の4倍
のレートで読み取られかつ第1メモリー12に書き込ま
れることとなる。そして、CPU10は、ステップS1
0に移行して第1の曲を再生するか否かを判別し、再生
する場合のみステップS12に移行してメモリ制御回路
11と協働して第1メモリ12の読出制御をし、再びス
テップS8に移行する。ステップS12における読出制
御は、通常の転送レート(1倍速)で行われる。ステッ
プS11において、第1の曲を再生しない場合は第1メ
モリ12の読出制御を行わず、直ちにステップS8に移
行する。
【0012】以上のステップS8ないしS12のフロー
が繰り返されることによって図8における時刻t1から
時刻t2までの読み書き制御がなされる。図8におい
て、時刻t0から時刻t1までの時間はサーチ時間Ts
(例えばTs =0.5sec)を示しており、図(a)
中のW11は第1メモリ12において4倍レートでの書
込制御がなされていることを示しており、図(b)中の
R11は第1メモリ12において通常レートでの読出制
御がなされていることを示している。これにより書込ア
ドレスADR1Wの変化が読出アドレスADR1Rのそれよ
りも4倍程大きいことが分かる。また、ここでの第1及
び第2メモリは1倍速すなわち通常レートで8sec分
の記憶容量を有するものとしている。従って、かかるメ
モリを4倍レートで書き込む場合は全てのアドレスのデ
ータを更新するのに2secで済むことになる。故に時
刻t1からt2までの時間は2secであることが分か
る。
が繰り返されることによって図8における時刻t1から
時刻t2までの読み書き制御がなされる。図8におい
て、時刻t0から時刻t1までの時間はサーチ時間Ts
(例えばTs =0.5sec)を示しており、図(a)
中のW11は第1メモリ12において4倍レートでの書
込制御がなされていることを示しており、図(b)中の
R11は第1メモリ12において通常レートでの読出制
御がなされていることを示している。これにより書込ア
ドレスADR1Wの変化が読出アドレスADR1Rのそれよ
りも4倍程大きいことが分かる。また、ここでの第1及
び第2メモリは1倍速すなわち通常レートで8sec分
の記憶容量を有するものとしている。従って、かかるメ
モリを4倍レートで書き込む場合は全てのアドレスのデ
ータを更新するのに2secで済むことになる。故に時
刻t1からt2までの時間は2secであることが分か
る。
【0013】時刻t2において、上記繰り返しフローの
間CPU10がステップS9に移行し、第1メモリ12
の書込アドレスが最大アドレスmaxに達したことが判
別されると、CPU10は、図5のステップS13に移
行し、クリアフラグCFLG1を“1”とする。その後
ステップS14に移行し、その時点における読取データ
中のサブコードからアドレス(当該時点におけるピック
アップ4のディスク1上の読取位置を識別できる情報、
例えばタイムコード等)をレジスタSTREG1に格納
する。そしてCPU10は、ステップS15に移行して
メモリー制御回路11を介して第1メモリ12の書込制
御を停止し、ステップS16に移行してレジスタSTR
EG2の内容をレジスタSEADR2に格納する。次に
CPU10は、図6のステップS17に移行してレジス
タSEADR2に格納されているアドレスをピックアッ
プ4及びピックアップ制御回路9をしてサーチせしめ
る。そしてCPU10は、ステップS18に移行して、
かかるサーチが終了したか否かを判別し、時刻t3にお
いてサーチが終了するとステップS19に移行してクリ
アフラグCFLG2が“0”であるか否かを判別する。
このとき第2メモリ13は、先のステップS5において
クリアされたばかりであるので、フラグCFLG2は
“0”であり、従ってステップS20に移行し、メモリ
制御回路11と協働して第2メモリ13の書込状態を判
別する。第2メモリ13の書込アドレスが最大アドレス
に達していない間はステップS21に移行し、読取デー
タを第2メモリ13に書き込む。このときもスピンドル
モータ3は、ステップS1により通常の4倍の速度で回
転しているので、ディスク1の記録情報も通常の4倍の
レートで読み取られかつ第2メモリー13に書き込まれ
ることとなる。そして、CPU10は、ステップS22
に移行して第2の曲を再生するか否かを判別し、再生す
る場合のみステップS23に移行してメモリ制御回路1
1と協働して第2メモリ13の読出制御をし、再びステ
ップS19に移行する。ステップS23における読出制
御も、ステップS12と同様、通常の転送レート(1倍
速)で行われる。ステップS22において、第2の曲を
再生しない場合は第2メモリ13の読出制御を行わず、
直ちにステップS19に移行する。
間CPU10がステップS9に移行し、第1メモリ12
の書込アドレスが最大アドレスmaxに達したことが判
別されると、CPU10は、図5のステップS13に移
行し、クリアフラグCFLG1を“1”とする。その後
ステップS14に移行し、その時点における読取データ
中のサブコードからアドレス(当該時点におけるピック
アップ4のディスク1上の読取位置を識別できる情報、
例えばタイムコード等)をレジスタSTREG1に格納
する。そしてCPU10は、ステップS15に移行して
メモリー制御回路11を介して第1メモリ12の書込制
御を停止し、ステップS16に移行してレジスタSTR
EG2の内容をレジスタSEADR2に格納する。次に
CPU10は、図6のステップS17に移行してレジス
タSEADR2に格納されているアドレスをピックアッ
プ4及びピックアップ制御回路9をしてサーチせしめ
る。そしてCPU10は、ステップS18に移行して、
かかるサーチが終了したか否かを判別し、時刻t3にお
いてサーチが終了するとステップS19に移行してクリ
アフラグCFLG2が“0”であるか否かを判別する。
このとき第2メモリ13は、先のステップS5において
クリアされたばかりであるので、フラグCFLG2は
“0”であり、従ってステップS20に移行し、メモリ
制御回路11と協働して第2メモリ13の書込状態を判
別する。第2メモリ13の書込アドレスが最大アドレス
に達していない間はステップS21に移行し、読取デー
タを第2メモリ13に書き込む。このときもスピンドル
モータ3は、ステップS1により通常の4倍の速度で回
転しているので、ディスク1の記録情報も通常の4倍の
レートで読み取られかつ第2メモリー13に書き込まれ
ることとなる。そして、CPU10は、ステップS22
に移行して第2の曲を再生するか否かを判別し、再生す
る場合のみステップS23に移行してメモリ制御回路1
1と協働して第2メモリ13の読出制御をし、再びステ
ップS19に移行する。ステップS23における読出制
御も、ステップS12と同様、通常の転送レート(1倍
速)で行われる。ステップS22において、第2の曲を
再生しない場合は第2メモリ13の読出制御を行わず、
直ちにステップS19に移行する。
【0014】以上のステップS19ないしS23のフロ
ーが繰り返されることによって図8における時刻t3か
ら時刻t4までの読み書き制御がなされる。図8におい
て、時刻t2から時刻t3までの時間はサーチ時間Ts
(例えばTs =0.5sec)を示しており、図(c)
中のW21は第2メモリ13において4倍レートでの書
込制御がなされていることを示しており、図(d)中の
R21は第2メモリ13において通常レートでの読出制
御がなされていることを示している。これにより、第1
メモリ12と同様、書込アドレスADR2Wの変化が読出
アドレスADR2Rのそれよりも4倍程大きいことが分か
る。
ーが繰り返されることによって図8における時刻t3か
ら時刻t4までの読み書き制御がなされる。図8におい
て、時刻t2から時刻t3までの時間はサーチ時間Ts
(例えばTs =0.5sec)を示しており、図(c)
中のW21は第2メモリ13において4倍レートでの書
込制御がなされていることを示しており、図(d)中の
R21は第2メモリ13において通常レートでの読出制
御がなされていることを示している。これにより、第1
メモリ12と同様、書込アドレスADR2Wの変化が読出
アドレスADR2Rのそれよりも4倍程大きいことが分か
る。
【0015】時刻t4において、上記繰り返しフローの
間CPU10がステップS20に移行し、第2メモリ1
3の書込アドレスが最大アドレスmaxに達したことが
判別されると、CPU10は、図7のステップS24に
移行し、クリアフラグCFLG2を“1”とする。その
後ステップS25に移行し、その時点における読取デー
タ中のサブコードからアドレスをレジスタSTREG2
に格納する。そしてCPU10は、ステップS26に移
行してメモリー制御回路11を介して第2メモリ13の
書込制御を停止し、ステップS27に移行してレジスタ
STREG1の内容をレジスタSEADR1に格納す
る。次にCPU10は、図4のステップS6に移行して
レジスタSEADR1に格納されているアドレスをピッ
クアップ4及びピックアップ制御回路9をしてサーチせ
しめる。そしてCPU10は、ステップS7に移行し
て、かかるサーチが終了したか否かを判別し、時刻t5
においてサーチが終了するとステップS8に移行してク
リアフラグCFLG1が“0”であるか否かを判別す
る。このときクリアフラグCFLG1は、先のステップ
S13において“1”とされているので、ステップS2
8に移行し、メモリ制御回路11と協働して第1メモリ
12の書込状態を判別する。ステップS28において、
第1メモリ12の書込アドレスと読出アドレスとが一致
していない場合はステップS10に移行し、4倍レート
にて読取データを第1メモリ12に書き込む。そして、
CPU10は、ステップS11に移行して第1の曲を再
生するか否かを判別し、再生する場合のみステップS1
2に移行してメモリ制御回路11と協働して通常レート
にて第1メモリ12の読出制御をし、再びステップS8
に移行する。ステップS11において、第1の曲を再生
しない場合は第1メモリ12の読出制御を行わず、直ち
にステップS8に移行する。
間CPU10がステップS20に移行し、第2メモリ1
3の書込アドレスが最大アドレスmaxに達したことが
判別されると、CPU10は、図7のステップS24に
移行し、クリアフラグCFLG2を“1”とする。その
後ステップS25に移行し、その時点における読取デー
タ中のサブコードからアドレスをレジスタSTREG2
に格納する。そしてCPU10は、ステップS26に移
行してメモリー制御回路11を介して第2メモリ13の
書込制御を停止し、ステップS27に移行してレジスタ
STREG1の内容をレジスタSEADR1に格納す
る。次にCPU10は、図4のステップS6に移行して
レジスタSEADR1に格納されているアドレスをピッ
クアップ4及びピックアップ制御回路9をしてサーチせ
しめる。そしてCPU10は、ステップS7に移行し
て、かかるサーチが終了したか否かを判別し、時刻t5
においてサーチが終了するとステップS8に移行してク
リアフラグCFLG1が“0”であるか否かを判別す
る。このときクリアフラグCFLG1は、先のステップ
S13において“1”とされているので、ステップS2
8に移行し、メモリ制御回路11と協働して第1メモリ
12の書込状態を判別する。ステップS28において、
第1メモリ12の書込アドレスと読出アドレスとが一致
していない場合はステップS10に移行し、4倍レート
にて読取データを第1メモリ12に書き込む。そして、
CPU10は、ステップS11に移行して第1の曲を再
生するか否かを判別し、再生する場合のみステップS1
2に移行してメモリ制御回路11と協働して通常レート
にて第1メモリ12の読出制御をし、再びステップS8
に移行する。ステップS11において、第1の曲を再生
しない場合は第1メモリ12の読出制御を行わず、直ち
にステップS8に移行する。
【0016】以上のステップS8及びS28、ステップ
S10ないしS12のフローが繰り返されることによっ
て図8における時刻t5から時刻t6までの読み書き制
御がなされる。図8において、時刻t4から時刻t5ま
での時間はサーチ時間Ts を示しており、図(a)中の
W12は第1メモリ12において4倍レートでの書込制
御がなされていることを示しており、図(b)中のR1
2は第1メモリ12において通常レートでの読出制御が
なされていることを示している。また、時刻t6におい
て第1メモリ12の書込アドレスと読出アドレスとがA
1で一致していることが示されている。
S10ないしS12のフローが繰り返されることによっ
て図8における時刻t5から時刻t6までの読み書き制
御がなされる。図8において、時刻t4から時刻t5ま
での時間はサーチ時間Ts を示しており、図(a)中の
W12は第1メモリ12において4倍レートでの書込制
御がなされていることを示しており、図(b)中のR1
2は第1メモリ12において通常レートでの読出制御が
なされていることを示している。また、時刻t6におい
て第1メモリ12の書込アドレスと読出アドレスとがA
1で一致していることが示されている。
【0017】時刻t6において、上記繰り返しフローの
間CPU10がステップS28に移行し、第1メモリ1
2の書込アドレスと読出アドレスとが一致していること
が判別されると、CPU10は、図5のステップS14
に移行し、その時点における読取データ中のサブコード
からアドレスをレジスタSTREG1に格納する。そし
てCPU10は、ステップS15に移行してメモリー制
御回路11を介して第1メモリ12の書込制御を停止
し、ステップS16に移行してレジスタSTREG2の
内容をレジスタSEADR2に格納する。次にCPU1
0は、図6のステップS17に移行してレジスタSEA
DR2に格納されているアドレスをピックアップ4及び
ピックアップ制御回路9をしてサーチせしめる。そして
CPU10は、ステップS18に移行して、かかるサー
チが終了したか否かを判別し、時刻t7においてサーチ
が終了するとステップS19に移行してクリアフラグC
FLG2が“0”であるか否かを判別する。このときク
リアフラグCFLG2は、先のステップS24において
“1”とされているので、ステップS29に移行し、メ
モリ制御回路11と協働して第2メモリ13の書込状態
を判別する。ステップS29において、第2メモリ13
の書込アドレスと読出アドレスとが一致していない場合
はステップS21に移行し、4倍レートにて読取データ
を第2メモリ13に書き込む。そして、CPU10は、
ステップS22に移行して第2の曲を再生するか否かを
判別し、再生する場合のみステップS23に移行してメ
モリ制御回路11と協働して通常レートにて第2メモリ
13の読出制御をし、再びステップS19に移行する。
ステップS22において、第2の曲を再生しない場合は
第2メモリ13の読出制御を行わず、直ちにステップS
19に移行する。
間CPU10がステップS28に移行し、第1メモリ1
2の書込アドレスと読出アドレスとが一致していること
が判別されると、CPU10は、図5のステップS14
に移行し、その時点における読取データ中のサブコード
からアドレスをレジスタSTREG1に格納する。そし
てCPU10は、ステップS15に移行してメモリー制
御回路11を介して第1メモリ12の書込制御を停止
し、ステップS16に移行してレジスタSTREG2の
内容をレジスタSEADR2に格納する。次にCPU1
0は、図6のステップS17に移行してレジスタSEA
DR2に格納されているアドレスをピックアップ4及び
ピックアップ制御回路9をしてサーチせしめる。そして
CPU10は、ステップS18に移行して、かかるサー
チが終了したか否かを判別し、時刻t7においてサーチ
が終了するとステップS19に移行してクリアフラグC
FLG2が“0”であるか否かを判別する。このときク
リアフラグCFLG2は、先のステップS24において
“1”とされているので、ステップS29に移行し、メ
モリ制御回路11と協働して第2メモリ13の書込状態
を判別する。ステップS29において、第2メモリ13
の書込アドレスと読出アドレスとが一致していない場合
はステップS21に移行し、4倍レートにて読取データ
を第2メモリ13に書き込む。そして、CPU10は、
ステップS22に移行して第2の曲を再生するか否かを
判別し、再生する場合のみステップS23に移行してメ
モリ制御回路11と協働して通常レートにて第2メモリ
13の読出制御をし、再びステップS19に移行する。
ステップS22において、第2の曲を再生しない場合は
第2メモリ13の読出制御を行わず、直ちにステップS
19に移行する。
【0018】以上のステップS19及びS29、ステッ
プS21ないしS23のフローが繰り返されることによ
って図8における時刻t7から時刻t8までの読み書き
制御がなされる。図8において、時刻t6から時刻t7
までの時間はサーチ時間Tsを示しており、図(c)中
のW22は第2メモリ13において4倍レートでの書込
制御がなされていることを示しており、図(d)中のR
22は第2メモリ13において通常レートでの読出制御
がなされていることを示している。また、時刻t8にお
いて第2メモリ13の書込アドレスと読出アドレスとが
A2で一致していることが示されている。
プS21ないしS23のフローが繰り返されることによ
って図8における時刻t7から時刻t8までの読み書き
制御がなされる。図8において、時刻t6から時刻t7
までの時間はサーチ時間Tsを示しており、図(c)中
のW22は第2メモリ13において4倍レートでの書込
制御がなされていることを示しており、図(d)中のR
22は第2メモリ13において通常レートでの読出制御
がなされていることを示している。また、時刻t8にお
いて第2メモリ13の書込アドレスと読出アドレスとが
A2で一致していることが示されている。
【0019】こうして、CPU10は、時刻t8以降に
ついても上述したような時刻t4ないしt6における読
み書き制御と時刻t6ないし時刻t8における読み書き
制御とを交互に繰り返すこととなる。なお、図3ないし
図7における繰り返しフローの中止はかかるフローに割
り込みがなされ図示せぬメインフローに移行することに
より実行される。
ついても上述したような時刻t4ないしt6における読
み書き制御と時刻t6ないし時刻t8における読み書き
制御とを交互に繰り返すこととなる。なお、図3ないし
図7における繰り返しフローの中止はかかるフローに割
り込みがなされ図示せぬメインフローに移行することに
より実行される。
【0020】このように、本実施例においては、常時デ
ィスク1から読み取るデータのレートを通常の4倍と
し、第1または第2メモリが未読出の書込データで満杯
になる度に(いわゆるfull状態になる度に)読み取
るデータを切り換え、読み取ったデータを空いている第
1または第2メモリに振り分けて書き込んでいる。そし
て、かかる第1及び第2メモリにおいては、通常のレー
トで読出制御がそれぞれ継続してなされるので、単一の
ピックアップでディスク1における2つの記録情報を、
通常の再生速度を維持しながら再生することができるの
である。
ィスク1から読み取るデータのレートを通常の4倍と
し、第1または第2メモリが未読出の書込データで満杯
になる度に(いわゆるfull状態になる度に)読み取
るデータを切り換え、読み取ったデータを空いている第
1または第2メモリに振り分けて書き込んでいる。そし
て、かかる第1及び第2メモリにおいては、通常のレー
トで読出制御がそれぞれ継続してなされるので、単一の
ピックアップでディスク1における2つの記録情報を、
通常の再生速度を維持しながら再生することができるの
である。
【0021】また、本実施例において、第1のデータD
1を日本語で歌われている曲とし、第2のデータD2を
英語で歌われている第1のデータD1と同じ曲とし、両
者の再生タイミングを適当にとれば、ユーザーは、日本
語と英語を瞬時に切り換えて楽しむことができる。ま
た、これを用いて語学の学習に役立つものともなる。さ
らに、第1のデータD1をヴォーカル入りの曲とし、第
2のデータD2をカラオケ用としてヴォーカル抜けの第
1のデータD1と同じ曲とすれば、ユーザーは第1のデ
ータD1におけるお手本曲と第2データD2におけるカ
ラオケ曲を瞬時に切り換えて楽しむことができ、カラオ
ケ練習用として役立つものとなる。また、第1と第2の
データの再生タイミングをフレーム単位で完全にシンク
ロしてスタートさせれば、4chのCD−DA再生が楽
しめる。但し、図2のように、D/Aコンバータは2セ
ット必要である。
1を日本語で歌われている曲とし、第2のデータD2を
英語で歌われている第1のデータD1と同じ曲とし、両
者の再生タイミングを適当にとれば、ユーザーは、日本
語と英語を瞬時に切り換えて楽しむことができる。ま
た、これを用いて語学の学習に役立つものともなる。さ
らに、第1のデータD1をヴォーカル入りの曲とし、第
2のデータD2をカラオケ用としてヴォーカル抜けの第
1のデータD1と同じ曲とすれば、ユーザーは第1のデ
ータD1におけるお手本曲と第2データD2におけるカ
ラオケ曲を瞬時に切り換えて楽しむことができ、カラオ
ケ練習用として役立つものとなる。また、第1と第2の
データの再生タイミングをフレーム単位で完全にシンク
ロしてスタートさせれば、4chのCD−DA再生が楽
しめる。但し、図2のように、D/Aコンバータは2セ
ット必要である。
【0022】また、図9は本発明による他の実施例のデ
ィスクプレーヤの構成を示すブロック図であり、図2と
同等な部分は同一の符号により示されている。図9にお
いて、ディスクプレーヤは、第1のデータD1をCD−
DAデータ(CDフォーマットのディジタルオーディオ
データ)とし、第2のデータD2RをCD−ROMデー
タ(CD−ROM形式データ)としたディスク1Rを扱
う。このプレーヤにおいても、第1のデータ(D1)に
関しては、図2と同様、CD−DA復調/訂正回路7を
経てオーディオ信号の再生がなされる。第2のデータ
(D2R)に関してはCD−DA復調/訂正回路7Aを
経た後、CD−ROM復調/訂正回路16及びバッファ
RAM17により所定の復調/訂正処理がなされ、SC
SI(Small Computer System Interface )14を介し
てホストCPU15に転送される。
ィスクプレーヤの構成を示すブロック図であり、図2と
同等な部分は同一の符号により示されている。図9にお
いて、ディスクプレーヤは、第1のデータD1をCD−
DAデータ(CDフォーマットのディジタルオーディオ
データ)とし、第2のデータD2RをCD−ROMデー
タ(CD−ROM形式データ)としたディスク1Rを扱
う。このプレーヤにおいても、第1のデータ(D1)に
関しては、図2と同様、CD−DA復調/訂正回路7を
経てオーディオ信号の再生がなされる。第2のデータ
(D2R)に関してはCD−DA復調/訂正回路7Aを
経た後、CD−ROM復調/訂正回路16及びバッファ
RAM17により所定の復調/訂正処理がなされ、SC
SI(Small Computer System Interface )14を介し
てホストCPU15に転送される。
【0023】メモリ制御回路11及びCPU10、並び
に第1,第2メモリ12,13の構成及び動作は図2の
実施例と同様である。本実施例においては、第1のデー
タD1について音楽再生しておく一方、第2のデータD
2R(ROMデータ)を静止画データとしてこれを画像
再生すれば、音声付き絵本ができる。第2のデータD2
Rを動画データとしてこれを画像再生すれば、ビデオ付
きカラオケができる。また、第2のデータD2Rをゲー
ム用のコンピュータデータとしてこれを処理する一方、
途切れることなく第1データについて音楽再生すること
ができるので、ゲームを進行させながら、バックグラウ
ンドミュージックを演奏することができる。
に第1,第2メモリ12,13の構成及び動作は図2の
実施例と同様である。本実施例においては、第1のデー
タD1について音楽再生しておく一方、第2のデータD
2R(ROMデータ)を静止画データとしてこれを画像
再生すれば、音声付き絵本ができる。第2のデータD2
Rを動画データとしてこれを画像再生すれば、ビデオ付
きカラオケができる。また、第2のデータD2Rをゲー
ム用のコンピュータデータとしてこれを処理する一方、
途切れることなく第1データについて音楽再生すること
ができるので、ゲームを進行させながら、バックグラウ
ンドミュージックを演奏することができる。
【0024】以上のように、上記各実施例においては、
単一ピックアップによる複数記録情報の再生をなし得る
とともに、CDソフトのアプリケーションが大いに広が
るという効果を奏する。なお、本発明は、同時再生する
曲を2曲とすることに限定されることなく、サーチスピ
ードの高速化と、メモリー容量の増加、回転数のより高
速化によって、3曲,4曲,……と同時再生が可能であ
る。また、第1メモリー12と第2のメモリー13は、
同一のRAMとしてアドレスを切り換えて使用しても良
いし、それぞれ独立したRAMを用いても良い。
単一ピックアップによる複数記録情報の再生をなし得る
とともに、CDソフトのアプリケーションが大いに広が
るという効果を奏する。なお、本発明は、同時再生する
曲を2曲とすることに限定されることなく、サーチスピ
ードの高速化と、メモリー容量の増加、回転数のより高
速化によって、3曲,4曲,……と同時再生が可能であ
る。また、第1メモリー12と第2のメモリー13は、
同一のRAMとしてアドレスを切り換えて使用しても良
いし、それぞれ独立したRAMを用いても良い。
【0025】また、上記各実施例においては、読取レー
トを通常の4倍としたが、これに限定されることなく、
サーチ時間等を無視すれば、読取レートは通常の2倍以
上としても原理的に実現できることは言うまでもない。
トを通常の4倍としたが、これに限定されることなく、
サーチ時間等を無視すれば、読取レートは通常の2倍以
上としても原理的に実現できることは言うまでもない。
【0026】
【発明の効果】以上詳述した如く、本発明によれば、デ
ィスクの所定記録レートに対応する回転速度の2倍以上
にてディスクを回転駆動して当該所定記録レートの2倍
以上のレートで読取データを得、メモリにおいて1の記
憶領域に所定量の読取データを書き込む度にその1の記
憶領域の書込制御を停止し読取手段の情報検出点を1の
情報データにおける所定位置から他の情報データにおけ
る所定位置に移動せしめかつメモリにおいて他の記憶領
域の書込制御を開始するとともに、メモリにおいて記憶
領域毎に所定記録レートに等しいレートで同時に読出し
て複数の情報データを得るので、CLV型のディスクで
あっても単一のディスクから複数の記録情報信号を同時
に再生することができる。また、単一のピックアップで
ディスクにおける複数の記録情報を、通常の再生速度を
維持しながら個々に再生することができる。
ィスクの所定記録レートに対応する回転速度の2倍以上
にてディスクを回転駆動して当該所定記録レートの2倍
以上のレートで読取データを得、メモリにおいて1の記
憶領域に所定量の読取データを書き込む度にその1の記
憶領域の書込制御を停止し読取手段の情報検出点を1の
情報データにおける所定位置から他の情報データにおけ
る所定位置に移動せしめかつメモリにおいて他の記憶領
域の書込制御を開始するとともに、メモリにおいて記憶
領域毎に所定記録レートに等しいレートで同時に読出し
て複数の情報データを得るので、CLV型のディスクで
あっても単一のディスクから複数の記録情報信号を同時
に再生することができる。また、単一のピックアップで
ディスクにおける複数の記録情報を、通常の再生速度を
維持しながら個々に再生することができる。
【図1】CD(コンパクトディスク)の記録情報を再生
する従来の一般的なディスクプレーヤを示すブロック
図。
する従来の一般的なディスクプレーヤを示すブロック
図。
【図2】本発明による一実施例のディスクプレーヤの構
成を示すブロック図。
成を示すブロック図。
【図3】図2のディスクプレーヤにおけるCPUの処理
手順を示すフローチャート(初期設定動作フロー)。
手順を示すフローチャート(初期設定動作フロー)。
【図4】図2のディスクプレーヤにおけるCPUの処理
手順を示すフローチャート(第1の曲の再生動作フロ
ー)。
手順を示すフローチャート(第1の曲の再生動作フロ
ー)。
【図5】図2のディスクプレーヤにおけるCPUの処理
手順を示すフローチャート(第1の曲の第1メモリへの
書込制御停止動作フロー)。
手順を示すフローチャート(第1の曲の第1メモリへの
書込制御停止動作フロー)。
【図6】図2のディスクプレーヤにおけるCPUの処理
手順を示すフローチャート(第2の曲の再生動作フロ
ー)。
手順を示すフローチャート(第2の曲の再生動作フロ
ー)。
【図7】図2のディスクプレーヤにおけるCPUの処理
手順を示すフローチャート(第2の曲の第2メモリへの
書込制御停止動作フロー)。
手順を示すフローチャート(第2の曲の第2メモリへの
書込制御停止動作フロー)。
【図8】図3ないし図7のフローチャートにより制御さ
れる第1及び第2メモリの経過時間に対する読出アドレ
ス及び書込アドレスを示すタイムチャート。
れる第1及び第2メモリの経過時間に対する読出アドレ
ス及び書込アドレスを示すタイムチャート。
【図9】本発明による他の実施例のディスクプレーヤの
構成を示すブロック図。
構成を示すブロック図。
1 ディスク 2 スピンドル制御回路 3 スピンドルモータ 4 ピックアップ 5 RFアンプ 6 データ抽出回路 7,7A CD−DA復調/訂正回路 8,8A D/Aコンバータ 9 ピックアップ制御回路 10 CPU 11 メモリ制御回路 12 第1メモリ 13 第2メモリ 14 SCSI 15 ホストCPU 16 CD−ROM復調/訂正回路 17 バッファRAM
Claims (2)
- 【請求項1】 複数の所定フォーマットの情報データが
所定記録レートにて記録されているディスクを回転駆動
する回転駆動手段と、ピックアップの情報検出点に対応
する前記情報データにおける所定位置に記録されている
情報データを読み取って読取データを得る読取手段と、
前記読取データの復調処理をなす復調手段と、前記読取
手段の情報検出点を前記ディスクの所定位置に移動せし
める読取位置制御手段とを有するディスクプレーヤであ
って、 前記読取データを記憶する少なくとも2つの記憶領域を
有するメモリと、前記メモリにおいて前記記憶領域毎に
前記所定記録レートの2倍以上のレートで交互に書込制
御するとともに前記記憶領域毎に前記所定記録レートに
等しいレートで同時に読出制御するメモリ制御手段とを
有し、前記回転駆動手段は、前記所定記録レートに対応
する回転速度の2倍以上にて前記ディスクを回転駆動
し、前記メモリ制御手段は、前記記憶領域のうちの1の
記憶領域に所定量の読取データが書き込まれる度に前記
記憶領域のうちの1の記憶領域の書込制御を停止し前記
記憶領域のうちの他の記憶領域の書込制御を開始し、前
記読取位置制御手段は、前記記憶領域のうちの1の記憶
領域に所定量の読取データが書き込まれる度に前記読取
手段の情報検出点を前記情報データのうちの1の情報デ
ータにおける所定位置から他の情報データにおける所定
位置に移動せしめることを特徴とする複数記録情報信号
の同時再生機能を有するディスクプレーヤ。 - 【請求項2】 前記メモリ制御手段は、前記記憶領域の
うちの1の記憶領域が書込不能となる度に前記記憶領域
のうちの1の記憶領域の書込制御を停止し前記記憶領域
のうちの他の記憶領域の書込制御を開始することを特徴
とする請求項1記載の複数記録情報信号の同時再生機能
を有するディスクプレーヤ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34896592A JPH06203464A (ja) | 1992-12-28 | 1992-12-28 | 複数記録情報信号の同時再生機能を有するディスクプレーヤ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34896592A JPH06203464A (ja) | 1992-12-28 | 1992-12-28 | 複数記録情報信号の同時再生機能を有するディスクプレーヤ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06203464A true JPH06203464A (ja) | 1994-07-22 |
Family
ID=18400587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34896592A Pending JPH06203464A (ja) | 1992-12-28 | 1992-12-28 | 複数記録情報信号の同時再生機能を有するディスクプレーヤ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06203464A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08249821A (ja) * | 1995-03-13 | 1996-09-27 | Alpine Electron Inc | 蓄積型記録媒体の再生方法 |
KR100736055B1 (ko) * | 1997-08-22 | 2007-12-07 | 소니 가부시끼 가이샤 | 기록방법,기록장치,재생방법및재생장치 |
-
1992
- 1992-12-28 JP JP34896592A patent/JPH06203464A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08249821A (ja) * | 1995-03-13 | 1996-09-27 | Alpine Electron Inc | 蓄積型記録媒体の再生方法 |
KR100736055B1 (ko) * | 1997-08-22 | 2007-12-07 | 소니 가부시끼 가이샤 | 기록방법,기록장치,재생방법및재생장치 |
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