JPH06202981A - Information processor and status data transfer control method in the same - Google Patents

Abstract

PURPOSE:To shorten access time and speed up processing by inhibiting respective buses extending from a CPU to adapters from being occupied for a long period of time. CONSTITUTION:The information processor is equipped with plural buses 7, 8, and 9 which is hierarchically constituted, bus conversion parts 2, 3, a processor 1, and adapters 6-1 and 6-2; and a register 10 which stores status data read out of the adapters 6-1 and 6-2 is connected to the high speed bus 7 and the data stored in the register 10 are read out by the processor 1 not through the general bus 9. Further, a bus conversion part 3 is provided with a status read control part 12 which reads the status data out of the respective adapters 6-1 and 6-2. At this time, the status data are read out of the adapters 6-1 and 6-2 when the versatile bus 9 is not used (1) and at the time of normal access (2) by using a signal line irrelevant to the access.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、システム拡張のための
汎用バスを備え、該汎用バスに、各種アダプタを接続し
た情報処理装置及び、該情報処理装置におけるステータ
スデータ転送制御方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus having a general-purpose bus for system expansion, and various adapters connected to the general-purpose bus, and a status data transfer control method in the information processing apparatus.

【０００２】[0002]

【従来の技術】図８は、従来例を示した図であり、図８
中、１は中央処理装置（Central Processing Unit ：以
下「ＣＰＵ」という）、２、３はバス変換部、４はキャ
ッシュメモリ（Cashe Memory）、５はメインメモリ、６
−１、６−２、６−３、６−４、・・・はアダプタ、７
は高速バス、８は中速バス、９は汎用バスを示す。2. Description of the Related Art FIG. 8 is a diagram showing a conventional example.
Among them, 1 is a central processing unit (hereinafter referred to as “CPU”), 2 is a bus conversion unit, 4 is a cache memory, 5 is a main memory, 6
-1, 6-2, 6-3, 6-4, ... Are adapters, 7
Indicates a high-speed bus, 8 indicates a medium-speed bus, and 9 indicates a general-purpose bus.

【０００３】：情報処理装置の構成の説明 従来の情報処理装置（例えば、ワークステーション）の
構成図を図８に示す。図示のように、この装置には、Ｃ
ＰＵ１、キャッシュメモリ４、メインメモリ５及び複数
のアダプタ６−１、６−２・・・が設けてある。Description of Configuration of Information Processing Device FIG. 8 shows a configuration diagram of a conventional information processing device (for example, a workstation). As shown, this device has a C
A PU 1, a cache memory 4, a main memory 5, and a plurality of adapters 6-1, 6-2, ... Are provided.

【０００４】この場合、バスは、キャッシュメモリのた
めの高速バス７と、メインメモリ５のための中速バス８
と、システム拡張のための汎用バス９とから構成されて
いて、バスが階層化されている。In this case, the bus is a high speed bus 7 for the cache memory and a medium speed bus 8 for the main memory 5.
And a general-purpose bus 9 for system expansion, and the buses are hierarchized.

【０００５】そして、高速バス７と中速バス８の間に
は、バス変換部２を設け、中速バス８と汎用バス９との
間には、バス変換部３が設けてある。このようなバスの
階層化構成により、ＣＰＵ１の動作周波数を向上させて
いる。A bus converter 2 is provided between the high-speed bus 7 and the medium-speed bus 8, and a bus converter 3 is provided between the medium-speed bus 8 and the general-purpose bus 9. With such a hierarchical structure of the bus, the operating frequency of the CPU 1 is improved.

【０００６】：動作の説明 図８において、例えば、ＣＰＵ１からアダプタ６−１へ
の信号伝達経路は、ＣＰＵ１→高速バス７→バス変換部
２→中速バス８→バス変換部３→汎用バス９→アダプタ
６−１の順であり、アダプタ６−１からＣＰＵ１への信
号伝達経路は、上記の経路と逆である。Description of Operation In FIG. 8, for example, the signal transmission path from the CPU 1 to the adapter 6-1 is as follows: CPU 1 → high speed bus 7 → bus converter 2 → medium speed bus 8 → bus converter 3 → general-purpose bus 9 → The order is adapter 6-1 and the signal transmission path from the adapter 6-1 to the CPU 1 is the reverse of the above path.

【０００７】従って、例えば、ＣＰＵ１から汎用バス９
上のアダプタ１６−１に対してアクセスする場合、バス
変換部２とバス変換部３により、バス変換が行われる。
このため、１回のサイクル時間が長くなってきている。Therefore, for example, from the CPU 1 to the general-purpose bus 9
When accessing the upper adapter 16-1, the bus conversion unit 2 and the bus conversion unit 3 perform bus conversion.
For this reason, one cycle time is becoming longer.

【０００８】このような点を改善するため、多くの情報
処理装置では、ＣＰＵ１からのデータの書き込み動作に
関しては、それぞれ、バス変換部２、３でバッファ（図
示省略）を用意し、このバッファにアドレス／データを
書き込むことで、１つのバスサイクルを終了させている
（ライトの突き放し）。In order to improve such a point, in many information processing apparatuses, a buffer (not shown) is prepared in each of the bus conversion units 2 and 3 for the data writing operation from the CPU 1, and the buffer is provided in this buffer. One bus cycle is completed by writing the address / data (a write is released).

【０００９】[0009]

【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。 （１）、ＣＰＵからアダプタへのアクセス時には、バス
変換部により、何回かのバス変換を行うため、１回のサ
イクル時間が長くなっている。SUMMARY OF THE INVENTION The above-mentioned conventional devices have the following problems. (1) At the time of access from the CPU to the adapter, the bus conversion unit performs several times of bus conversion, so that one cycle time is long.

【００１０】（２）、１回のサイクル時間を短くするた
め、各バス変換部でバッファを用意し、ＣＰＵがこのバ
ッファにアドレス／データを書き込むことで、１つのバ
スサイクルを終了させることも行われていた。(2) In order to shorten one cycle time, a buffer is prepared in each bus conversion unit, and the CPU writes the address / data into this buffer, thereby completing one bus cycle. It was being appreciated.

【００１１】しかし、このような方式においても、ＣＰ
Ｕがアダプタからデータを読み出す時には、アドレスが
アダプタに到達し、データが読み出されて、ＣＰＵに戻
ってくるまで、それぞれのバスを保持しておく必要があ
り、長いサイクルとなっていた。However, even in such a system, the CP
When U reads data from the adapter, each bus needs to be held until the address reaches the adapter, the data is read, and returns to the CPU, which is a long cycle.

【００１２】本発明は、このような従来の課題を解決
し、ＣＰＵからアダプタに至る各バスを、長時間専有し
ないようにし、アクセス時間を短くして、処理を高速化
することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to solve such a conventional problem, to avoid occupying each bus from the CPU to the adapter for a long time, shorten the access time, and speed up the processing. .

【００１３】[0013]

【課題を解決するための手段】図１は本発明の原理説明
図であり、図１中、図８と同じものは、同一符号で示し
てある。また、１０はレジスタ、１２はステータス読み
出し制御部を示す。FIG. 1 is a diagram for explaining the principle of the present invention. In FIG. 1, the same parts as those in FIG. 8 are designated by the same reference numerals. Further, 10 is a register, and 12 is a status read control unit.

【００１４】本発明は上記の課題を解決するため、次の
ように構成した。 （１）、システム拡張のための汎用バス９を含む、階層
化された複数のバス７、８、９を具備すると共に、異な
るバス７、８、９間に接続したバス変換部２、３と、上
記バスの内、最も高速のバス７に接続したプロセッサ１
と、上記汎用バス９に接続したアダプタ６−１、６−
２、・・・とを具備した情報処理装置において、上記プ
ロセッサ１を接続したバスと同じバス７に、上記アダプ
タ６−１、６−２、・・・から読み出したステータスデ
ータ（アダプタの状態情報）を格納するレジスタ１０を
接続し、該レジスタ１０に格納したステータスデータ
を、上記プロセッサ１が、汎用バス９を介さないで、読
み出せるようにした。In order to solve the above problems, the present invention has the following configuration. (1) A plurality of hierarchical buses 7, 8, 9 including a general-purpose bus 9 for system expansion are provided, and bus conversion units 2, 3 connected between different buses 7, 8, 9 are provided. , The processor 1 connected to the fastest bus 7 of the above buses
And the adapters 6-1 and 6- connected to the general-purpose bus 9
In the information processing apparatus including the ..., Status data read from the adapters 6-1, 6-2 ,. ) Is connected to the register 10, and the status data stored in the register 10 can be read by the processor 1 without passing through the general-purpose bus 9.

【００１５】（２）、構成（１）において、一方側を汎
用バス９に接続したバス変換部３に、各アダプタ６−
１、６−２、・・・からステータスデータを読み出し
て、上記レジスタ１０へ転送するステータス読み出し制
御部１２を設けた。(2) In the configuration (1), each adapter 6-is connected to the bus converter 3 whose one side is connected to the general-purpose bus 9.
A status read control unit 12 that reads status data from 1, 6-2, ... And transfers it to the register 10 is provided.

【００１６】（３）、構成（１）又は（２）記載の情報
処理装置におけるステータスデータ転送制御方法におい
て、汎用バス９が使用されてない時、一方側を汎用バス
９に接続したバス変換部３により、各アダプタ６−１、
６−２、・・・から、ステータスデータを読み出して、
上記レジスタ１０へ転送するようにした。In the status data transfer control method in the information processing apparatus according to (3) or the configuration (1) or (2), the bus conversion unit having one side connected to the general-purpose bus 9 when the general-purpose bus 9 is not used. 3 according to each adapter 6-1,
Read the status data from 6-2, ...
The data is transferred to the register 10.

【００１７】（４）、構成（１）又は（２）記載の情報
処理装置におけるステータスデータ転送制御方法におい
て、プロセッサ１による、汎用バス９の通常アクセスの
際、一方側を汎用バス９に接続したバス変換部３によ
り、そのアクセスに関係しない信号線を用いて、上記ア
ダプタ６−１、６−２、・・・から、ステータスデータ
を読み出して、レジスタ１０へ転送するようにした。In the status data transfer control method in the information processing apparatus according to (4), configuration (1) or (2), one side is connected to the general-purpose bus 9 during normal access of the general-purpose bus 9 by the processor 1. The bus converter 3 reads the status data from the adapters 6-1, 6-2, ... Using the signal line not related to the access and transfers the status data to the register 10.

【００１８】[0018]

【作用】上記構成に基づく本発明の作用を、図１に基づ
いて説明する。上記各アダプタ６−１、６−２、・・・
内には、ＣＰＵ１が高速に読み出す必要のある情報や、
読み出し頻度の高い情報（ステータスデータ）を必要数
だけ用意しておく。The operation of the present invention based on the above configuration will be described with reference to FIG. Each of the adapters 6-1, 6-2, ...
Information that the CPU 1 needs to read at high speed,
Prepare necessary number of frequently read information (status data).

【００１９】そして、ＣＰＵ１は、拡張されたアダプタ
毎に、ステータスデータを選択するためのデータ（選択
データ）を該アダプタ内に設定しておく。このような状
態で、ＣＰＵ１によるアクセスが行われるが、一方側を
汎用バス９に接続したバス変換部３では、バスの状態を
監視しながら、各アダプタのステータスデータを読み出
し、レジスタ１０へ転送して格納する。Then, the CPU 1 sets data (selection data) for selecting status data in each of the expanded adapters. In such a state, access is performed by the CPU 1, but the bus conversion unit 3 whose one side is connected to the general-purpose bus 9 reads the status data of each adapter and transfers it to the register 10 while monitoring the bus state. To store.

【００２０】これにより、レジスタ１０には、常に最新
のステータスデータが書き込まれる。このようにして、
レジスタ１０に格納されたステータスデータは、ＣＰＵ
１が直接読み出して使用する。As a result, the latest status data is always written in the register 10. In this way
The status data stored in the register 10 is the CPU
1 directly reads and uses.

【００２１】上記のバス変換部３によるステータスデー
タの読み出しは、汎用バス９を使用していない時、或い
は、ＣＰＵ１による通常のアクセス時（リードサイクル
中、或いはライトサイクル中）に、そのアクセスに使用
しない任意の信号線を用いて行う。The status data read by the bus conversion unit 3 is used for the access when the general-purpose bus 9 is not used or during the normal access by the CPU 1 (during the read cycle or the write cycle). Do not use any signal line.

【００２２】このように、高速に動作しているＣＰＵ１
が、拡張用の汎用バス９上に接続されたアダプタから、
直接内部状態を読み出すことは行わずに、ＣＰＵ１が高
速でアクセス出来るレジスタ１０に、常時アダプタの内
部状態を反映させておく事で、ＣＰＵ１からアダプタに
至る各バスを、長時間専有しないようにし、かつ、ＣＰ
Ｕ１が、高速にこの状態を読み出すことが出来るように
なる。Thus, the CPU 1 operating at high speed
From the adapter connected on the general-purpose bus 9 for expansion,
By not reflecting the internal state directly, the internal state of the adapter is always reflected in the register 10 that the CPU 1 can access at high speed, so that each bus from the CPU 1 to the adapter is not occupied for a long time, And CP
U1 can read this state at high speed.

【００２３】[0023]

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図７は、本発明の実施例を示した図であ
り、図２〜図７中、図１、及び図８と同じものは、同一
符号で示してある。また、１１はワークステーション
（ＷＳ）、１３はバス監視部、１４は通信アダプタ、１
５−１、１５−２、・・・はステータス情報レジスタ、
１６−１、１６−２、・・・は選択データレジスタ、１
７−１、１７−２、・・・はデマルチプレクサ（De-Mul
tiplexer：以下「ＤＭＰＸ」という）、１８−１、１８
−２、・・・はバスドライバ、１９はコントローラを示
す。Embodiments of the present invention will be described below with reference to the drawings. 2 to 7 are views showing an embodiment of the present invention. In FIGS. 2 to 7, the same components as those in FIGS. 1 and 8 are designated by the same reference numerals. Further, 11 is a workstation (WS), 13 is a bus monitoring unit, 14 is a communication adapter, 1
5-1, 15-2, ... Are status information registers,
16-1, 16-2, ... Are selected data registers, 1
7-1, 17-2, ... are demultiplexers (De-Mul
tiplexer: hereinafter referred to as "DMPX"), 18-1, 18
-2, ... Shows a bus driver, and 19 shows a controller.

【００２４】：情報処理装置（ＷＳ）の構成の説明・
・・図２参照 本実施例の情報処理装置（ＷＳ）の構成を図２に示す。
図示のように、この装置には、ＣＰＵ１、キャッシュメ
モリ４、メインメモリ５、アダプタ６−１、６−２、６
−３、６−４・・・、レジスタ１０が設けてある。Description of the configuration of the information processing device (WS)
.. see FIG. 2 shows the configuration of the information processing apparatus (WS) of the present embodiment.
As shown, this device includes a CPU 1, a cache memory 4, a main memory 5, and adapters 6-1, 6-2, 6
-3, 6-4 ..., Register 10 is provided.

【００２５】この場合、バスは、キャッシュメモリ４の
ための高速バス７と、メインメモリ５のための中速バス
８と、システム拡張のための汎用バス９とから構成され
ていて、バスが階層化されている。In this case, the bus is composed of a high-speed bus 7 for the cache memory 4, a medium-speed bus 8 for the main memory 5, and a general-purpose bus 9 for system expansion. Has been converted.

【００２６】そして、高速バス７と中速バス８の間に
は、バス変換部２を設け、中速バス８と汎用バス９との
間には、バス変換部３を設けてあり、これらの各バス変
換部により、各バス間のバス変換処理を行っている。A bus converter 2 is provided between the high speed bus 7 and the medium speed bus 8, and a bus converter 3 is provided between the medium speed bus 8 and the general-purpose bus 9. Bus conversion processing between the buses is performed by each bus conversion unit.

【００２７】また、上記高速バス７には、レジスタ１０
と、ＣＰＵ１と、キャッシュメモリ４が接続され、中速
バス８には、メインメモリ５が接続され、汎用バス９に
は、複数のアダプタ（例えば、通信アダプタ、ファイル
制御用アダプタ等）６−１、６−２、・・・が接続され
ている。The high speed bus 7 has a register 10
A CPU 1, a cache memory 4 are connected, a medium speed bus 8 is connected to a main memory 5, and a general-purpose bus 9 is connected to a plurality of adapters (for example, communication adapters, file control adapters, etc.) 6-1. , 6-2, ... Are connected.

【００２８】上記レジスタ１０は、各アダプタから読み
出したステータスデータ（アダプタの状態情報）を格納
しておくレジスタであり、一方側を汎用バス９に接続し
たバス変換部３が、各アダプタ６−１、６−２、・・・
からステータスデータを読み出して、常に、最新のデー
タを格納するように構成してある。The register 10 is a register for storing status data (adapter status information) read from each adapter, and the bus conversion unit 3 having one side connected to the general-purpose bus 9 has each adapter 6-1. , 6-2, ...
The status data is read from and the latest data is always stored.

【００２９】このレジスタ１０に格納してあるステータ
スデータは、ＣＰＵ１が、高速バス７を介して、直接読
み出せる（汎用バス９を介さずに、高速で読み出せる）
ようになっている。The status data stored in the register 10 can be directly read by the CPU 1 via the high-speed bus 7 (it can be read at high speed without using the general-purpose bus 9).
It is like this.

【００３０】：バス変換部３の構成の説明・・・図３
参照 中速バス８と、汎用バス９の間に接続されたバス変換部
３の構成を図３に示す。図示のように、このバス変換部
３は、バス変換制御部１１と、ステータス読み出し制御
部１２で構成される。そして、該ステータス読み出し制
御部１２には、バス監視部１３が設けてある。Description of the configuration of the bus converter 3 ... FIG.
FIG. 3 shows the configuration of the bus conversion unit 3 connected between the reference medium speed bus 8 and the general-purpose bus 9. As shown in the figure, the bus conversion unit 3 includes a bus conversion control unit 11 and a status read control unit 12. Further, the status read control unit 12 is provided with a bus monitoring unit 13.

【００３１】上記バス変換制御部１１は、中速バス８と
汎用バス９との間のバス変換制御を行うもの（この部分
は、従来と同じ）であり、ステータス読み出し制御部１
２は、各アダプタから、ステータス情報等を読み出し
て、レジスタ１０へ転送する際の制御を行うものであ
る。The bus conversion control unit 11 performs bus conversion control between the medium speed bus 8 and the general-purpose bus 9 (this part is the same as the conventional one), and the status read control unit 1
Reference numeral 2 controls the status information and the like read from each adapter and transferred to the register 10.

【００３２】また、上記バス監視部１３は、バス変換制
御部１１からの情報を用いて、バス状態を監視するもの
であり、このバス状態の情報を用いて、上記ステータス
読み出し制御部１２が、ステータス情報の読み出し制御
を行う。The bus monitoring unit 13 monitors the bus state using the information from the bus conversion control unit 11, and the status read control unit 12 uses the information on the bus state. Controls reading of status information.

【００３３】：アダプタの説明・・・図４参照 上記アダプタ（通信アダプタの例）の構成図を図４に示
す。この通信アダプタ１４には、複数のステータス情報
レジスタ１５−１、１５−２・・・と、複数の選択デー
タレジスタ１６−１、１６−２、・・・と、複数のＤＭ
ＰＸ１７−１、１７−２・・・と、複数のバスドライバ
１８−１、１８−２、・・・と、コントローラ１９等が
設けてある。Description of Adapter: See FIG. 4 FIG. 4 shows a configuration diagram of the adapter (an example of a communication adapter). The communication adapter 14 includes a plurality of status information registers 15-1, 15-2, ..., A plurality of selection data registers 16-1, 16-2 ,.
PX17-1, 17-2 ..., a plurality of bus drivers 18-1, 18-2 ,.

【００３４】ステータス情報レジスタ１５−１、１５−
２、・・・は、それぞれ、通信アダプタ１４内のステー
タスデータ（それぞれ異なった情報）を格納しておくレ
ジスタである。Status information registers 15-1, 15-
Reference numerals 2, ... Are registers for storing status data (different information) in the communication adapter 14, respectively.

【００３５】選択データレジスタ１６−１、１６−２、
・・・は、ＤＭＰＸ１７−１、１７−２、・・・の選択
制御をするための選択データを格納しておくレジスタで
あり、上記ＣＰＵ１により、該選択データのセットが行
われる。Select data registers 16-1, 16-2,
Are registers for storing selection data for controlling selection of the DMPXs 17-1, 17-2, ..., The CPU 1 sets the selection data.

【００３６】コントローラ１９は、バスドライバ１８−
１、１８−２、・・・に対し、イネーブル（ＥＮ）信号
（ＥＮ：０／１）を出力して、上記各バスドライバを制
御するものである。The controller 19 is a bus driver 18-
, 18-2, ..., An enable (EN) signal (EN: 0/1) is output to control the bus drivers.

【００３７】ＤＭＰＸ１７−１、１７−２、・・・は、
各ステータス情報レジスタ１５−１、１５−２、・・・
の出力（１ビットのデータ幅）を、汎用バスデータライ
ン（３２ビット幅）の内の１つ（１ビット幅のデータ
線）に接続するものである。The DMPXs 17-1, 17-2, ...
Each status information register 15-1, 15-2, ...
The output (1 bit data width) is connected to one of the general-purpose bus data lines (32 bit width) (1 bit width data line).

【００３８】バスドライバ１８−１、１８−２、・・・
は、汎用バスデータライン（３２ビットのデータバス
幅）の各ラインをドライブするものである。上記構成に
よるアダプタでは、ＣＰＵ１が高速に読み出す必要のあ
る情報、或いは、読み出し頻度の高い情報（ステータス
データ）を、必要数だけ用意（ステータス情報レジスタ
１５−１、１５−２、・・・にステータスデータを用
意）し、プログラマブルにデータ線に割当てる。Bus drivers 18-1, 18-2, ...
Drive each line of the general-purpose bus data line (32-bit data bus width). In the adapter configured as described above, the required number of pieces of information that the CPU 1 needs to read at high speed or information that is frequently read (status data) is prepared (status information registers 15-1, 15-2, ... Prepare the data) and assign it to the data line in a programmable manner.

【００３９】そして、ＣＰＵ１は、拡張されたアダプタ
毎に、上記選択データレジスタ１６−１、１６−２、・
・・に、選択データの設定を行う。なお、この例では、
３２ビットのデータバス幅を想定しており、各アダプタ
からのステータスデータは、合計３２本まで可能であ
る。The CPU 1 then selects the selected data registers 16-1, 16-2, ... For each extended adapter.
・ Set the selected data to. In this example,
Assuming a 32-bit data bus width, a total of 32 status data can be sent from each adapter.

【００４０】：ステータスデータ転送制御方法の説明
・・・図５、図６、図７参照 上記汎用バスにおけるアクセスサイクルのタイムチャー
ト（その１）、（その２）、（その３）を、図５、図
６、図７に示す。以下、これらの図に基づいて説明す
る。なお、各図とも、「クロック」と、「＊ＡＳ」（ア
ドレスストローブ信号）と、「データ」で示してある。Description of Status Data Transfer Control Method: See FIGS. 5, 6 and 7 FIG. 5 is a time chart (No. 1), (No. 2), (No. 3) of the access cycle in the general-purpose bus. , FIG. 6 and FIG. Hereinafter, description will be given based on these figures. In each figure, "clock", "* AS" (address strobe signal), and "data" are shown.

【００４１】−１：タイムチャート（その１）による
説明・・・図５参照 図５は、汎用バス９における通常のアクセスサイクルの
タイムチャートである。図５では、タイミングＴ１〜Ｔ
２間が通常サイクルＣ１、タイミングＴ３〜Ｔ４間が通
常サイクルＣ２である。-1: Description by Time Chart (No. 1)-See FIG. 5 FIG. 5 is a time chart of a normal access cycle in the general-purpose bus 9. In FIG. 5, timings T1 to T
The normal cycle C1 is between 2 and the normal cycle C2 is between timings T3 and T4.

【００４２】なお、この例では、上記通常サイクルＣ
１、Ｃ２はリードサイクルを示しており、タイミングＴ
２〜Ｔ３間では、汎用バス９が使用されていない。 −２：タイムチャート（その２）による説明・・・図
６参照 図６は、上記２つの通常サイクルＣ１、Ｃ２の間に、ス
テータスリードサイクルが入った場合のタイムチャーチ
である。In this example, the normal cycle C described above is used.
1 and C2 indicate the read cycle, and the timing T
The general-purpose bus 9 is not used between 2 and T3. -2: Description by Time Chart (Part 2) -See Fig. 6 Fig. 6 is a time church when a status read cycle is entered between the two normal cycles C1 and C2.

【００４３】図示のように、タイミングＴ１〜Ｔ２間が
通常サイクルＣ１であり、タイミングＴ３〜Ｔ４間が通
常サイクルＣ２である。この場合上記のように、タイミ
ングＴ２〜Ｔ３間は、通常サイクル間の空き時間であ
り、汎用バス９のデータ線が使用されていない。As shown in the drawing, the normal cycle C1 is between the timings T1 and T2, and the normal cycle C2 is between the timings T3 and T4. In this case, as described above, between the timings T2 and T3, there is an idle time between normal cycles, and the data line of the general-purpose bus 9 is not used.

【００４４】従って、このタイミングＴ２〜Ｔ３間を、
ステータスリードサイクルとして利用する。すなわち、
各アダプタ６−１、６−２、・・・からのステータスデ
ータは、タイミングＴ２〜Ｔ３間の矢印のリードポイン
トで読み出され、レジスタ１０へ転送して格納される。Therefore, between the timings T2 and T3,
Used as a status read cycle. That is,
The status data from each of the adapters 6-1, 6-2, ... Is read at the read point indicated by the arrow between timings T2 and T3, transferred to the register 10 and stored therein.

【００４５】このステータスリードサイクルは、次の通
常サイクルＣ２が始まるまで続き、常に、最新のステー
タスデータが読み出されるようになっている。 −３：タイムチャート（その３）による説明・・・図
７参照 図７は、通常のリードサイクル中、或いはライトサイク
ル中に、同時にステータスデータを読み出している場合
のタイムチャートである。This status read cycle continues until the next normal cycle C2 starts, and the latest status data is always read. -3: Description by Time Chart (Part 3) ... See FIG. 7 FIG. 7 is a time chart when the status data is simultaneously read during the normal read cycle or the write cycle.

【００４６】タイミングＴ１〜Ｔ２間のリードサイクル
では、アクセスの最後（＊ＡＳの立ち上がり）がデータ
の確定点であるため、このサイクルの最初（＊ＡＳの立
ち下がり）は、上記汎用バス９のデータ線が使用されて
いない。In the read cycle between the timings T1 and T2, the end of the access (the rising edge of * AS) is the data definite point, so the beginning of this cycle (the falling edge of * AS) is the data of the general-purpose bus 9. The line is not used.

【００４７】従って、タイミングＴ１〜Ｔ２間のリード
サイクルＲＣの最初で、ステータスデータの読み出しを
行い、レジスタ１０に該ステータスデータを転送する。
また、タイミングＴ３〜Ｔ４間のライトサイクルでは、
サイクルの最初（＊ＡＳの立ち下がり）がデータの確定
点であるため、サイクルの最後は上記汎用バス９のデー
タ線は使用されていない。Therefore, the status data is read at the beginning of the read cycle RC between the timings T1 and T2, and the status data is transferred to the register 10.
In the write cycle between timings T3 and T4,
The data line of the general-purpose bus 9 is not used at the end of the cycle because the beginning of the cycle (falling of * AS) is the data definite point.

【００４８】従って、ライトサイクルＷＣの最後で、ア
ダプタからのステータスデータの読み出しを行い、レジ
スタ１０に該ステータスデータを転送する。これによ
り、汎用バスにおける通常アクセスが連続している場合
でも、各アタプタからは、最新のステータスデータが読
み出し可能となる。Therefore, at the end of the write cycle WC, the status data is read from the adapter and the status data is transferred to the register 10. As a result, the latest status data can be read from each adapter even when normal access on the general-purpose bus continues.

【００４９】（他の実施例）以上実施例について説明し
たが、本発明は次のようにしても実施可能である。 （１）、上記実施例では、汎用バスのデータ線を使用し
て、アダプタからのステータスデータの読み出しを行っ
ているが、他の信号線、例えば、アドレス線を使用し
て、ステータスデータの読み出しを行っても良い。(Other Embodiments) The embodiments have been described above, but the present invention can be implemented as follows. (1) In the above embodiment, the status data is read from the adapter by using the data line of the general-purpose bus, but the status data is read by using another signal line, for example, an address line. You may go.

【００５０】（２）、階層化されたバスは、高速バス、
中速バス、汎用バスの３階層に限らず、更に多くの階層
化されたバスを具備していても良い。 （３）、アダプタは、通信アダプタに限らず、他の任意
のアダプタでよい。(2) The hierarchized bus is a high speed bus,
The number of hierarchized buses is not limited to three, that is, the medium-speed bus and the general-purpose bus. (3) The adapter is not limited to the communication adapter and may be any other adapter.

【００５１】[0051]

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 （１）、拡張用の汎用バスに接続された各アダプタの状
態は、常に、上記レジスタ（ＣＰＵと同じ高速バスに接
続されたレジスタ）に格納されているから、ＣＰＵは、
通常の読み出しを行わずに、上記レジスタのデータを読
むことにより、各アダプタの状態を知る事が出来る。As described above, the present invention has the following effects. (1) The state of each adapter connected to the expansion general-purpose bus is always stored in the above register (register connected to the same high-speed bus as the CPU).
The status of each adapter can be known by reading the data in the above register without performing normal reading.

【００５２】従って、ＣＰＵからアダプタに至る各バス
を、長時間専有することも無くなり、アクセス時間を短
くして、処理を高速化することが出来る。また、ＣＰＵ
の高速な動作が中断されて、処理が止まることも無くな
る。Therefore, it is not necessary to occupy each bus from the CPU to the adapter for a long time, the access time can be shortened, and the processing speed can be increased. Also, CPU
The high-speed operation of will not be interrupted and the processing will not stop.

【００５３】（２）、各アダプタからステータスデータ
を読み出して、レジスタへ転送する処理は、汎用バスが
使用されていない時、或いは、ＣＰＵによる通常のアク
セス時に、そのアクセスに関係しない汎用バス上の信号
線等を用いて行う。(2) The process of reading the status data from each adapter and transferring it to the register is performed on the general-purpose bus that is not related to the access when the general-purpose bus is not used or during the normal access by the CPU. This is done using a signal line or the like.

【００５４】従って、この処理は、ＣＰＵの動作に悪影
響を与えることなく、効率良く処理する事が出来る。従
って、全体として、処理の高速化が達成出来る。 （３）、アダプタの状態情報の内、高速に読み出す必要
のある情報、或いは、アクセス頻度の高い情報を、ＣＰ
Ｕが、キャッシュメモリと同じ速度で読み出す事が出来
る。Therefore, this processing can be efficiently processed without adversely affecting the operation of the CPU. Therefore, the processing speed can be increased as a whole. (3) Of the status information of the adapter, information that needs to be read at high speed or information that is frequently accessed is
U can read at the same speed as the cache memory.

【００５５】従って、ＣＰＵの高速性が失われず、各バ
スの負荷の減少が出来るから、処理の高速化と、情報処
理装置の性能向上が達成出来る。Therefore, the high speed of the CPU is not lost and the load on each bus can be reduced, so that the processing speed can be increased and the performance of the information processing apparatus can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.

【図２】本発明の実施例における情報処理装置の構成図
である。FIG. 2 is a configuration diagram of an information processing apparatus according to an embodiment of the present invention.

【図３】本発明の実施例におけるバス変換部３の構成図
である。FIG. 3 is a configuration diagram of a bus conversion unit 3 in the embodiment of the present invention.

【図４】本発明の実施例におけるアダプタの構成図であ
る。FIG. 4 is a configuration diagram of an adapter according to an embodiment of the present invention.

【図５】本発明の実施例におけるタイムチャート（その
１）である。FIG. 5 is a time chart (No. 1) in the embodiment of the invention.

【図６】本発明の実施例におけるタイムチャート（その
２）である。FIG. 6 is a time chart (No. 2) according to the embodiment of the invention.

【図７】本発明の実施例におけるタイムチャート（その
３）である。FIG. 7 is a time chart (No. 3) according to the embodiment of the invention.

【図８】従来例の説明図である。FIG. 8 is an explanatory diagram of a conventional example.

【符号の説明】[Explanation of symbols]

１ ＣＰＵ ２、３ バス変換部 ４ キャッシュメモリ ５ メインメモリ ６−１、６−２ アダプタ ７ 高速バス ８ 中速バス ９ 汎用バス １０ レジスタ １２ ステータス読み出し制御部 1 CPU 2, 3 Bus conversion unit 4 Cache memory 5 Main memory 6-1, 6-2 Adapter 7 High speed bus 8 Medium speed bus 9 General purpose bus 10 Register 12 Status read control unit

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 システム拡張のための汎用バス（９）を
含む、階層化された複数のバス（７、８、９）を具備す
ると共に、 異なるバス（７、８、９）間に接続したバス変換部
（２、３）と、 上記バスの内、最も高速のバス（７）に接続したプロセ
ッサ（１）と、 上記汎用バス（９）に接続したアダプタ（６−１、６−
２、・・・）とを具備した情報処理装置において、 上記プロセッサ（１）を接続したバスと同じバス（７）
に、 上記アダプタ（６−１、６−２、・・・）から読み出し
たステータスデータ（アダプタの状態情報）を格納する
レジスタ（１０）を接続し、 該レジスタ（１０）に格納したステータスデータを、上
記プロセッサ（１）が、汎用バス（９）を介さないで、
読み出せるようにしたことを特徴とする情報処理装置。1. A plurality of layered buses (7, 8, 9) including a general-purpose bus (9) for system expansion are provided and are connected between different buses (7, 8, 9). A bus conversion unit (2, 3), a processor (1) connected to the fastest bus (7) among the above buses, and adapters (6-1, 6-) connected to the above general-purpose bus (9).
2, ...), the same bus (7) as the bus to which the processor (1) is connected.
Is connected to a register (10) for storing status data (adapter status information) read from the adapters (6-1, 6-2, ...) And the status data stored in the register (10) is connected to the register (10). , The processor (1) does not go through the general-purpose bus (9),
An information processing device characterized by being readable. 【請求項２】 一方側を汎用バス（９）に接続したバス
変換部（３）に、 各アダプタ（６−１、６−２、・・・）からステータス
データを読み出して、上記レジスタ（１０）へ転送する
ステータス読み出し制御部（１２）を設けたことを特徴
とする請求項１記載の情報処理装置。2. Status information is read from each adapter (6-1, 6-2, ...) To a bus conversion unit (3) having one side connected to a general-purpose bus (9), and the register (10) is read. The information processing apparatus according to claim 1, further comprising a status read control unit (12) for transferring the data to the device. 【請求項３】 上記汎用バス（９）が使用されていない
時、 一方側を汎用バス（９）に接続したバス変換部（３）に
より、 各アダプタ（６−１、６−２、・・・）から、ステータ
スデータを読み出して、上記レジスタ（１０）へ転送す
ることを特徴とした請求項１又は２記載の情報処理装置
におけるステータスデータ転送制御方法。3. When the general-purpose bus (9) is not used, each adapter (6-1, 6-2, ...) Is connected by a bus conversion unit (3) having one side connected to the general-purpose bus (9). The status data transfer control method in the information processing apparatus according to claim 1 or 2, wherein the status data is read from () and transferred to the register (10). 【請求項４】 上記プロセッサ（１）による、汎用バス
（９）の通常アクセスの際、 一方側を汎用バス（９）に接続したバス変換部（３）に
より、 そのアクセスに関係しない信号線を用いて、上記アダプ
タ（６−１、６−２、・・・）から、ステータスデータ
を読み出して、レジスタ（１０）へ転送することを特徴
とした請求項１又は２記載の情報処理装置におけるステ
ータスデータ転送制御方法。4. When the processor (1) normally accesses the general-purpose bus (9), a bus converter (3) having one side connected to the general-purpose bus (9) is used to connect a signal line not related to the access. The status in the information processing apparatus according to claim 1 or 2, wherein the status data is read from the adapter (6-1, 6-2, ...) And transferred to the register (10) by using the same. Data transfer control method.