JPH06202714A - パラレル入出力装置 - Google Patents
パラレル入出力装置Info
- Publication number
- JPH06202714A JPH06202714A JP1793A JP1793A JPH06202714A JP H06202714 A JPH06202714 A JP H06202714A JP 1793 A JP1793 A JP 1793A JP 1793 A JP1793 A JP 1793A JP H06202714 A JPH06202714 A JP H06202714A
- Authority
- JP
- Japan
- Prior art keywords
- card
- bus
- input
- switch
- pair
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 各I/Oカードのいずれかが故障しても、各
機器の制御を続行するとともに、電源供給カードの電源
を落とすことなく、かつプログラマブルコントローラの
動作を停止させることなく故障したI/Oカードを新た
なI/Oカードに交換する。 【構成】 A側I/Oカード6と、B側I/Oカード7
とによってI/Oカードペア38を構成し、このI/O
カードペア38に対応するスイッチカード8によってこ
れらA側I/Oカード6またはB側I/Oカード7のう
ち、正常な方を自動的に選択して使用するとともに、こ
れらA側I/Oカード6またはB側I/Oカード7のい
ずれか一方が故障したとき、故障した方の基板に設けら
れている電源スイッチ50、57をオフさせることによ
り、故障したI/Oカードと、内部I/Oバス17およ
び電源バス13とが電気的に遮断される。
機器の制御を続行するとともに、電源供給カードの電源
を落とすことなく、かつプログラマブルコントローラの
動作を停止させることなく故障したI/Oカードを新た
なI/Oカードに交換する。 【構成】 A側I/Oカード6と、B側I/Oカード7
とによってI/Oカードペア38を構成し、このI/O
カードペア38に対応するスイッチカード8によってこ
れらA側I/Oカード6またはB側I/Oカード7のう
ち、正常な方を自動的に選択して使用するとともに、こ
れらA側I/Oカード6またはB側I/Oカード7のい
ずれか一方が故障したとき、故障した方の基板に設けら
れている電源スイッチ50、57をオフさせることによ
り、故障したI/Oカードと、内部I/Oバス17およ
び電源バス13とが電気的に遮断される。
Description
【0001】
【産業上の利用分野】本発明は、プラントなどのプロセ
ス制御で使用されるプログラマブルコントローラに接続
され、高速でデータの入出力を行なうパラレル入出力装
置に関する。
ス制御で使用されるプログラマブルコントローラに接続
され、高速でデータの入出力を行なうパラレル入出力装
置に関する。
【0002】
【従来の技術】プラントなどのプロセス制御で使用され
るプログラマブルコントローラに接続され、高速でデー
タの入出力を行なうパラレル入出力装置として、従来、
図10に示す装置が知られている。
るプログラマブルコントローラに接続され、高速でデー
タの入出力を行なうパラレル入出力装置として、従来、
図10に示す装置が知られている。
【0003】この図に示す各パラレル入出力装置101
は、各々、I/Oシャーシ102と、電源供給カード1
03と、電源バス104と、インタフェースカード10
5と、内部I/Oバス106と、複数のI/Oカード1
07とを備えており、I/Oバス108や分岐用I/O
バス109によってプログラマブルコントローラ(PL
C)110にシリアルに接続され、前記プログラマブル
コントローラ110から出力される各機器(図示は省略
する)に対する制御指令や制御データなどを取り込んで
これを各機器にパラレルに供給したり、これらの各機器
から入力されるプロセスデータなどをパラレルに取り込
んでこれを前記プログラマブルコントローラ110に供
給したりする。
は、各々、I/Oシャーシ102と、電源供給カード1
03と、電源バス104と、インタフェースカード10
5と、内部I/Oバス106と、複数のI/Oカード1
07とを備えており、I/Oバス108や分岐用I/O
バス109によってプログラマブルコントローラ(PL
C)110にシリアルに接続され、前記プログラマブル
コントローラ110から出力される各機器(図示は省略
する)に対する制御指令や制御データなどを取り込んで
これを各機器にパラレルに供給したり、これらの各機器
から入力されるプロセスデータなどをパラレルに取り込
んでこれを前記プログラマブルコントローラ110に供
給したりする。
【0004】I/Oシャーシ102は、矩形状に形成さ
れる匡体やこの匡体内に配置される複数のレールなどに
よって構成されており、電源供給カード103やインタ
フェースカード105、各I/Oカード107がセット
されたとき、匡体の奥面に配置された電源バス104や
内部I/Oバス106によってこれら電源供給カード1
03やインタフェースカード105、各I/Oカード1
07を相互に接続する。
れる匡体やこの匡体内に配置される複数のレールなどに
よって構成されており、電源供給カード103やインタ
フェースカード105、各I/Oカード107がセット
されたとき、匡体の奥面に配置された電源バス104や
内部I/Oバス106によってこれら電源供給カード1
03やインタフェースカード105、各I/Oカード1
07を相互に接続する。
【0005】電源供給カード103は、前記I/Oシャ
ーシ102に着脱自在に差し込まれる基板と、この基板
上に設けられる電源回路などとを備えており、前記I/
Oシャーシ102に差し込まれているとき、外部の交流
電源を取り込んで予め設定されている値の直流電圧を生
成するとともに、前記I/Oシャーシ102に取り付け
られている電源バス104を介して前記直流電圧をイン
タフェースカード105や各I/Oカード107に供給
してこれらを動作させる。
ーシ102に着脱自在に差し込まれる基板と、この基板
上に設けられる電源回路などとを備えており、前記I/
Oシャーシ102に差し込まれているとき、外部の交流
電源を取り込んで予め設定されている値の直流電圧を生
成するとともに、前記I/Oシャーシ102に取り付け
られている電源バス104を介して前記直流電圧をイン
タフェースカード105や各I/Oカード107に供給
してこれらを動作させる。
【0006】インタフェースカード105は、前記I/
Oシャーシ102に着脱自在に差し込まれる基板と、こ
の基板上に設けられ、減衰したバス信号を増幅して波形
整形するバッファ回路112などとを備えており、I/
Oバス108や分岐用I/Oバス109によって前記プ
ログラマブルコントローラ110や他のパラレル入出力
装置101に接続されるとともに、内部I/Oバス10
6を介して前記各I/Oカード107に接続され、前記
プログラマブルコントローラ110から制御指令や制御
データが出力されたとき、これを取り込むとともに、波
形整形して他のパラレル入出力装置101に供給した
り、内部I/Oバス106を介して各I/Oカード10
7に供給したりする。また、他のパラレル入出力装置1
01からプロセスデータが入力されたとき、分岐用I/
Oバス109を介してこれを取り込むとともに、波形整
形して前記プログラマブルコントローラ110に供給し
たり、各I/Oカード107からプロセスデータが出力
されたとき、これを取り込むとともに、波形整形して前
記プログラマブルコントローラ110に供給したりす
る。
Oシャーシ102に着脱自在に差し込まれる基板と、こ
の基板上に設けられ、減衰したバス信号を増幅して波形
整形するバッファ回路112などとを備えており、I/
Oバス108や分岐用I/Oバス109によって前記プ
ログラマブルコントローラ110や他のパラレル入出力
装置101に接続されるとともに、内部I/Oバス10
6を介して前記各I/Oカード107に接続され、前記
プログラマブルコントローラ110から制御指令や制御
データが出力されたとき、これを取り込むとともに、波
形整形して他のパラレル入出力装置101に供給した
り、内部I/Oバス106を介して各I/Oカード10
7に供給したりする。また、他のパラレル入出力装置1
01からプロセスデータが入力されたとき、分岐用I/
Oバス109を介してこれを取り込むとともに、波形整
形して前記プログラマブルコントローラ110に供給し
たり、各I/Oカード107からプロセスデータが出力
されたとき、これを取り込むとともに、波形整形して前
記プログラマブルコントローラ110に供給したりす
る。
【0007】各I/Oカード107は、各々、前記I/
Oシャーシ102に着脱自在に差し込まれる基板と、こ
の基板上に設けられる入入力回路などとを備えており、
前記インタフェースカード105から制御指令や制御デ
ータが出力されたとき、前記内部I/Oバス106を介
して取り込んだ後、これを外部入出力ケーブル113を
介して各機器に供給し、またこれらの各機器からプロセ
スデータが入力されたとき、外部入出力ケーブル113
を介してこれを取り込んだ後、これを内部I/Oバス1
06を介して前記インタフェースカード105に供給す
る。
Oシャーシ102に着脱自在に差し込まれる基板と、こ
の基板上に設けられる入入力回路などとを備えており、
前記インタフェースカード105から制御指令や制御デ
ータが出力されたとき、前記内部I/Oバス106を介
して取り込んだ後、これを外部入出力ケーブル113を
介して各機器に供給し、またこれらの各機器からプロセ
スデータが入力されたとき、外部入出力ケーブル113
を介してこれを取り込んだ後、これを内部I/Oバス1
06を介して前記インタフェースカード105に供給す
る。
【0008】
【発明が解決しようとする課題】ところで、このような
従来のパラレル入出力装置101においては、I/Oシ
ャーシ102内にセットされている各I/Oカード10
7のいずれが故障すると、このI/Oカード107を交
換するまでの間、このI/Oカード107を介したデー
タの入出力が不可能になり、このI/Oカード107に
接続されている機器の制御を停止しなければならないと
いう問題があった。
従来のパラレル入出力装置101においては、I/Oシ
ャーシ102内にセットされている各I/Oカード10
7のいずれが故障すると、このI/Oカード107を交
換するまでの間、このI/Oカード107を介したデー
タの入出力が不可能になり、このI/Oカード107に
接続されている機器の制御を停止しなければならないと
いう問題があった。
【0009】さらに、I/Oカード107に電源が供給
されている間、このI/Oカード107の入出力端子が
内部I/Oバス106に接続されているため、故障した
I/Oカード107を交換するとき、電源供給カード1
03の電源を切るとともに、プログラマブルコントロー
ラ110の動作を停止させなければならないという問題
があった。
されている間、このI/Oカード107の入出力端子が
内部I/Oバス106に接続されているため、故障した
I/Oカード107を交換するとき、電源供給カード1
03の電源を切るとともに、プログラマブルコントロー
ラ110の動作を停止させなければならないという問題
があった。
【0010】本発明は上記の事情に鑑み、各I/Oカー
ドのいずれかが故障しても、各機器の制御を続行するこ
とができるとともに、電源供給カードの電源を落とすこ
となく、かつプログラマブルコントローラの動作を停止
させることなく故障したI/Oカードを新たなI/Oカ
ードに交換することができるパラレル入出力装置を提供
することを目的としている。
ドのいずれかが故障しても、各機器の制御を続行するこ
とができるとともに、電源供給カードの電源を落とすこ
となく、かつプログラマブルコントローラの動作を停止
させることなく故障したI/Oカードを新たなI/Oカ
ードに交換することができるパラレル入出力装置を提供
することを目的としている。
【0011】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、プログラマブルコントローラと各機器と
の間に介挿され、これらプログラマブルコントローラと
各機器との間の信号授受をサポートするパラレル入出力
装置において、複数のI/Oカードによって構成され、
各機器毎に設けられるI/Oカードペアと、これら各I
/Oカードペア毎に設けられ、これら各I/Oカードペ
アを構成する各I/Oカードのうち、正常な方を選択し
て対応する機器とプログラマブルコントローラとの間に
介挿するスイッチカードとを備えたことを特徴としてい
る。
めに本発明は、プログラマブルコントローラと各機器と
の間に介挿され、これらプログラマブルコントローラと
各機器との間の信号授受をサポートするパラレル入出力
装置において、複数のI/Oカードによって構成され、
各機器毎に設けられるI/Oカードペアと、これら各I
/Oカードペア毎に設けられ、これら各I/Oカードペ
アを構成する各I/Oカードのうち、正常な方を選択し
て対応する機器とプログラマブルコントローラとの間に
介挿するスイッチカードとを備えたことを特徴としてい
る。
【0012】
【作用】上記の構成において、各機器とプログラマブル
コントローラとの間に各機器毎にI/Oカードペアが配
置されるとともに、スイッチカードによって前記各I/
Oカードペアを構成する各I/Oカードのうち、正常な
方が選択されて使用される。
コントローラとの間に各機器毎にI/Oカードペアが配
置されるとともに、スイッチカードによって前記各I/
Oカードペアを構成する各I/Oカードのうち、正常な
方が選択されて使用される。
【0013】
【実施例】図1は本発明によるパラレル入出力装置の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【0014】この図に示すパラレル入出力装置1は、I
/Oシャーシ2と、バックパネル3と、電源供給カード
4と、インタフェースカード5と、n枚のA側I/Oカ
ード6と、n枚のB側I/Oカード7と、n/2枚のス
イッチカード8とを備えており、装置の電源が投入され
たとき、各スイッチカード8によってA側I/Oカード
6またはB側I/Oカード7のいずれか一方を選択し、
プログラマブルコントローラ10(図2参照)から各機
器(図示は省略する)に対する制御指令や制御データな
どが出力されたとき、これを取り込んでこれを各機器に
パラレルに供給し、またこれらの各機器からプロセスデ
ータなどが入力されたとき、これをパラレルに取り込ん
で前記プログラマブルコントローラ10に供給する。そ
して、A側I/Oカード6またはB側I/Oカード7の
うち、現在、使用されている方のI/Oカードが故障し
たとき、例えばA側I/Oカード6が故障したとき、ス
イッチカード8によってこのA側I/Oカード6の電源
が個別に遮断されるとともに、このA側I/Oカードに
対応するB側I/Oカード7を選択して、処理を続行す
る。
/Oシャーシ2と、バックパネル3と、電源供給カード
4と、インタフェースカード5と、n枚のA側I/Oカ
ード6と、n枚のB側I/Oカード7と、n/2枚のス
イッチカード8とを備えており、装置の電源が投入され
たとき、各スイッチカード8によってA側I/Oカード
6またはB側I/Oカード7のいずれか一方を選択し、
プログラマブルコントローラ10(図2参照)から各機
器(図示は省略する)に対する制御指令や制御データな
どが出力されたとき、これを取り込んでこれを各機器に
パラレルに供給し、またこれらの各機器からプロセスデ
ータなどが入力されたとき、これをパラレルに取り込ん
で前記プログラマブルコントローラ10に供給する。そ
して、A側I/Oカード6またはB側I/Oカード7の
うち、現在、使用されている方のI/Oカードが故障し
たとき、例えばA側I/Oカード6が故障したとき、ス
イッチカード8によってこのA側I/Oカード6の電源
が個別に遮断されるとともに、このA側I/Oカードに
対応するB側I/Oカード7を選択して、処理を続行す
る。
【0015】I/Oシャーシ2は、矩形状に形成される
匡体11を備えており、電源供給カード4やインタフェ
ースカード5、各A側I/Oカード6、スイッチカード
8、B側I/Oカード7がセットされたとき、匡体11
の奥面に配置されたバックパネル3によってこれら電源
供給カード4やインタフェースカード5、各A側I/O
カード6、スイッチカード8、B側I/Oカード7を相
互に接続する。
匡体11を備えており、電源供給カード4やインタフェ
ースカード5、各A側I/Oカード6、スイッチカード
8、B側I/Oカード7がセットされたとき、匡体11
の奥面に配置されたバックパネル3によってこれら電源
供給カード4やインタフェースカード5、各A側I/O
カード6、スイッチカード8、B側I/Oカード7を相
互に接続する。
【0016】この場合、前記バックパネル3は、前記匡
体11の奥に配置される基板12と、この基板12上に
形成される電源バス13と、この電源バス13の所定部
分に設けられる3n個の電源バス用メスコネクタ14
と、前記基板13上に形成されるバススイッチ選択信号
バス15と、このバススイッチ選択信号バス15の所定
部分に設けられるn個のバススイッチ選択信号用メスコ
ネクタ16と、前記基板13上に形成される内部I/O
バス17と、この内部I/Oバス17の所定部分に設け
られる2n個の着脱用バッファ回路18(図2参照)
と、これらの各着脱用バッファ回路18毎に設けられる
内部I/Oバス用メスコネクタ19とを備えており、電
源供給カード4やインタフェースカード5、各A側I/
Oカード6、スイッチカード8、B側I/Oカード7が
セットされたとき、これら電源供給カード4やインタフ
ェースカード5、各A側I/Oカード6、スイッチカー
ド8、B側I/Oカード7の電源ラインや信号ラインを
相互に接続する。
体11の奥に配置される基板12と、この基板12上に
形成される電源バス13と、この電源バス13の所定部
分に設けられる3n個の電源バス用メスコネクタ14
と、前記基板13上に形成されるバススイッチ選択信号
バス15と、このバススイッチ選択信号バス15の所定
部分に設けられるn個のバススイッチ選択信号用メスコ
ネクタ16と、前記基板13上に形成される内部I/O
バス17と、この内部I/Oバス17の所定部分に設け
られる2n個の着脱用バッファ回路18(図2参照)
と、これらの各着脱用バッファ回路18毎に設けられる
内部I/Oバス用メスコネクタ19とを備えており、電
源供給カード4やインタフェースカード5、各A側I/
Oカード6、スイッチカード8、B側I/Oカード7が
セットされたとき、これら電源供給カード4やインタフ
ェースカード5、各A側I/Oカード6、スイッチカー
ド8、B側I/Oカード7の電源ラインや信号ラインを
相互に接続する。
【0017】電源供給カード4は、前記I/Oシャーシ
2に着脱自在に差し込まれる基板20と、この基板20
の一部に形成され、この基板20が前記I/Oシャーシ
2にセットされたとき、前記電源バス用メスコネクタ1
4に差し込まれる電源バス用オスコネクタ21と、前記
基板20上に設けられる電源回路22などとを備えてお
り、前記I/Oシャーシ2に差し込まれているとき、外
部の交流電源を取り込んで予め設定されている値の直流
電圧を生成するとともに、前記I/Oシャーシ2に取り
付けられている電源バス13を介して前記直流電圧をイ
ンタフェースカード5や各A側I/Oカード6、各スイ
ッチカード8、各B側I/Oカード7に供給してこれら
を動作させる。
2に着脱自在に差し込まれる基板20と、この基板20
の一部に形成され、この基板20が前記I/Oシャーシ
2にセットされたとき、前記電源バス用メスコネクタ1
4に差し込まれる電源バス用オスコネクタ21と、前記
基板20上に設けられる電源回路22などとを備えてお
り、前記I/Oシャーシ2に差し込まれているとき、外
部の交流電源を取り込んで予め設定されている値の直流
電圧を生成するとともに、前記I/Oシャーシ2に取り
付けられている電源バス13を介して前記直流電圧をイ
ンタフェースカード5や各A側I/Oカード6、各スイ
ッチカード8、各B側I/Oカード7に供給してこれら
を動作させる。
【0018】インタフェースカード5は、前記I/Oシ
ャーシ2に着脱自在に差し込まれる基板23と、この基
板23が前記I/Oシャーシ2にセットされたとき、前
記電源バス用メスコネクタ14に差し込まれる電源バス
用オスコネクタ24と、前記基板23が前記I/Oシャ
ーシ2にセットされたとき、前記バススイッチ選択信号
用メスコネクタ16に差し込まれるバススイッチ選択信
号用オスコネクタ25と、前記基板23が前記I/Oシ
ャーシ2にセットされたとき、前記内部I/Oバス用メ
スコネクタ19に差し込まれる内部I/Oバス用オスコ
ネクタ26と、前記基板23上に設けられ、インタフェ
ース動作を行なうインタフェース回路27とを備えてい
る。
ャーシ2に着脱自在に差し込まれる基板23と、この基
板23が前記I/Oシャーシ2にセットされたとき、前
記電源バス用メスコネクタ14に差し込まれる電源バス
用オスコネクタ24と、前記基板23が前記I/Oシャ
ーシ2にセットされたとき、前記バススイッチ選択信号
用メスコネクタ16に差し込まれるバススイッチ選択信
号用オスコネクタ25と、前記基板23が前記I/Oシ
ャーシ2にセットされたとき、前記内部I/Oバス用メ
スコネクタ19に差し込まれる内部I/Oバス用オスコ
ネクタ26と、前記基板23上に設けられ、インタフェ
ース動作を行なうインタフェース回路27とを備えてい
る。
【0019】そして、前記I/Oシャーシ2にセットさ
れたとき、I/Oバス28や分岐用I/Oバス29によ
って前記プログラマブルコントローラ10や他のパラレ
ル入出力装置1に接続されるとともに、内部I/Oバス
17やバススイッチ選択信号バス15を介して前記各A
側I/Oカード6や各スイッチカード8、各B側I/O
カード7に接続され、装置の電源が投入されたとき、各
スイッチカード8を制御してA側I/Oカード6または
B側I/Oカード7のいずれか一方を選択した後、これ
ら各A側I/Oカード6や各B側I/Oカード7とデー
タの授受を行なったり、前記プログラマブルコントロー
ラ10とデータの授受を行なったりする。
れたとき、I/Oバス28や分岐用I/Oバス29によ
って前記プログラマブルコントローラ10や他のパラレ
ル入出力装置1に接続されるとともに、内部I/Oバス
17やバススイッチ選択信号バス15を介して前記各A
側I/Oカード6や各スイッチカード8、各B側I/O
カード7に接続され、装置の電源が投入されたとき、各
スイッチカード8を制御してA側I/Oカード6または
B側I/Oカード7のいずれか一方を選択した後、これ
ら各A側I/Oカード6や各B側I/Oカード7とデー
タの授受を行なったり、前記プログラマブルコントロー
ラ10とデータの授受を行なったりする。
【0020】この場合、前記インタフェース回路27
は、図2に示す如く各種のデータ処理を行なうCPU3
0と、このCPU30の動作を規定するプログラムや各
種の定数データ等が格納されているROM31と、前記
CPU30の作業エリア等として使用されるRAM32
と、前記CPU30等と前記I/Oバス28や分岐用I
/Oバス29との間のデータ授受をサポートするデュア
ルポートメモリ回路(DPM)33と、前記CPU30
と前記バススイッチ選択信号バス15との間の信号授受
をサポートするバッファスイッチ回路(SWB)34
と、前記CPU30と前記内部I/Oバス17との間の
データ授受をサポートするバッファ回路35と、回路各
部を接続するバス36とを備えている。
は、図2に示す如く各種のデータ処理を行なうCPU3
0と、このCPU30の動作を規定するプログラムや各
種の定数データ等が格納されているROM31と、前記
CPU30の作業エリア等として使用されるRAM32
と、前記CPU30等と前記I/Oバス28や分岐用I
/Oバス29との間のデータ授受をサポートするデュア
ルポートメモリ回路(DPM)33と、前記CPU30
と前記バススイッチ選択信号バス15との間の信号授受
をサポートするバッファスイッチ回路(SWB)34
と、前記CPU30と前記内部I/Oバス17との間の
データ授受をサポートするバッファ回路35と、回路各
部を接続するバス36とを備えている。
【0021】そして、前記プログラマブルコントローラ
10から制御指令や制御データが出力されたとき、前記
I/Oバス28を介してこれを取り込むとともに、波形
整形した後、内部I/Oバス17を介して各A側I/O
カード6や各B側I/Oカード7に供給し、またこれら
の各A側I/Oカード6や各B側I/Oカード7からプ
ロセスデータが入力されたとき、内部I/Oバス17を
介してこれを取り込むとともに、波形整形した後、I/
Oバス28を介して前記プログラマブルコントローラ1
0に供給する。
10から制御指令や制御データが出力されたとき、前記
I/Oバス28を介してこれを取り込むとともに、波形
整形した後、内部I/Oバス17を介して各A側I/O
カード6や各B側I/Oカード7に供給し、またこれら
の各A側I/Oカード6や各B側I/Oカード7からプ
ロセスデータが入力されたとき、内部I/Oバス17を
介してこれを取り込むとともに、波形整形した後、I/
Oバス28を介して前記プログラマブルコントローラ1
0に供給する。
【0022】前記デュアルポートメモリ回路33は、図
3に示す如く各A側I/Oカード6と、これらの各A側
I/Oカード6と対応する各B側I/Oカード7の組
(I/Oカードペア38)毎に設けられるn個の入出力
データエリア39を有する入出力データテーブル40を
持っている。そして、前記プログラマブルコントローラ
10から制御指令や各種制御データが出力されたとき、
これら制御指令や各種制御データの供給先の機器に対応
する入出力データエリア39によって前記制御指令や各
種制御データを一時記憶した後、前記CPU30などに
供給し、またこのCPU30がA側I/Oカード6又は
B側I/Oカード7を介して、対応する機器から入力し
たプロセスデータを入力した機器に対応する入出力デー
タエリア39によってこのプロセスデータを一時記憶し
た後、I/Oバス28を介して前記プログラマブルコン
トローラ10に供給する。
3に示す如く各A側I/Oカード6と、これらの各A側
I/Oカード6と対応する各B側I/Oカード7の組
(I/Oカードペア38)毎に設けられるn個の入出力
データエリア39を有する入出力データテーブル40を
持っている。そして、前記プログラマブルコントローラ
10から制御指令や各種制御データが出力されたとき、
これら制御指令や各種制御データの供給先の機器に対応
する入出力データエリア39によって前記制御指令や各
種制御データを一時記憶した後、前記CPU30などに
供給し、またこのCPU30がA側I/Oカード6又は
B側I/Oカード7を介して、対応する機器から入力し
たプロセスデータを入力した機器に対応する入出力デー
タエリア39によってこのプロセスデータを一時記憶し
た後、I/Oバス28を介して前記プログラマブルコン
トローラ10に供給する。
【0023】また、前記RAM32は、図4に示す如く
各I/Oカードペア38毎に設けられるn個の選択フラ
グエリア41を有するカード選択フラグテーブル42を
備えており、電源投入時や初期化時、故障発生時におい
て、前記CPU30によって各I/Oカードペア38に
対応する各選択フラグエリア41の内容が設定され、以
後この設定内容に基づいて各I/Oカードペア38を構
成するA側I/Oカード6またはB側I/Oカード7の
どちらが一方が使用されたり、これらA側I/Oカード
6およびB側I/Oカード7の使用が禁止されたりす
る。
各I/Oカードペア38毎に設けられるn個の選択フラ
グエリア41を有するカード選択フラグテーブル42を
備えており、電源投入時や初期化時、故障発生時におい
て、前記CPU30によって各I/Oカードペア38に
対応する各選択フラグエリア41の内容が設定され、以
後この設定内容に基づいて各I/Oカードペア38を構
成するA側I/Oカード6またはB側I/Oカード7の
どちらが一方が使用されたり、これらA側I/Oカード
6およびB側I/Oカード7の使用が禁止されたりす
る。
【0024】この場合、前記各選択フラグエリア41
は、対応するI/Oカードペア38を構成するA側I/
Oカード6およびB側I/Oカード7のどちらも使用不
可であるとき、セットされる選択禁止フラグ43と、対
応するI/Oカードペア38を構成するA側I/Oカー
ド6の使用を指示するときにセットされるA側選択フラ
グ44と、対応するI/Oカードペア38を構成するB
側I/Oカード7の使用を指示するときにセットされる
B側選択フラグ45とを備えており、選択禁止フラグ4
3やA側選択フラグ44、B側選択フラグ45のセット
内容に基づいて対応するI/Oカードペア38の使用内
容を指示する。
は、対応するI/Oカードペア38を構成するA側I/
Oカード6およびB側I/Oカード7のどちらも使用不
可であるとき、セットされる選択禁止フラグ43と、対
応するI/Oカードペア38を構成するA側I/Oカー
ド6の使用を指示するときにセットされるA側選択フラ
グ44と、対応するI/Oカードペア38を構成するB
側I/Oカード7の使用を指示するときにセットされる
B側選択フラグ45とを備えており、選択禁止フラグ4
3やA側選択フラグ44、B側選択フラグ45のセット
内容に基づいて対応するI/Oカードペア38の使用内
容を指示する。
【0025】また、図5に示すごとく、各A側I/Oカ
ード6は、各々、前記I/Oシャーシ2に着脱自在に差
し込まれる基板46と、この基板46が前記I/Oシャ
ーシ2にセットされたとき、前記電源バス用メスコネク
タ14に差し込まれる電源バス用オスコネクタ47と、
前記基板46が前記I/Oシャーシ2にセットされたと
き、前記内部I/Oバス用メスコネクタ19に差し込ま
れる内部I/Oバス用オスコネクタ48と、前記基板4
6上に設けられ、I/O動作を行なうI/O回路49
と、前記基板46上に設けられ、オペレータによってオ
フ操作されたとき、対応する前記I/O回路49や着脱
用バッファ回路18に対する給電を中止する電源スイッ
チ50(図2参照)とを備えており、前記インタフェー
スカード5から制御指令や制御データが出力されたと
き、前記内部I/Oバス17、着脱用バッファ回路1
8、内部I/Oバス用メスコネクタ19、内部I/Oバ
ス用オスコネクタ48を順次、介してこれをI/O回路
46に取り込んだ後、対応するスイッチカード8に供給
し、またスイッチカード8からプロセスデータが入力さ
れたとき、これをI/O回路49に取り込むとともに、
内部I/Oバス用オスコネクタ48、内部I/Oバス用
メスコネクタ19、着脱用バッファ回路18、前記内部
I/Oバス17を順次、介して前記インタフェースカー
ド5に供給する。
ード6は、各々、前記I/Oシャーシ2に着脱自在に差
し込まれる基板46と、この基板46が前記I/Oシャ
ーシ2にセットされたとき、前記電源バス用メスコネク
タ14に差し込まれる電源バス用オスコネクタ47と、
前記基板46が前記I/Oシャーシ2にセットされたと
き、前記内部I/Oバス用メスコネクタ19に差し込ま
れる内部I/Oバス用オスコネクタ48と、前記基板4
6上に設けられ、I/O動作を行なうI/O回路49
と、前記基板46上に設けられ、オペレータによってオ
フ操作されたとき、対応する前記I/O回路49や着脱
用バッファ回路18に対する給電を中止する電源スイッ
チ50(図2参照)とを備えており、前記インタフェー
スカード5から制御指令や制御データが出力されたと
き、前記内部I/Oバス17、着脱用バッファ回路1
8、内部I/Oバス用メスコネクタ19、内部I/Oバ
ス用オスコネクタ48を順次、介してこれをI/O回路
46に取り込んだ後、対応するスイッチカード8に供給
し、またスイッチカード8からプロセスデータが入力さ
れたとき、これをI/O回路49に取り込むとともに、
内部I/Oバス用オスコネクタ48、内部I/Oバス用
メスコネクタ19、着脱用バッファ回路18、前記内部
I/Oバス17を順次、介して前記インタフェースカー
ド5に供給する。
【0026】そして、このA側I/Oカード6が故障し
て、このA側I/Oカード6に設けられている電源スイ
ッチ50がオフ操作されたとき、図5に示す如くこのA
側I/Oカード6に対応する着脱用バッファ回路18に
対し、給電を中止してこの着脱用バッファ回路18を構
成する各ゲート素子51、52を遮断状態にするととも
に、このA側I/Oカード6上に設けられているI/O
回路49に対する給電を中止してこのI/O回路49の
動作を停止させる。
て、このA側I/Oカード6に設けられている電源スイ
ッチ50がオフ操作されたとき、図5に示す如くこのA
側I/Oカード6に対応する着脱用バッファ回路18に
対し、給電を中止してこの着脱用バッファ回路18を構
成する各ゲート素子51、52を遮断状態にするととも
に、このA側I/Oカード6上に設けられているI/O
回路49に対する給電を中止してこのI/O回路49の
動作を停止させる。
【0027】これによって、このA側I/Oカード6が
故障したとき、他の回路に何ら悪影響を与えることな
く、このA側I/Oカード6を新たなA側I/Oカード
6と交換することができる。
故障したとき、他の回路に何ら悪影響を与えることな
く、このA側I/Oカード6を新たなA側I/Oカード
6と交換することができる。
【0028】また、各B側I/Oカード7は、各々、前
記I/Oシャーシ2に着脱自在に差し込まれる基板53
と、この基板53が前記I/Oシャーシ2にセットされ
たとき、前記電源バス用メスコネクタ14に差し込まれ
る電源バス用オスコネクタ54と、前記基板53が前記
I/Oシャーシ2にセットされたとき、前記内部I/O
バス用メスコネクタ19に差し込まれる内部I/Oバス
用オスコネクタ55と、前記基板53上に設けられ、I
/O動作を行なうI/O回路56と、前記基板53上に
設けられ、オペレータによってオフ操作されたとき、対
応する前記I/O回路56や着脱用バッファ回路18に
対する給電を中止する電源スイッチ57とを備えてお
り、前記インタフェースカード5から制御指令や制御デ
ータが出力されたとき、前記内部I/Oバス17、着脱
用バッファ回路18、内部I/Oバス用メスコネクタ1
9、内部I/Oバス用オスコネクタ55を順次、介して
これをI/O回路56に取り込んだ後、対応するスイッ
チカード8に供給し、またスイッチカード8からプロセ
スデータが入力されたとき、これをI/O回路56に取
り込むとともに、内部I/Oバス用オスコネクタ55、
内部I/Oバス用メスコネクタ19、着脱用バッファ回
路18、前記内部I/Oバス17を順次、介して前記イ
ンタフェースカード5に供給する。
記I/Oシャーシ2に着脱自在に差し込まれる基板53
と、この基板53が前記I/Oシャーシ2にセットされ
たとき、前記電源バス用メスコネクタ14に差し込まれ
る電源バス用オスコネクタ54と、前記基板53が前記
I/Oシャーシ2にセットされたとき、前記内部I/O
バス用メスコネクタ19に差し込まれる内部I/Oバス
用オスコネクタ55と、前記基板53上に設けられ、I
/O動作を行なうI/O回路56と、前記基板53上に
設けられ、オペレータによってオフ操作されたとき、対
応する前記I/O回路56や着脱用バッファ回路18に
対する給電を中止する電源スイッチ57とを備えてお
り、前記インタフェースカード5から制御指令や制御デ
ータが出力されたとき、前記内部I/Oバス17、着脱
用バッファ回路18、内部I/Oバス用メスコネクタ1
9、内部I/Oバス用オスコネクタ55を順次、介して
これをI/O回路56に取り込んだ後、対応するスイッ
チカード8に供給し、またスイッチカード8からプロセ
スデータが入力されたとき、これをI/O回路56に取
り込むとともに、内部I/Oバス用オスコネクタ55、
内部I/Oバス用メスコネクタ19、着脱用バッファ回
路18、前記内部I/Oバス17を順次、介して前記イ
ンタフェースカード5に供給する。
【0029】そして、上述したA側I/Oカード6と同
様に、このB側I/Oカード7が故障して、このB側I
/Oカード7に設けられている電源スイッチ57がオフ
操作されたとき、このB側I/Oカード7に対応する着
脱用バッファ回路18に対し、給電を中止してこの着脱
用バッファ回路18を構成する各ゲート素子51、52
を遮断状態にするとともに、このB側I/Oカード7上
に設けられているI/O回路56に対する給電を中止し
てこのI/O回路56の動作を停止させる。
様に、このB側I/Oカード7が故障して、このB側I
/Oカード7に設けられている電源スイッチ57がオフ
操作されたとき、このB側I/Oカード7に対応する着
脱用バッファ回路18に対し、給電を中止してこの着脱
用バッファ回路18を構成する各ゲート素子51、52
を遮断状態にするとともに、このB側I/Oカード7上
に設けられているI/O回路56に対する給電を中止し
てこのI/O回路56の動作を停止させる。
【0030】これによって、このB側I/Oカード7が
故障したとき、他の回路に何ら悪影響を与えることな
く、このB側I/Oカード7を新たなB側I/Oカード
7と交換することができる。
故障したとき、他の回路に何ら悪影響を与えることな
く、このB側I/Oカード7を新たなB側I/Oカード
7と交換することができる。
【0031】また、各スイッチカード8は、各々、前記
I/Oシャーシ2に着脱自在に差し込まれる基板60
と、この基板60が前記I/Oシャーシ2にセットされ
たとき、前記電源バス用メスコネクタ14に差し込まれ
る電源バス用オスコネクタ61と、前記基板60が前記
I/Oシャーシ2にセットされたとき、前記バススイッ
チ選択信号用メスコネクタ16に差し込まれるバススイ
ッチ選択信号用オスコネクタ62と、前記基板60上に
設けられ、対応するA側I/Oカード6またはB側I/
Oカード7のうち、前記インタフェースカード5のCP
U30によって指定された方を選択して外部入出力ケー
ブル63に接続するスイッチ回路64とを備えており、
前記インタフェースカード5のCPU30からカード選
択指令が出力されたとき、バススイッチ選択信号バス1
5、バススイッチ選択信号用メスコネクタ16、バスス
イッチ選択信号用オスコネクタ62を順次、介してこれ
を取り込んでスイッチ回路64を動作させて、対応する
A側I/Oカード6またはB側I/Oカード7のうち、
前記カード選択指令で指定された方を選択して、これを
外部入出力ケーブル63に接続する。
I/Oシャーシ2に着脱自在に差し込まれる基板60
と、この基板60が前記I/Oシャーシ2にセットされ
たとき、前記電源バス用メスコネクタ14に差し込まれ
る電源バス用オスコネクタ61と、前記基板60が前記
I/Oシャーシ2にセットされたとき、前記バススイッ
チ選択信号用メスコネクタ16に差し込まれるバススイ
ッチ選択信号用オスコネクタ62と、前記基板60上に
設けられ、対応するA側I/Oカード6またはB側I/
Oカード7のうち、前記インタフェースカード5のCP
U30によって指定された方を選択して外部入出力ケー
ブル63に接続するスイッチ回路64とを備えており、
前記インタフェースカード5のCPU30からカード選
択指令が出力されたとき、バススイッチ選択信号バス1
5、バススイッチ選択信号用メスコネクタ16、バスス
イッチ選択信号用オスコネクタ62を順次、介してこれ
を取り込んでスイッチ回路64を動作させて、対応する
A側I/Oカード6またはB側I/Oカード7のうち、
前記カード選択指令で指定された方を選択して、これを
外部入出力ケーブル63に接続する。
【0032】次に、図6乃至図9に示すフローチャート
を参照しながら、この実施例の初期化動作及び通常動作
を順次説明する。
を参照しながら、この実施例の初期化動作及び通常動作
を順次説明する。
【0033】《初期化動作》まず、このパラレル入出力
装置1の電源が投入されると、インタフェースカード5
のCPU30は、図6に示す如く各I/Oカードペア3
8の番号を示す変数iを“0”にするとともに(ステッ
プST1)、この変数iに対応するI/Oカードペア3
8を構成するA側I/Oカード6をアクセスして(ステ
ップST2)、これが正常に動作するかどうかをチェッ
クし(ステップST3)、これが正常に動作するときに
は、RAM32内に設けられている各選択フラグエリア
41のうち、I/Oカードペア38に対応する選択フラ
グエリア41のA側選択フラグ44をセットするととも
に(ステップST11)、このセット内容に基づいて前
記I/Oカードペア38に対応するスイッチカード8を
制御してこのスイッチカード8のスイッチ回路64にA
側I/Oカード6を選択させる(ステップST12)。
装置1の電源が投入されると、インタフェースカード5
のCPU30は、図6に示す如く各I/Oカードペア3
8の番号を示す変数iを“0”にするとともに(ステッ
プST1)、この変数iに対応するI/Oカードペア3
8を構成するA側I/Oカード6をアクセスして(ステ
ップST2)、これが正常に動作するかどうかをチェッ
クし(ステップST3)、これが正常に動作するときに
は、RAM32内に設けられている各選択フラグエリア
41のうち、I/Oカードペア38に対応する選択フラ
グエリア41のA側選択フラグ44をセットするととも
に(ステップST11)、このセット内容に基づいて前
記I/Oカードペア38に対応するスイッチカード8を
制御してこのスイッチカード8のスイッチ回路64にA
側I/Oカード6を選択させる(ステップST12)。
【0034】また、前記A側I/Oカード6のチェック
動作において(ステップST3)、このA側I/Oカー
ド6が正常に動作しなければ、前記CPU30はこのI
/Oカードペア38のB側I/Oカード7をアクセスし
て(ステップST4)、これが正常に動作するかどうか
をチェックし(ステップST5)、これが正常に動作す
るときには、RAM32内に設けられている各選択フラ
グエリア41のうち、前記I/Oカードペア38に対応
する選択フラグエリア41のB側選択フラグ45をセッ
トするとともに(ステップST9)、このセット内容に
基づいて前記I/Oカードペア38に対応するスイッチ
カード8を制御してこのスイッチカード8のスイッチ回
路64にB側I/Oカード7を選択させる(ステップS
T10)。
動作において(ステップST3)、このA側I/Oカー
ド6が正常に動作しなければ、前記CPU30はこのI
/Oカードペア38のB側I/Oカード7をアクセスし
て(ステップST4)、これが正常に動作するかどうか
をチェックし(ステップST5)、これが正常に動作す
るときには、RAM32内に設けられている各選択フラ
グエリア41のうち、前記I/Oカードペア38に対応
する選択フラグエリア41のB側選択フラグ45をセッ
トするとともに(ステップST9)、このセット内容に
基づいて前記I/Oカードペア38に対応するスイッチ
カード8を制御してこのスイッチカード8のスイッチ回
路64にB側I/Oカード7を選択させる(ステップS
T10)。
【0035】また、前記A側I/Oカード6のチェック
動作においてA側I/Oカード6の異常が検出されると
ともに、前記B側I/Oカード7のチェック動作におい
てB側I/Oカード7の異常が検出されると(ステップ
ST3,ST5)、CPU30はRAM32内に設けら
れている各選択フラグエリア41のうち、前記I/Oカ
ードペア38に対応する選択フラグエリア41の選択禁
止フラグ43をセットし、このI/Oカードペア38の
使用を禁止する(ステップST6)。
動作においてA側I/Oカード6の異常が検出されると
ともに、前記B側I/Oカード7のチェック動作におい
てB側I/Oカード7の異常が検出されると(ステップ
ST3,ST5)、CPU30はRAM32内に設けら
れている各選択フラグエリア41のうち、前記I/Oカ
ードペア38に対応する選択フラグエリア41の選択禁
止フラグ43をセットし、このI/Oカードペア38の
使用を禁止する(ステップST6)。
【0036】この後、CPU30は変数iをインクリメ
ントして(ステップST7)、この変数iの値がI/O
カードペア38の番号(例えば、“9”)を越えるまで
(ステップST8)、上述した動作を繰り返して各I/
Oカードペア38を構成するA側I/Oカード6および
B側I/Oカード7が共に異常となっていない限り、各
I/Oカードペア38毎に、A側I/Oカード6または
B側I/Oカード7のいずれか一方を選択させる(ステ
ップST2〜ST12)。
ントして(ステップST7)、この変数iの値がI/O
カードペア38の番号(例えば、“9”)を越えるまで
(ステップST8)、上述した動作を繰り返して各I/
Oカードペア38を構成するA側I/Oカード6および
B側I/Oカード7が共に異常となっていない限り、各
I/Oカードペア38毎に、A側I/Oカード6または
B側I/Oカード7のいずれか一方を選択させる(ステ
ップST2〜ST12)。
【0037】《通常動作》 <共通処理>そして、この初期化処理が終了すると、C
PU30は図7に示す如く各I/Oカードペア38の番
号を示す変数iを“0”にするとともに(ステップST
15)、RAM32内の各選択フラグエリア41のう
ち、前記変数iに対応する選択フラグエリア41を読み
出すとともに(ステップST16)、この選択フラグエ
リア41の選択禁止フラグ43に“1”がセットされて
いるかどうかをチェックする(ステップST17)。
PU30は図7に示す如く各I/Oカードペア38の番
号を示す変数iを“0”にするとともに(ステップST
15)、RAM32内の各選択フラグエリア41のう
ち、前記変数iに対応する選択フラグエリア41を読み
出すとともに(ステップST16)、この選択フラグエ
リア41の選択禁止フラグ43に“1”がセットされて
いるかどうかをチェックする(ステップST17)。
【0038】そして、この選択フラグエリア41の選択
禁止フラグ43に“1”がセットされていなければ(ス
テップST17)、CPU30はこの選択フラグエリア
41のA側選択フラグ44に“1”がセットされている
かどうかをチェックし(ステップST18)、これがセ
ットされていれば、A側入出力処理を実行する。
禁止フラグ43に“1”がセットされていなければ(ス
テップST17)、CPU30はこの選択フラグエリア
41のA側選択フラグ44に“1”がセットされている
かどうかをチェックし(ステップST18)、これがセ
ットされていれば、A側入出力処理を実行する。
【0039】<A側入出力処理>この処理では、CPU
30は図8に示すように、初めにデュアルポートメモリ
回路33の各入出力データエリア39のうち、前記変数
iに対応する入出力データエリア39に書き込まれてい
るプログラマブルコントローラ10からの制御指令や各
種制御データを取り込むとともに、これをバッファ回路
35に供給して前記変数iで指定されるI/Oカードペ
ア38のA側I/Oカード6に供給させたり、このA側
I/Oカード6からプロセスデータが入力され、これが
前記バッファ回路35によって増幅されて波形整形され
て入力されたとき、これを取り込むとともに、デュアル
ポートメモリ回路33の各入出力データエリア39のう
ち、前記変数iの値に対応する入出力データエリア39
に書き込んで、前記プログラマブルコントローラ10に
転送させたりする(ステップST19)。
30は図8に示すように、初めにデュアルポートメモリ
回路33の各入出力データエリア39のうち、前記変数
iに対応する入出力データエリア39に書き込まれてい
るプログラマブルコントローラ10からの制御指令や各
種制御データを取り込むとともに、これをバッファ回路
35に供給して前記変数iで指定されるI/Oカードペ
ア38のA側I/Oカード6に供給させたり、このA側
I/Oカード6からプロセスデータが入力され、これが
前記バッファ回路35によって増幅されて波形整形され
て入力されたとき、これを取り込むとともに、デュアル
ポートメモリ回路33の各入出力データエリア39のう
ち、前記変数iの値に対応する入出力データエリア39
に書き込んで、前記プログラマブルコントローラ10に
転送させたりする(ステップST19)。
【0040】そして、このデータ転送動作が正しく行わ
れないときには(ステップST20)、CPU30は各
選択フラグエリア41のうち、前記変数iに対応する選
択フラグエリア41のA側選択フラグ44をクリアする
とともに(ステップST21)、前記変数iに対応する
I/Oカードペア38のスイッチカード8を制御してこ
のスイッチカード8のスイッチ回路64にB側I/Oカ
ード7を選択させた後(ステップST22)、前記変数
iに対応する選択フラグエリア41のB側選択フラグ4
5をセットする(ステップST23)。
れないときには(ステップST20)、CPU30は各
選択フラグエリア41のうち、前記変数iに対応する選
択フラグエリア41のA側選択フラグ44をクリアする
とともに(ステップST21)、前記変数iに対応する
I/Oカードペア38のスイッチカード8を制御してこ
のスイッチカード8のスイッチ回路64にB側I/Oカ
ード7を選択させた後(ステップST22)、前記変数
iに対応する選択フラグエリア41のB側選択フラグ4
5をセットする(ステップST23)。
【0041】次いで、CPU30はバッファ回路35を
介して前記変数iに対応するI/Oカードペア38のB
側I/Oカード7に対してデータの入出力を行うととも
に(ステップST24)、この入出力動作が正常に行わ
れるかどうかをチェックし(ステップST25)、この
データの入出力動作が正常に行われないとき、前記変数
iに対応する選択フラグエリア41のB側選択フラグ4
5をクリアし(ステップST26)、データの入出力が
正常に行われているとき、B側選択フラグ45のクリア
処理をスキップしてB側I/Oカード7の使用を開始す
る。
介して前記変数iに対応するI/Oカードペア38のB
側I/Oカード7に対してデータの入出力を行うととも
に(ステップST24)、この入出力動作が正常に行わ
れるかどうかをチェックし(ステップST25)、この
データの入出力動作が正常に行われないとき、前記変数
iに対応する選択フラグエリア41のB側選択フラグ4
5をクリアし(ステップST26)、データの入出力が
正常に行われているとき、B側選択フラグ45のクリア
処理をスキップしてB側I/Oカード7の使用を開始す
る。
【0042】また、上述した前記変数iに対応するI/
Oカードペア38のA側I/Oカード6の正常/異常チ
ェック動作において(ステップST20)、このA側I
/Oカード6が正常であれば、CPU30は上述したB
側I/Oカード7の正常/異常判定処理をスキップす
る。
Oカードペア38のA側I/Oカード6の正常/異常チ
ェック動作において(ステップST20)、このA側I
/Oカード6が正常であれば、CPU30は上述したB
側I/Oカード7の正常/異常判定処理をスキップす
る。
【0043】また、上述した前記変数iに対応する選択
フラグエリア41のA側選択フラグ44に“1”がセッ
トされているかどうかをチェックしたとき(図7、ステ
ップST18)、これがセットされていなければ、CP
U30はこの選択フラグエリア41のB側選択フラグ4
5に“1”がセットされているかどうかをチェックし
(ステップST27)、これがセットされていれば、B
側入出力処理を実行する。
フラグエリア41のA側選択フラグ44に“1”がセッ
トされているかどうかをチェックしたとき(図7、ステ
ップST18)、これがセットされていなければ、CP
U30はこの選択フラグエリア41のB側選択フラグ4
5に“1”がセットされているかどうかをチェックし
(ステップST27)、これがセットされていれば、B
側入出力処理を実行する。
【0044】<B側入出力処理>この処理では、CPU
30は図7に示すように、初めにデュアルポートメモリ
回路33の各入出力データエリア39のうち、前記変数
iに対応する入出力データエリア39に書き込まれてい
るプログラマブルコントローラ10からの制御指令や各
種制御データを取り込むとともに、これをバッファ回路
35に供給して前記変数iで指定されるI/Oカードペ
ア38のB側I/Oカード7に供給させたり、このB側
I/Oカード7からプロセスデータが入力され、これが
前記バッファ回路35によって増幅されて波形整形され
て入力されたとき、これを取り込むとともに、デュアル
ポートメモリ回路33の各入出力データエリア39のう
ち、前記変数iの値に対応する入出力データエリア39
に書き込んで、前記プログラマブルコントローラ10に
転送させたりする(ステップST28)。
30は図7に示すように、初めにデュアルポートメモリ
回路33の各入出力データエリア39のうち、前記変数
iに対応する入出力データエリア39に書き込まれてい
るプログラマブルコントローラ10からの制御指令や各
種制御データを取り込むとともに、これをバッファ回路
35に供給して前記変数iで指定されるI/Oカードペ
ア38のB側I/Oカード7に供給させたり、このB側
I/Oカード7からプロセスデータが入力され、これが
前記バッファ回路35によって増幅されて波形整形され
て入力されたとき、これを取り込むとともに、デュアル
ポートメモリ回路33の各入出力データエリア39のう
ち、前記変数iの値に対応する入出力データエリア39
に書き込んで、前記プログラマブルコントローラ10に
転送させたりする(ステップST28)。
【0045】そして、このデータ転送動作が正しく行わ
れないときには(ステップST29)、CPU30は各
選択フラグエリア41のうち、前記変数iに対応する選
択フラグエリア41のB側選択フラグ45をクリアする
とともに(ステップST30)、前記変数iに対応する
I/Oカードペア38のスイッチカード8を制御してこ
のスイッチカード8のスイッチ回路64にA側I/Oカ
ード6を選択させた後(ステップST31)、前記変数
iに対応する選択フラグエリア41のA側選択フラグ4
4をセットする(ステップST32)。
れないときには(ステップST29)、CPU30は各
選択フラグエリア41のうち、前記変数iに対応する選
択フラグエリア41のB側選択フラグ45をクリアする
とともに(ステップST30)、前記変数iに対応する
I/Oカードペア38のスイッチカード8を制御してこ
のスイッチカード8のスイッチ回路64にA側I/Oカ
ード6を選択させた後(ステップST31)、前記変数
iに対応する選択フラグエリア41のA側選択フラグ4
4をセットする(ステップST32)。
【0046】次いで、CPU30はバッファ回路35を
介して前記変数iに対応するI/Oカードペア38のA
側I/Oカード6に対してデータの入出力を行い(ステ
ップST33)、この入出力動作が正常に行われるかど
うかをチェックし(ステップST34)、このデータの
入出力動作が正常に行われないとき、前記変数iに対応
する選択フラグエリア41のA側選択フラグ44をクリ
アし(ステップST35)、データの入出力が正常に行
われているとき、A側選択フラグ44のクリア処理をス
キップしてA側I/Oカード6の使用を開始する。
介して前記変数iに対応するI/Oカードペア38のA
側I/Oカード6に対してデータの入出力を行い(ステ
ップST33)、この入出力動作が正常に行われるかど
うかをチェックし(ステップST34)、このデータの
入出力動作が正常に行われないとき、前記変数iに対応
する選択フラグエリア41のA側選択フラグ44をクリ
アし(ステップST35)、データの入出力が正常に行
われているとき、A側選択フラグ44のクリア処理をス
キップしてA側I/Oカード6の使用を開始する。
【0047】また、上述した前記変数iに対応するI/
Oカードペア38のB側I/Oカード7の正常/異常チ
ェック動作において(ステップST29)、このB側I
/Oカード7が正常であれば、CPU30は上述したA
側I/Oカード6の正常/異常判定処理をスキップす
る。
Oカードペア38のB側I/Oカード7の正常/異常チ
ェック動作において(ステップST29)、このB側I
/Oカード7が正常であれば、CPU30は上述したA
側I/Oカード6の正常/異常判定処理をスキップす
る。
【0048】また、上述した前記変数iに対応する選択
フラグエリア41のA側選択フラグ44およびB側選択
フラグ45に“1”がセットされているかどうかをチェ
ックしたとき(ステップST18,ST27)、これら
がセットされていなければ、CPU30は選択禁止処理
を実行する。
フラグエリア41のA側選択フラグ44およびB側選択
フラグ45に“1”がセットされているかどうかをチェ
ックしたとき(ステップST18,ST27)、これら
がセットされていなければ、CPU30は選択禁止処理
を実行する。
【0049】<選択禁止処理>この処理では、CPU3
0は図7に示すように、初めに前記変数iに対応するI
/Oカードペア38のスイッチカード8のスイッチ回路
64を制御してA側I/Oカード6を選択させ(ステッ
プST36)、この後前記変数iに対応する選択フラグ
エリア41の選択禁止フラグ43をセットし、前記変数
iに対応するI/Oカードペア38の使用を禁止する
(ステップST37)。
0は図7に示すように、初めに前記変数iに対応するI
/Oカードペア38のスイッチカード8のスイッチ回路
64を制御してA側I/Oカード6を選択させ(ステッ
プST36)、この後前記変数iに対応する選択フラグ
エリア41の選択禁止フラグ43をセットし、前記変数
iに対応するI/Oカードペア38の使用を禁止する
(ステップST37)。
【0050】また、上述した選択フラグエリア41の選
択禁止フラグ43の判定処理において(ステップST1
7)、この選択フラグエリア41の選択禁止フラグ43
に“1”がセットされていれば、CPU30はこの変数
iに対応するI/Oカードペア38が使用状態禁止にな
っていると判定して待機処理を行う。
択禁止フラグ43の判定処理において(ステップST1
7)、この選択フラグエリア41の選択禁止フラグ43
に“1”がセットされていれば、CPU30はこの変数
iに対応するI/Oカードペア38が使用状態禁止にな
っていると判定して待機処理を行う。
【0051】<待機処理>この処理では、CPU30は
図9に示すように、初めにデュアルポートメモリ回路3
3の各入出力データエリア39のうち、前記変数iに対
応する入出力データエリア39に書き込まれているプロ
グラマブルコントローラ10からの制御指令や各種制御
データを取り込むとともに、これをバッファ回路35に
供給して前記変数iで指定されるI/Oカードペア38
のA側I/Oカード6に供給させたり、このA側I/O
カード6からプロセスデータが入力され、これが前記バ
ッファ回路35によって増幅されて波形整形されて入力
されたとき、これを取り込むとともに、デュアルポート
メモリ回路33の各入出力データエリア39のうち、前
記変数iの値に対応する入出力データエリア39に書き
込んで、前記プログラマブルコントローラ10に転送さ
せたりする(ステップST38)。
図9に示すように、初めにデュアルポートメモリ回路3
3の各入出力データエリア39のうち、前記変数iに対
応する入出力データエリア39に書き込まれているプロ
グラマブルコントローラ10からの制御指令や各種制御
データを取り込むとともに、これをバッファ回路35に
供給して前記変数iで指定されるI/Oカードペア38
のA側I/Oカード6に供給させたり、このA側I/O
カード6からプロセスデータが入力され、これが前記バ
ッファ回路35によって増幅されて波形整形されて入力
されたとき、これを取り込むとともに、デュアルポート
メモリ回路33の各入出力データエリア39のうち、前
記変数iの値に対応する入出力データエリア39に書き
込んで、前記プログラマブルコントローラ10に転送さ
せたりする(ステップST38)。
【0052】そして、このデータ転送動作が正しく行わ
れたとき(ステップST39)、CPU30は前記変数
iに対応する選択フラグエリア41のA側選択フラグ4
4をセットするとともに(ステップST40)、この選
択フラグエリア41の選択禁止フラグ43をクリアして
A側I/Oカード6の使用を開始する(ステップST4
1)。
れたとき(ステップST39)、CPU30は前記変数
iに対応する選択フラグエリア41のA側選択フラグ4
4をセットするとともに(ステップST40)、この選
択フラグエリア41の選択禁止フラグ43をクリアして
A側I/Oカード6の使用を開始する(ステップST4
1)。
【0053】また、このデータ転送動作が正しく行われ
なければ(ステップST39)、CPU30はこのA側
I/Oカード6の使用開始処理をスキップする。
なければ(ステップST39)、CPU30はこのA側
I/Oカード6の使用開始処理をスキップする。
【0054】<共通処理>そして、これらの処理が終了
すると、CPU30は図7に示すように、前記変数iを
インクリメントした後(ステップST42)、この変数
iの値がI/Oカードペア38の番号(例えば、
“9”)を越えるまで(ステップST43)、上述した
動作を繰り返して各I/Oカードペア38を構成するA
側I/Oカード6およびB側I/Oカード7が共に異常
となっていない限り、各I/Oカードペア38毎に、A
側I/Oカード6またはB側I/Oカード7のいずれか
一方を選択する(ステップST15〜ST43)。
すると、CPU30は図7に示すように、前記変数iを
インクリメントした後(ステップST42)、この変数
iの値がI/Oカードペア38の番号(例えば、
“9”)を越えるまで(ステップST43)、上述した
動作を繰り返して各I/Oカードペア38を構成するA
側I/Oカード6およびB側I/Oカード7が共に異常
となっていない限り、各I/Oカードペア38毎に、A
側I/Oカード6またはB側I/Oカード7のいずれか
一方を選択する(ステップST15〜ST43)。
【0055】このようにこの実施例においては、A側I
/Oカード6と、B側I/Oカード7とによってI/O
カードペア38を構成し、このI/Oカードペア38に
対応するスイッチカード8によってこれらA側I/Oカ
ード6またはB側I/Oカード7のうち、正常な方を自
動的に選択して使用するとともに、これらA側I/Oカ
ード6またはB側I/Oカード7のいずれか一方が故障
したとき、故障した方の基板に設けられている電源スイ
ッチ50、57をオフさせることにより、故障したI/
Oカードと、内部I/Oバス17および電源バス13と
が電気的に遮断されるようにしたので、各A側I/Oカ
ード6、B側I/Oカード7のいずれかが故障しても、
各機器の制御を続行することができるとともに、電源供
給カード4の電源を落とすことなく、かつプログラマブ
ルコントローラ10の動作を停止させることなく故障し
たA側I/Oカード6やB側I/Oカード7を新たなA
側I/Oカード6やB側I/Oカード7に交換すること
ができる。
/Oカード6と、B側I/Oカード7とによってI/O
カードペア38を構成し、このI/Oカードペア38に
対応するスイッチカード8によってこれらA側I/Oカ
ード6またはB側I/Oカード7のうち、正常な方を自
動的に選択して使用するとともに、これらA側I/Oカ
ード6またはB側I/Oカード7のいずれか一方が故障
したとき、故障した方の基板に設けられている電源スイ
ッチ50、57をオフさせることにより、故障したI/
Oカードと、内部I/Oバス17および電源バス13と
が電気的に遮断されるようにしたので、各A側I/Oカ
ード6、B側I/Oカード7のいずれかが故障しても、
各機器の制御を続行することができるとともに、電源供
給カード4の電源を落とすことなく、かつプログラマブ
ルコントローラ10の動作を停止させることなく故障し
たA側I/Oカード6やB側I/Oカード7を新たなA
側I/Oカード6やB側I/Oカード7に交換すること
ができる。
【0056】
【発明の効果】以上説明したように本発明によれば、各
I/Oカードのいずれかが故障しても、各機器の制御を
続行することができるとともに、電源供給カードの電源
を落とすことなく、かつプログラマブルコントローラの
動作を停止させることなく故障したI/Oカードを新た
なI/Oカードに交換することができる。
I/Oカードのいずれかが故障しても、各機器の制御を
続行することができるとともに、電源供給カードの電源
を落とすことなく、かつプログラマブルコントローラの
動作を停止させることなく故障したI/Oカードを新た
なI/Oカードに交換することができる。
【図1】本発明によるパラレル入出力装置の一実施例を
示す斜視図である。
示す斜視図である。
【図2】図1に示すパラレル入出力装置の回路構成例を
示すブロック図である。
示すブロック図である。
【図3】図2に示すデュアルポートメモリ回路の詳細な
構成例を示す模式図である。
構成例を示す模式図である。
【図4】図2に示すRAMに設けられるカード選択フラ
グテーブルの詳細な構成例を示す模式図である。
グテーブルの詳細な構成例を示す模式図である。
【図5】図2に示すA側I/Oカードの詳細な回路構成
例を示すブロック図である。
例を示すブロック図である。
【図6】図1に示すパラレル入出力装置の初期化動作例
を示すフローチャートである。
を示すフローチャートである。
【図7】図1に示すパラレル入出力装置の通常動作例を
示すフローチャートである。
示すフローチャートである。
【図8】図1に示すパラレル入出力装置の通常動作例を
示すフローチャートである。
示すフローチャートである。
【図9】図1に示すパラレル入出力装置の通常動作例を
示すフローチャートである。
示すフローチャートである。
【図10】従来から知られているパラレル入出力装置の
回路構成例を示すブロック図である。
回路構成例を示すブロック図である。
1 パラレル入出力装置 2 I/Oシャーシ 3 バックパネル 4 電源供給カード 5 インタフェースカード 6 A側I/Oカード 7 B側I/Oカード 8 スイッチカード 10 プログラマブルコントローラ 38 I/Oカードペア
Claims (1)
- 【請求項1】 プログラマブルコントローラと各機器と
の間に介挿され、これらプログラマブルコントローラと
各機器との間の信号授受をサポートするパラレル入出力
装置において、 複数のI/Oカードによって構成され、各機器毎に設け
られるI/Oカードペアと、 これら各I/Oカードペア毎に設けられ、これら各I/
Oカードペアを構成する各I/Oカードのうち、正常な
方を選択して対応する機器とプログラマブルコントロー
ラとの間に介挿されるスイッチカードと、 を備えたことを特徴とするパラレル入出力装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1793A JPH06202714A (ja) | 1993-01-04 | 1993-01-04 | パラレル入出力装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1793A JPH06202714A (ja) | 1993-01-04 | 1993-01-04 | パラレル入出力装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06202714A true JPH06202714A (ja) | 1994-07-22 |
Family
ID=11462654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1793A Pending JPH06202714A (ja) | 1993-01-04 | 1993-01-04 | パラレル入出力装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06202714A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001501761A (ja) * | 1996-10-04 | 2001-02-06 | フィッシャー コントロールズ インターナショナル,インコーポレイテッド | 冗長フィールドデバイスおよびバス付きプロセス制御ネットワーク |
KR100865286B1 (ko) * | 2007-01-31 | 2008-10-27 | 엘에스산전 주식회사 | 고장 입출력 모듈 교체 시스템 및 그 방법 |
KR100905874B1 (ko) * | 2006-10-16 | 2009-07-03 | 오므론 가부시키가이샤 | Plc 장치 |
JP2015529355A (ja) * | 2012-08-14 | 2015-10-05 | フィッシャー コントロールズ インターナショナル リミテッド ライアビリティー カンパニー | 制御信号保護装置 |
-
1993
- 1993-01-04 JP JP1793A patent/JPH06202714A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001501761A (ja) * | 1996-10-04 | 2001-02-06 | フィッシャー コントロールズ インターナショナル,インコーポレイテッド | 冗長フィールドデバイスおよびバス付きプロセス制御ネットワーク |
KR100905874B1 (ko) * | 2006-10-16 | 2009-07-03 | 오므론 가부시키가이샤 | Plc 장치 |
KR100865286B1 (ko) * | 2007-01-31 | 2008-10-27 | 엘에스산전 주식회사 | 고장 입출력 모듈 교체 시스템 및 그 방법 |
JP2015529355A (ja) * | 2012-08-14 | 2015-10-05 | フィッシャー コントロールズ インターナショナル リミテッド ライアビリティー カンパニー | 制御信号保護装置 |
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