JPH0620169Y2 - Voltage monitoring device - Google Patents
Voltage monitoring deviceInfo
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- JPH0620169Y2 JPH0620169Y2 JP18442284U JP18442284U JPH0620169Y2 JP H0620169 Y2 JPH0620169 Y2 JP H0620169Y2 JP 18442284 U JP18442284 U JP 18442284U JP 18442284 U JP18442284 U JP 18442284U JP H0620169 Y2 JPH0620169 Y2 JP H0620169Y2
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Description
【考案の詳細な説明】 産業上の利用分野 本考案は、電圧監視装置に係り、メモリ回路のバッテリ
バックアップ回路及びＣＰＵ搭載機器のリセット回路等
に使用され、電源電圧が正常動作範囲外になったときに
出力を停止する回路に関する。DETAILED DESCRIPTION OF THE INVENTION Industrial Field of the Invention The present invention relates to a voltage monitoring device, which is used in a battery backup circuit of a memory circuit, a reset circuit of a device equipped with a CPU, etc., and a power supply voltage is out of a normal operating range. It sometimes relates to a circuit that stops output.
従来の技術 メモリ回路のバッテリバックアップ回路、電源の瞬断等
によるシステムの誤動作を防止する回路、ＣＰＵ搭載機
器のリセット回路及び過電圧検出回路等には従来第６図
に示す様な電圧監視装置が使われていた。第６図に示す
電源異常検出装置１における入出力信号は、被測定電圧
と装置１の電源を兼ねているＶCC及び接地線ＧＮＤ及び
出力信号であるＯＵＴ１、ＯＵＴ２である。この装置の
動作は第６図に示す様に電源電圧ＶCCは内部の抵抗Ｒ２
及びＲ３により分圧され、この分圧された電圧と、〔電
源電圧ＶCC〕−〔定電圧源２の定電圧値〕の電圧とが比
較器３により比較される。比較結果により比較器３の出
力に抵抗Ｒ４又はＲ５を介して接続されているＱ１又は
Ｑ２のトランジスタはオン，オフされる。2. Description of the Related Art Conventionally, a voltage monitoring device as shown in FIG. 6 has been used for a battery backup circuit of a memory circuit, a circuit for preventing a malfunction of the system due to a momentary power interruption, a reset circuit of a CPU-equipped device, an overvoltage detection circuit and the like. It was being appreciated. The input / output signals in the power supply abnormality detection device 1 shown in FIG. 6 are V CC and the ground line GND, which also serve as the voltage to be measured and the power supply of the device 1, and OUT 1 and OUT 2 which are output signals. As shown in FIG. 6, the operation of this device is such that the power supply voltage V CC is equal to the internal resistance R 2
And R 3, and the voltage thus divided is compared with the voltage of [power supply voltage V CC ]-[constant voltage value of constant voltage source 2] by the comparator 3. According to the comparison result, the transistor of Q 1 or Q 2 connected to the output of the comparator 3 via the resistor R 4 or R 5 is turned on or off.
上述の装置１の動作タイミングを第７図に示す。第７図
においてＶSHは検知上限値、ＶSLは動作下限値を示す。
第６図の電圧監視装置の回路動作を第７図に示す動作タ
イミングを参照し乍ら説明する。電源が投入されるとそ
の電圧ＶCCは時間の経過と共にＯＶから所定電圧値へと
増加していく。定電圧源２と抵抗Ｒ１との接続点をＰ１
とし抵抗Ｒ２及びＲ３の接続点Ｐ２とする。比較器３は
これらのＰ１とＰ２点の電圧を比較し、その比較結果を
出力する。比較器３の出力は電源電圧ＶCCがＯＶから漸
次上昇して検知上限値ＶSHに達する迄はハイレベルであ
り、ＶCCがＶSHに達する迄はトランジスタＱ１、Ｑ２が
オンとなる様なバイアスが比較器３の出力により供給さ
れる。従ってトランジスタＱ１、Ｑ２は、電源電圧ＶCC
がＯＶから検知上限値に達する時間内はオンとなる筈で
あるが、トランジスタＱ１、Ｑ２が動作するにはそれら
のベース、エミッタ間に0.6Ｖ〜0.7Ｖの順方向電圧を必
要とし、よって、電源投入後トランジスタＱ１、Ｑ２の
ベース、エミッタ間電圧が0.6Ｖ位に達する迄はトラン
ジスタはオフのままである。この順方向電圧が0.6に達
するとトランジスタＱ１、Ｑ２はオンとなる。動作下限
値ＶSLはこのトランジスタＱ１、Ｑ２のベース、エミッ
タ間電圧が0.6Ｖに達してオン動作を開始するときの電
源電圧ＶCCの値である。次に検知上限値ＶSHについて説
明する。電源投入後、電源電圧ＶCCが上昇すると、それ
につれてＰ１点の電位も上昇し、Ｐ２点の電位を追い越
す電位となったとき、これ迄ハイレベルを維持していた
比較器３の出力はローレベルに切替り、この時点からト
ランジスタＱ１、Ｑ２はオフとなる。検知上限値ＶSHは
比較器３の出力がハイからローに切替る時の電源電圧Ｖ
CCの値をいう。この様に比較器３の出力に接続されたト
ランジスタＱ１、Ｑ２は電源電圧ＶCCがＶSL以下及びＶ
SH以上でオフとなり、ＶSLからＶSHの間でオンとなる。The operation timing of the device 1 described above is shown in FIG. In FIG. 7, V SH indicates the detection upper limit value and V SL indicates the operation lower limit value.
The circuit operation of the voltage monitoring device shown in FIG. 6 will be described with reference to the operation timing shown in FIG. When the power is turned on, the voltage V CC increases from OV to a predetermined voltage value with the passage of time. Connect the connection point between the constant voltage source 2 and the resistor R 1 to P 1
And the connection point P 2 of the resistors R 2 and R 3 . The comparator 3 compares the voltages at the points P 1 and P 2 and outputs the comparison result. The output of the comparator 3 is at a high level until the power supply voltage V CC gradually rises from OV and reaches the detection upper limit value V SH , and the transistors Q 1 and Q 2 are turned on until V CC reaches V SH. Such a bias is provided by the output of the comparator 3. Therefore, the transistors Q 1 and Q 2 are connected to the power supply voltage V CC.
Should turn on during the time when reaches the detection upper limit value from OV, but a forward voltage of 0.6V to 0.7V is required between the base and emitter of the transistors Q 1 and Q 2 in order to operate. , based after power transistors Q 1, Q 2, until emitter voltage reaches 0.6V position transistor remains off. When the forward voltage reaches 0.6, the transistors Q 1 and Q 2 are turned on. The operation lower limit value V SL is the value of the power supply voltage V CC when the base-emitter voltage of the transistors Q 1 and Q 2 reaches 0.6 V and the ON operation is started. Next, the detection upper limit value V SH will be described. When the power supply voltage V CC rises after the power is turned on, the potential at the P 1 point also rises accordingly, and when the potential exceeds the potential at the P 2 point, the output of the comparator 3 which has been maintained at a high level until now. Is switched to the low level, and the transistors Q 1 and Q 2 are turned off from this point. The detection upper limit value V SH is the power supply voltage V when the output of the comparator 3 switches from high to low.
The value of CC . In this way, the transistors Q 1 and Q 2 connected to the output of the comparator 3 have a power supply voltage V CC of V SL or less and V
It turns off above SH and turns on between V SL and V SH .
この電圧監視装置１を利用して、所定のディレー時間を
生成するリセット信号発生回路について説明する。第８
図は、その従来例の回路である。抵抗Ｒ６，Ｒ７及びコ
ンデンサＣ１で時定数回路を構成している。４はインバ
ータである。この回路の動作を第９図に示すリセット信
号発生回路のタイミングチャートと共に説明する。第９
図（Ａ）は電源ＶCCの電圧、同図（Ｂ）は電圧監視装置
１の出力トランジスタＱ１，Ｑ２の動作タイミング、同
図（Ｃ）はインバータ４の入力電位、同図（Ｄ）は出力
端子５にインバータ４から出力されるリセット信号を夫
々示す。即ち、第９図（Ｃ）に示す電圧レベルＶ１以下
ではインバータ４は入力電位が低過ぎてその出力はハイ
レベルとなり、Ｖ１以上の電位でインバータ４の出力は
ローとなる。抵抗Ｒ６，Ｒ７及びコンデンサＣ１の時定
数により電源の立上り時及び電源の一時低下時以降にお
いてリセット信号に所定のディレー時間（時刻t1〜t2及
び時刻t4〜t5）を付与せしめている。A reset signal generating circuit for generating a predetermined delay time using the voltage monitoring device 1 will be described. 8th
The figure is a circuit of the conventional example. The resistors R 6 and R 7 and the capacitor C 1 form a time constant circuit. Reference numeral 4 is an inverter. The operation of this circuit will be described with reference to the timing chart of the reset signal generating circuit shown in FIG. 9th
The figure (A) is the voltage of the power supply V CC , the figure (B) is the operation timing of the output transistors Q 1 and Q 2 of the voltage monitoring device 1, the figure (C) is the input potential of the inverter 4, and the figure (D). Indicates the reset signal output from the inverter 4 to the output terminal 5, respectively. That is, below the voltage level V 1 shown in FIG. 9 (C), the input potential of the inverter 4 is too low and its output becomes high level, and at the potential of V 1 and above, the output of the inverter 4 becomes low. And allowed giving a predetermined delay time (time t1~t2 and time t4 to t5) to the reset signal in the resistance R 6, R 7 and when the power supply rising time and a temporary reduction when the subsequent power by the constant of the capacitor C 1.
考案が解決しようとする問題点 この様な従来の回路では、電源異常検出装置１の出力側
にリセット信号に遅延時間を付与する為の時定数回路が
接続されており、この時定数回路にインバータ４を介し
て負荷が接続される為、この負荷の影響により、第９図
（Ｃ）に示す時刻t1及びt4以降の時定数カーブは急傾斜
となる方向に変化し、インバータ４の入力電位は時刻t2
及びt5より早く電圧レベルＶ１に達する事になる。これ
により、電源の立上り時及び一時立ち下がり時の時刻t1
及びt4以降におけるインバータ４の出力にあらわれるリ
セット信号の巾は所定の巾（時刻t1〜t2及び時刻t4〜t
5）より小さくなる。リセット信号の巾が変動した場合
の問題点としては次の例が挙げられる。例えば、レジス
タ、ＣＰＵ等の電源の場合、電源が瞬断した後、初期状
態にセットされなければならないが、その為に電源が正
常動作し得る電圧になった後もある所定の時間を必要と
する。即ち、ある巾のりセット信号を必要とする。この
リセット信号の幅が変動すると、場合に因ってはＣＰＵ
等が初期状態にセットされない内に動作が開始され、誤
動作、暴走を起こすという問題がある。Problems to be Solved by the Invention In such a conventional circuit, a time constant circuit for giving a delay time to the reset signal is connected to the output side of the power supply abnormality detection device 1, and the inverter is connected to this time constant circuit. Since a load is connected via 4, the time constant curve after time t1 and t4 shown in FIG. 9 (C) changes in a steep direction due to the influence of this load, and the input potential of the inverter 4 becomes Time t2
And the voltage level V1 is reached earlier than t5. As a result, the time t1 when the power supply rises and temporarily falls
And the width of the reset signal appearing in the output of the inverter 4 after t4 is a predetermined width (time t1 to t2 and time t4 to t4).
5) smaller than The following are examples of problems when the width of the reset signal varies. For example, in the case of a power source for a register, a CPU, etc., the power source must be set to the initial state after a momentary power failure, but for that reason a certain predetermined time is required even after the power source has reached a voltage at which it can operate normally. To do. That is, a certain amount of glue setting signal is required. If the width of the reset signal fluctuates, it may happen that the CPU
However, there is a problem that the operation is started before they are set to the initial state, causing malfunction and runaway.
問題点を解決する為の手段 上記従来の問題点を解決する為に第１及び第２の２個の
コンパレータを縦続接続し、これら２個のコンパレータ
の間に時定数回路を構成する事により、負荷の種類及び
その数によりリセット巾の変動しない電圧監視装置を提
供する事を目的とする。Means for Solving the Problems In order to solve the above-mentioned conventional problems, two first and second comparators are connected in series, and a time constant circuit is formed between these two comparators. It is an object of the present invention to provide a voltage monitoring device in which the reset width does not change depending on the type and the number of loads.
実施例 第１図は、本考案の一実施例になる電圧監視装置の回路
図を示す。ＶCCは電圧監視装置の駆動電源を兼ねる被測
定電源、７はその出力段にＮＰＮ接合型のトランジスタ
を有する第１のコンパレータ、８はその出力段にＰＮＰ
接合型のトランジスタを有する第２のコンパレータ、９
はコンパレータ８の出力端、１０はバンドギャップ方式
の基準電圧源で、これは第１及び第２コンパレータ７，
８の反転入力及び非反転入力に夫々接続されている。そ
して、第１のコンパレータの出力端は、第２のコンパレ
ータ８の反転入力に接続されている。Embodiment FIG. 1 is a circuit diagram of a voltage monitoring device according to an embodiment of the present invention. V CC is a power source to be measured which also serves as a driving power source of the voltage monitoring device, 7 is a first comparator having an NPN junction type transistor at its output stage, and 8 is a PNP at its output stage.
Second comparator having junction type transistor, 9
Is an output terminal of the comparator 8 and 10 is a bandgap type reference voltage source.
8 inverting and non-inverting inputs, respectively. The output terminal of the first comparator is connected to the inverting input of the second comparator 8.
被測定電源ＶCCとグランド間には、抵抗Ｒ11，Ｒ12及び
Ｒ13が直列接続され、Ｒ12とＲ13の接続点と第１のコン
パレータ７の出力端は抵抗Ｒ14で接続されている。抵抗
Ｒ11とＲ12の接続点は第１のコンパレータ７の非反転入
力に接続されている。Resistors R 11 , R 12 and R 13 are connected in series between the power source to be measured V CC and the ground, and the connection point of R 12 and R 13 and the output terminal of the first comparator 7 are connected by a resistor R 14. There is. The connection point between the resistors R 11 and R 12 is connected to the non-inverting input of the first comparator 7.
次に、この回路動作について第２図に示すタイミングチ
ャートと共に説明する。第２図（Ａ）は、被測定電源Ｖ
CCの電圧を示し、同図（Ｂ）は第１図のコンパレータの
出力、同図（Ｃ）は第２のコンパレータの出力を夫々示
す。Next, the circuit operation will be described with reference to the timing chart shown in FIG. FIG. 2 (A) shows the power source V to be measured.
The voltage of CC is shown, (B) of the figure shows the output of the comparator of FIG. 1, and (C) of the figure shows the output of the second comparator, respectively.
時刻ｔ１において電源が投入され漸次電圧が上昇してそ
の値がＶＬに達すると、次式(1)により、 〔但し、ＶＬは電圧監視装置における被測定電源の検知
下限値、ＶＺは基準電圧源１０の電圧値〕第１のコンパ
レータ７の出力トランジスタがオフとなり、これによ
り、その出力電圧は抵抗Ｒ13，Ｒ14びコンデンサＣ２の
時定数回路により徐々に上昇する。そして、その電圧が
第２のコンパレータ８のシュレッシュホールドレベルを
越える時刻ｔ２において、第２のコンパレータ８の出力
は反転してローレベルとなり、リセット信号を停止す
る。尚、抵抗Ｒ14がＲ12とＲ13に接続されている理由
は、コンパレータ７に正帰還をかけてコンパレータの動
作にスナップ性を付与せしめる為のものである。At time t 1 , the power is turned on, the voltage gradually rises, and when the value reaches V L , according to the following equation (1), [However, VL is the detection lower limit value of the power source to be measured in the voltage monitoring device, and VZ is the voltage value of the reference voltage source 10] The output transistor of the first comparator 7 is turned off, and the output voltage thereof is the resistance R It rises gradually by the time constant circuit of 13 , R 14 and capacitor C 2 . Then, at time t 2 when the voltage exceeds the threshold level of the second comparator 8, the output of the second comparator 8 is inverted and becomes low level, and the reset signal is stopped. The reason why the resistor R 14 is connected to R 12 and R 13 is that positive feedback is applied to the comparator 7 to give a snap property to the operation of the comparator.
次に、被測定電源ＶCCが瞬断或は、一時的に低下した場
合のリセット信号に出力動作について説明する。時刻ｔ
３において電源電圧ＶCCがＶＬを下回ると同時に第１の
コンパレータ７はローレベルとなり、これにより第２の
コンパレータ８の出力レベルはハイとなりリセット信号
を出力する。そして、時刻ｔ４において電源電圧がＶＬ
迄復帰すると第２コンパレータ８の反転入力は時定数カ
ーブにより漸次上昇し、シュレッシュホールドレベルに
達すると出力端９におけるリセット信号は停止される。Next, the operation of outputting the reset signal when the power supply to be measured V CC is momentarily cut or temporarily lowered will be described. Time t
In 3 , the first comparator 7 becomes low level at the same time when the power supply voltage V CC becomes lower than V L , whereby the output level of the second comparator 8 becomes high and a reset signal is output. Then, at time t 4 , the power supply voltage is V L
After returning to the above, the inverting input of the second comparator 8 gradually rises according to the time constant curve, and when the threshold level is reached, the reset signal at the output end 9 is stopped.
以上の様な回路構成及び動作により、電圧監視装置は電
源電圧の変動に対応してリセット信号を生成する。上記
本考案の第１実施例の電圧監視装置では、第２図（Ｃ）
中リセット信号に時刻ｔ４からｔ５の間の遅延時間を与
える時定数回路が、第２コンパレータの入力側に接続さ
れており、従って出力端９にどの様な負荷（低インピー
ダンスの負荷）が接続され様とも時定数カーブは変動せ
ず、常に一定のリセット巾（パルス巾）のリセット出力
を得る事ができるものである。With the circuit configuration and operation as described above, the voltage monitoring device generates the reset signal in response to the fluctuation of the power supply voltage. The voltage monitoring device of the first embodiment of the present invention is shown in FIG.
A time constant circuit for giving a delay time between the times t 4 and t 5 to the middle reset signal is connected to the input side of the second comparator, and therefore, what kind of load (low impedance load) is applied to the output terminal 9. Even if connected, the time constant curve does not change, and a reset output with a constant reset width (pulse width) can always be obtained.
上記本考案の第１実施例では、被測定電圧が規定電圧Ｖ
Ｌより低下した場合、ハイレベルのリセット信号を出力
するハイリセット方式であったが、これとは逆にローレ
ベルのリセット信号を出力するローリセット方式の実施
例について説明する。In the first embodiment of the present invention, the measured voltage is the specified voltage V.
When it is lower than L, the high reset system outputs a high level reset signal. On the contrary, an embodiment of the low reset system which outputs a low level reset signal will be described.
第３図は、本考案の第２の実施例になるローリセット方
式の電圧監視回路を示す。Ｒ21，Ｒ22及びＲ23は、電源
ＶCCとグランドＧＮＤ間に直列接続された抵抗、１１は
第１のコンパレータで出力段にオープンコレクタのトラ
ンジスタを有している。１２は第２のコンパレータで出
力段にオープンコレクタのトランジスタを有している。
これら両コンパレータの非反転入力にバンドギャップ方
式の基準電圧源が接続されている。第１のコンパレータ
１１の反転入力には、抵抗Ｒ21とＲ22の接続点が接続さ
れている。そして、その出力端は第２のコンパレータ１
２の反転入力に接続されている。抵抗Ｒ22及びＲ23の接
続点と第１のコンパレータ１１の出力との間には抵抗Ｒ
24が接続され、又、この第１のコンパレータ１１の出力
と電源ＶCC間にはコンデンサＣ３が接続されている。FIG. 3 shows a low reset type voltage monitoring circuit according to a second embodiment of the present invention. R 21 , R 22 and R 23 are resistors connected in series between the power source V CC and the ground GND, and 11 is a first comparator which has an open collector transistor at the output stage. A second comparator 12 has an open collector transistor in the output stage.
A bandgap reference voltage source is connected to the non-inverting inputs of both comparators. The connection point of the resistors R 21 and R 22 is connected to the inverting input of the first comparator 11. The output end of the second comparator 1
2 connected to the inverting input. Between the connection point of the resistors R 22 and R 23 and the output of the first comparator 11, the resistor R
24 is connected, and a capacitor C 3 is connected between the output of the first comparator 11 and the power supply V CC .
次に、この回路の動作を第４図のタイミングチャートと
共に説明する。時刻ｔ１において電源ＶCCが投入される
と、電圧は漸次上昇し、第４図（Ｂ）に示す様に第１の
コンパレータ１１の出力もこれに対応して上昇する。時
刻ｔ２において電圧がＶＨに達すると、次の(2)式によ
り第１のコンパレータ１１は反転し、その出力Ｒ23，Ｒ
24・Ｃ３の時定数カーブにより低下しローレベルとな
る。Next, the operation of this circuit will be described with reference to the timing chart of FIG. When the power supply V CC is turned on at time t 1 , the voltage gradually rises, and the output of the first comparator 11 also rises correspondingly as shown in FIG. 4 (B). When the voltage reaches V H at time t 2 , the first comparator 11 is inverted by the following equation (2), and its outputs R 23 , R
It decreased by constant curve when 24 · C 3 to a low level.
〔但し、ＶＨは電圧監視装置における被測定電源の検知
下限値、ＶＺは基準電圧源１４の電圧値、Ｒ24≫Ｒ21，
Ｒ22，Ｒ23〕 そして第１のコンパレータ１１の出力レベルが第２のコ
ンパレータのシュレッシュホールドレベルＳＬに達する
と、第２のコンパレータは反転し、その出力はハイレベ
ルとなる。 [However, V H is the detection lower limit value of the power source to be measured in the voltage monitoring device, V Z is the voltage value of the reference voltage source 14, R 24 >> R 21 ,
R 22 , R 23 ] Then, when the output level of the first comparator 11 reaches the threshold level S L of the second comparator, the second comparator is inverted and its output becomes high level.
次に、電源ＶCCが瞬断或は、一時的に低下した場合につ
いて説明する。時刻ｔ３において規定電圧ＶＨより低下
し、時刻ｔ４において規定値に復帰した様な場合には、
第４図（Ｂ）及び（Ｃ）の如く波形の出力となる。即
ち、電源ＶCCが規定電圧以下となった場合、ローレベル
のリセット信号を出力端１３より出力する。抵抗Ｒ24が
Ｒ22とＲ23との間に接続されているのはコンパレータ１
１に正帰還をかけて、その動作にスナップ特性を付与す
る為である。Next, a case where the power supply V CC is momentarily cut or temporarily lowered will be described. When the voltage drops below the specified voltage V H at time t 3 and returns to the specified value at time t 4 ,
The waveform is output as shown in FIGS. 4 (B) and 4 (C). That is, when the power supply V CC becomes lower than the specified voltage, a low level reset signal is output from the output terminal 13. The resistor R 24 is connected between R 22 and R 23 is the comparator 1
This is because positive feedback is applied to 1 to add snap characteristics to the operation.
この実施例においても時定数回路Ｒ24・Ｃ３は第２のコ
ンパレータ１２の入力側に接続されており、リセット巾
に対する負荷の影響はない。Also in this embodiment, the time constant circuit R 24 · C 3 is connected to the input side of the second comparator 12, and there is no influence of the load on the reset width.
以上説明した第１図、３図において、第１及び第２のコ
ンパレータには夫々相反する接合型のトランジスタを使
用している為、それら各コンパレータの出力は電源ＶCC
の電圧又はグランドレベルにほぼ近いレベルの電圧を出
力する事ができ、電源電圧をロスなく有効に使用でき、
そのまま出力する事ができる。In FIGS. 1 and 3 described above, since the opposite type junction type transistors are used for the first and second comparators, the output of each comparator is the power supply V CC.
It is possible to output a voltage close to the ground voltage or a level close to the ground level, and to effectively use the power supply voltage without loss,
It can be output as it is.
次に、前記第３図に示す本考案の第２の実施例を適用し
て、伝送ラインの信号を全て停止する回路例を第９図と
共に説明する。装置Ａから装置Ｂに信号を伝送する場
合、電源の異常を検出した時点において、信号の伝送を
停止する回路である。電圧監視装置Ｗ（これは、第３図
の回路と同じもの）の出力がＤＴＬで構成されたＮＡＮ
Ｄゲート２３，２４に接続され、これらのゲートに各々
信号１及び信号２が接続されている。各ゲート２３，２
４の出力は装置Ｂ内のインバータに接続されている。電
源ＶCCが低下して異常値に達すると電圧監視装置Ｗの出
力がローレベルとなり、信号１及び信号２はＮＡＮＤゲ
ート２３，２４の出力に出力されず装置Ｂへの伝送が停
止される。Next, an example of a circuit for stopping all signals on the transmission line will be described with reference to FIG. 9 by applying the second embodiment of the present invention shown in FIG. When a signal is transmitted from the device A to the device B, it is a circuit that stops the signal transmission at the time when the abnormality of the power supply is detected. NAN in which the output of the voltage monitoring device W (this is the same as the circuit of FIG. 3) is configured by DTL.
It is connected to the D gates 23 and 24, and the signal 1 and the signal 2 are connected to these gates, respectively. Each gate 23, 2
The output of 4 is connected to the inverter in device B. When the power supply V CC drops and reaches an abnormal value, the output of the voltage monitoring device W becomes low level, the signals 1 and 2 are not output to the outputs of the NAND gates 23 and 24, and the transmission to the device B is stopped.
効果 本考案になる電圧監視装置は、第１及び第２の２つのコ
ンパレータを縦続接続し、リセット巾を付与する遅延
（時定数）回路を第２のコンパレータの入力側に接続す
る構成とした為、電圧監視装置の出力のリセット巾に対
する負荷の影響を防止でき、これにより、リセット巾の
一定なリセット信号を得る事ができる。又、電圧監視装
置の出力段にコンパレータを使用している為、出力信号
の立上り、立下り時間の短いリセット信号を得る事がで
きる。Effect Since the voltage monitoring device according to the present invention has a structure in which the first and second comparators are connected in cascade and the delay (time constant) circuit for giving the reset width is connected to the input side of the second comparator. The influence of the load on the reset width of the output of the voltage monitoring device can be prevented, whereby a reset signal having a constant reset width can be obtained. Further, since the comparator is used in the output stage of the voltage monitoring device, it is possible to obtain a reset signal with a short rise and fall time of the output signal.
第１図及び第３図は、本考案の第１及び第２の実施例に
なる電圧監視回路、第２図及び第４図は第１図及び第３
図の回路動作を説明する為のタイミングチャート、第５
図は、本考案の実施例になる電圧監視装置を適用した信
号伝送装置、第６図は、従来の電圧監視装置の回路図、
第７図は、第６図の回路動作を説明する為のタイミング
チャート、第８図は、第７図の電圧監視装置を適用した
リセット信号発生回路、第９図は、第８図の回路動作を
説明する為のタイミングチャートを夫々示す。 ７，８，１１，１２，１５……コンパレータ、１０，１
４……基準電圧源、Ｒ11〜Ｒ14，Ｒ21〜Ｒ24，ＲＬ……
抵抗。1 and 3 are voltage monitoring circuits according to the first and second embodiments of the present invention, and FIGS. 2 and 4 are FIGS. 1 and 3.
Timing chart for explaining the circuit operation of FIG.
FIG. 6 is a signal transmission device to which a voltage monitoring device according to an embodiment of the present invention is applied. FIG. 6 is a circuit diagram of a conventional voltage monitoring device.
FIG. 7 is a timing chart for explaining the circuit operation of FIG. 6, FIG. 8 is a reset signal generation circuit to which the voltage monitoring device of FIG. 7 is applied, and FIG. 9 is the circuit operation of FIG. Timing charts for explaining the above are respectively shown. 7,8,11,12,15 ... Comparator, 10,1
4 ...... reference voltage source, R 11 ~R 14, R 21 ~R 24, R L ......
resistance.
Claims (1)
端部と、 接地端部と、 該電源入力端部と該接地端部間に接続された第１及び第
２のコンパレータと、 該第１及び第２のコンパレータの一方の入力に接続され
た基準電圧源と、 該電源入力端部と該接地端部間の電圧を分圧し、この分
圧電圧を該第１のコンパレータの他方の入力に供給する
分圧回路と、 該第１のコンパレータの出力と該第２のコンパレータの
他方の入力が接続され、この接続点と該電源入力端部と
の間に抵抗がそして該接続点と該接地端部との間にコン
デンサが夫々接続され、該抵抗及びコンデンサで形成さ
れた時定数回路と、からなる電圧監視回路。1. A power supply input end serving as both a drive power supply and a power supply to be measured, a ground end, first and second comparators connected between the power input end and the ground end, A reference voltage source connected to one input of the first and second comparators and a voltage between the power supply input end and the ground end are divided, and the divided voltage is divided by the other of the first comparator. A voltage dividing circuit for supplying to the input, the output of the first comparator and the other input of the second comparator are connected, and a resistor is provided between this connection point and the power supply input end and the connection point. A voltage monitoring circuit comprising a time constant circuit formed by the resistor and the capacitor, each capacitor being connected to the ground end.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18442284U JPH0620169Y2 (en) | 1984-12-05 | 1984-12-05 | Voltage monitoring device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18442284U JPH0620169Y2 (en) | 1984-12-05 | 1984-12-05 | Voltage monitoring device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6199221U JPS6199221U (en) | 1986-06-25 |
| JPH0620169Y2 true JPH0620169Y2 (en) | 1994-05-25 |
Family
ID=30741909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18442284U Expired - Lifetime JPH0620169Y2 (en) | 1984-12-05 | 1984-12-05 | Voltage monitoring device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620169Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6110147B2 (en) * | 2013-01-23 | 2017-04-05 | Ｎｅｃプラットフォームズ株式会社 | Power failure detection circuit, device with power supply device, and power failure detection method |
-
1984
- 1984-12-05 JP JP18442284U patent/JPH0620169Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6199221U (en) | 1986-06-25 |
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