JPH0619955A - 可変高速フーリエ変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、高速フーリエ変換回路に関し、入
力データ点数Ｎに対して、該入力データがＮ／２，Ｎ／
４，〜と減少しても、高速フーリエ変換が行える回路を
提供する。 【構成】 処理する高速フーリエ変換（ＦＦＴ）点数が
Ｎである高速フーリエ変換を行う回路であって、入力デ
ータ点数ＮをＮ／Ｒ（但し、Ｒは基数）し、該分割され
た入力データ点数をシリアルに並べて、Ｒ入力のデータ
並べ替え部分と、ひねり係数乗算部分と、バタフライ演
算部分とからなる高速フーリエ変換の基本回路に入力
し、該基本回路を１段として、この段をＭ個（Ｍ＝ｌｏ
ｇ_R Ｎ）直列に並べて、高速フーリエ変換を行うように
構成し、入力部分からＫ段（Ｋ＜Ｍ）をバイパスするこ
とによって、該ＦＦＴ点数がＮ／Ｒ、Ｎ／Ｒ² ・・・Ｒ
と減少させたときも、同じ回路で高速フーリエ変換を行
うように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号処理、データ解
析、線型システム等に利用される高速フーリエ変換回路
に係り、特に、入力データ点数Ｎに対して、該入力デー
タがＮ／２，Ｎ／４，〜と減少しても、高速フーリエ変
換が行える高速フーリエ変換回路に関する。

【０００２】最近の、マイクロ波領域の固体素子の著し
い進歩に伴って、該マイクロ波領域電波天文学が進展し
ている。この場合、宇宙からの該マイクロ波領域の電波
を、専用のパラボラアンテナで受信した時系列のアナロ
グ信号を、所定のサンプリング数Ｎでサンプリングし、
それぞれのサンプリング位置での振幅を、高速フーリエ
変換による周波数分析を行うことにより、該受信した電
波の周波数成分を認識することができ、該電波の発信元
での元素を解析することができる。

【０００３】所が、各電波天文台によって、該宇宙から
の電波受信を受信する装置が異なり、上記サンプリング
数Ｎが異なる（例えば，１６サンプリング数，８サンプ
リング数等）問題があり、該サンプリング数Ｎの異なる
マイクロ波を、効果的に高速フーリエ変換できる装置が
必要とされる。

【０００４】該高速フーリエ変換とは、離散的フーリエ
変換の演算速度を高速化するために考えられたアルゴリ
ズムである。以下に入力データ数Ｎが２のべき乗を対象
とした基数２のアルゴリズムを一例として説明する。

【０００５】離散的フーリエ変換を計算する場合、まと
もに取り組んでは計算量が非常に膨大なものになる。そ
こで、考え出されたのが高速フーリエ変換のアルゴリズ
ムで、このアルゴリズムを用いることで計算量を大幅に
減少させる事ができる。

【０００６】図１９は、従来の高速フーリエ変換回路を
説明する図である。Ｎ＝８の場合のアルゴリズムを例
に、図１９(a) に示す。ここで、Ａは入力を、Ｄは出力
を、Ｂ、Ｃは中間結果を表している。

【０００７】該高速フーリエ変換のアルゴリズムの説
明：図１９(a) において、入力されたデータは、決めら
れた２つのデータ間でたすき掛け演算を行う。１段目で
は、 (Ａ₀,Ａ₄)、（Ａ₁,Ａ₅)、・・（Ａ₃,Ａ₇)の組でた
すき掛け演算を行い、２段目では、（Ｂ₀,Ｂ₂)、（Ｂ₁,
Ｂ₃)・・（Ｂ₅,Ｂ₇)の組で、３段めでは（Ｃ₀,Ｃ₁)、
（Ｃ₂,Ｃ₃)・・（Ｃ₆,Ｃ₇)の組で、それぞれ、たすき掛
け演算が行われる。

【０００８】この組の決め方は、上記基数２の場合に
は、入力データ数Ｎに対して１段目では、Ｎ／２離れた
データ間で、２段目では、Ｎ／４離れたといった具合
に、最終的にお互いに１つ離れたデータ間でたすき掛け
演算が行われる様になるまで続けられる。

【０００９】従って、このたすき掛け演算が何回行われ
るかは、入力されるデータ数で決まり、このアルゴリズ
ムでは２のべき乗数だけ行うことになる。つまり８＝２
³ なので、３回行えはよいことになる。又、たすき掛け
１回の演算を１段と呼ぶことにする。

【００１０】このアルゴリズムで用いられるたすき掛け
演算をバタフライ演算と呼び、図１９(b) に示す様な演
算を行う。ここで、ｘ、ｙは入力であり、Ｘ、Ｙは出力
を表す。また、Ｗはひねり係数といい次式で与えられ
る。

【００１１】Ｗ^nk＝ｅｘｐ（−２πｎｋｊ／Ｎ） 図１９(b) において、たすき掛け演算はこのバタフライ
演算を決められたデータ間で行うことを表している。

【００１２】上記高速フーリエ変換のアルゴリズムにつ
いては、文献“高速フーリエ変換入門",“高速フーリエ
変換(FFT) の使い方",安居院猛著, 廣済堂産報出版に詳
しく記載されているので、ここでは、その詳細は省略す
る。

【００１３】通常、該高速フーリエ変換(FFT) 点数Ｎが
決まると、対応する高速フーリエ変換(FFT) 回路が構成
されるという形態が取られるため、前述のように、該高
速フーリエ変換(FFT) 点数Ｎが、Ｎ→Ｎ／２→Ｎ／４→
となると、専用の回路を予め用意しておく必要があり、
一つの高速フーリエ変換回路で、種々の点数の高速フー
リエ変換ができることが要求される。

【００１４】

【従来の技術】前述の図１９が、従来の高速フーリエ変
換回路を説明する図である。本図に示したように、従来
から、高速フーリエ変換を行う回路は存在しているが、
入力される高速フーリエ変換（ＦＦＴ）点数Ｎと決めら
れているとき、Ｎ／２、Ｎ／４，・・・と入力データが
減少（即ち、前述のサンプリング数Ｎが減少）しても、
同じ回路で処理を行えるものは存在していない。

【００１５】

【発明が解決しようとする課題】前述のように、図１９
で説明した、従来の高速フーリエ変換を行う回路では、
高速フーリエ変換（ＦＦＴ）点数がＮと決められると、
該入力データがＮ／２，Ｎ／４，・・・と減少していっ
たとき、同じ回路で、高速フーリエ変換を行う事ができ
ないという問題があった。

【００１６】即ち、入力データがＮ／２，Ｎ／４，・・
・に対応した、前述の高速フーリエ変換回路を別途用意
する必要があった。若し、該入力データＮに対する高速
フーリエ変換を行う回路以外の回路が存在しない場合、
該Ｎ／２，Ｎ／４，・・・のデータが入手できたとして
も、該データを高速フーリエ変換をすることができない
という問題があった。

【００１７】本発明は上記従来の欠点に鑑み、入力デー
タ点数Ｎに対して、該入力データがＮ／２，Ｎ／４，〜
と減少しても、高速フーリエ変換が行える回路を提供す
ることを目的とするものである。

【００１８】

【課題を解決するための手段】図１, 図２は、本発明の
原理説明図であり、図１(a) はデータ入力の概念を示
し、図１(b) は、本発明の基本回路の構成例を示し、図
２(c1),(c2) は、本発明のバイパス処理の概念を示し、
図２(d) はデータ並べ換え回路の一例を示している。上
記の問題点は下記の如くに構成した高速フーリエ変換回
路によって解決される。

【００１９】(1) 処理する高速フーリエ変換（ＦＦＴ）
点数Ｎについて、高速フーリエ変換を行う回路であっ
て、上記入力データ点数ＮをＮ／Ｒ分割（Ｒは、基数）
し、該分割された入力データ点数をシリアルに並べたＲ
入力のデータを、データ並べ回路部(1) と, ひねり係数
乗算部(2) と, バタフライ演算部(3) とから構成された
Ｒ入力の高速フーリエ変換の基本回路に入力し、該Ｒ入
力の高速フーリエ変換の基本回路を１段として、この段
をＭ個（Ｍ＝ｌｏｇ_R Ｎ) 直列に並べて高速フーリエ変
換を行うように構成し、該データ並べ回路部(1) は、上
記入力データ点数Ｎに対して、上記１段目では、Ｎ／Ｒ
離れたデータ間で、２段目では、Ｎ／Ｒ² 離れたデータ
間で、３段目では、Ｎ／Ｒ³ 離れたデータ間で、最終段
では、お互いに１つ離れたデータ間で、たすき掛け演算
を行い、該ひねり係数演算部(2) は、Ｒ入力の内のＲ−
１個の入力に対してひねり係数を乗算し、該バタフライ
演算部(3) は、上記ひねり係数を乗算されない入力と、
上記ひねり係数を乗算された入力とでたすき掛け演算を
行い、上記Ｍ段からなる高速フーリエ変換回路の入力部
分からＫ段（Ｋ＜Ｍ）をバイパスすることによって、上
記高速フーリエ変換（ＦＦＴ）点数がＮ／Ｒ^K の高速フ
ーリエ変換を行うように構成する。

【００２０】(2) (1) 項に記載の可変高速フーリエ変換
回路におけるバイパス処理であって、上記１段目におい
て、Ｎ／Ｒ＊２^K 離れた、データの組を取り出してお
き、ある段では、データの並べ替え，ひねり係数乗算，
バタフライ演算を行わないで、Ｋ段バイパスすること
で、データ点列数がＮ／Ｒ^K （Ｒは基数）になったとき
のフーリエ変換を、データ点列数Ｎのフーリエ変換回路
で行うように構成する。

【００２１】(3) (1) 項に記載の可変高速フーリエ変換
回路におけるバイパス処理であって、ある段でデータの
並べ替えを行うが、必要とする組合わせになっていない
場合、通常のデータの並べ替えは行うが、ひねり係数乗
算，バタフライ演算を行わないバイパス処理をＫ段行
い、以降の段で、通常のデータの並べ替え，ひねり係数
乗算，バタフライ演算を行うことで、データ点列数がＮ
／Ｒ^K （Ｒは基数）になったときのフーリエ変換を、該
データ点列数Ｎのフーリエ変換回路で行うように構成す
る。

【００２２】(4) (1) 項に記載の可変高速フーリエ変換
回路におけるバイパス処理であって、ある段で、データ
の並べ替えを行い、必要な組ができているとき、ひねり
係数乗算，バタフライ演算を行い、以降の段で、データ
の並べ替え，ひねり係数乗算，バタフライ演算をＫ段バ
イパスすることで、データ点列数がＮ／Ｒ^K （Ｒは基
数）になったときのフーリエ変換を、該データ点列数Ｎ
のフーリエ変換回路で行うように構成する。

【００２３】(5) (1) 項に記載の可変高速フーリエ変換
回路におけるバイパス処理であって、ある段で、データ
の並べ替えを行い、必要な組ができているが、ひねり係
数乗算，バタフライ演算を行うことなく、次の段に流
し、データの並べ替えをバイパスして、ひねり係数乗
算，バタフライ演算のみを行い、以降の段で、データの
並べ替え，ひねり係数乗算，バタフライ演算をＫ−１段
バイパスすることで、データ点列数がＮ／Ｒ^K （Ｒは基
数）になったときのフーリエ変換を、該データ点列数Ｎ
のフーリエ変換回路で行うように構成する。

【００２４】(6) 上記データ並べ替え回路部 1として、
上記Ｎ／Ｒ分割されたシリアルな入力データを、Ｒ個の
先入れ先出しメモリ(#0,#2) 10,11 に、上記高速フーリ
エ変換（ＦＦＴ）点数Ｎ／（Ｒの１／２）まで格納した
後、残りの高速フーリエ変換（ＦＦＴ）点数Ｎ／（Ｒの
１／２）を、他のＲ個の先入れ先出しメモリ(#1,#3)12,
13 に格納し、該格納された高速フーリエ変換（ＦＦ
Ｔ）点数Ｎについて、１個の先入れ先出しメモリ(#0) 1
0 から１つのデータを取り出して、Ｒ出力の一方の出力
（Ａ）に出力し、同時に、他の１個の先入れ先出しメモ
リ(#1) 12 から１つのデータを取り出して、Ｒ出力の他
方の出力（Ｂ）に出力し、続いて、１個の先入れ先出し
メモリ(#2) 11 から１つのデータを取り出して、Ｒ出力
の一方の出力（Ａ）に出力し、同時に、他の１個の先入
れ先出しメモリ(#3) 13 から１つのデータを取り出し
て、Ｒ出力の他方の出力（Ｂ）に出力することを、交互
に繰り返して、高速フーリエ変換処理に必要とするデー
タの組を生成する回路とするように構成する。

【００２５】

【作用】即ち、本発明においては、例えば、基数２の高
速フーリエ変換を行う場合、先ず、入力をＮ／２個に分
けて、該分割された、それぞれの入力データの点数をシ
リアルに並べたものを、２入力からなり、複数段の基本
回路からなる高速フーリエ変換回路に入力するように構
成する。

【００２６】このとき、入力するデータの順はどのよう
にするかは任意である。図１(a) の例では、入力の上側
（入力Ａ）に偶数番目、下側（入力Ｂ）に奇数番目を入
力することにする。

【００２７】このとき入力されたデータは、バタフライ
演算を行う組どうしで、該バタフライ演算を行うように
する必要があるので、データを一旦蓄えておき、必要な
組どうしを選ぶ様にする。このための回路部分をデータ
並び替え回路 1と呼ぶことにする。

【００２８】次に、図１(b) に示した様に、入力Ｂから
入力されたデータに、ひねり係数を掛ける必要がある。
このための回路部分をひねり係数乗算部 2と呼ぶことに
する。

【００２９】最後に、上側（入力Ａ）から入力されたデ
ータと，上記ひねり係数を掛けられたデータとで、図１
(b) に示したたすき掛け演算を行う必要がある。このた
めの回路部分を特にバタフライ演算部 3と呼ぶことにす
る。

【００３０】従って、基数２のアルゴリズムで、１段分
の処理を行うための基本回路構成は図１(b) のようにな
る。入力されるデータＮは２^M 個であるから、この基本
回路をＭ個直列に組み合わせることで基数２の高速フー
リエ変換が行えることになる。

【００３１】上記のデータ並び換え回路 1には色々考え
られるが、ここでは、その一例として、例えば、以下の
具体例で示すものを用いる。この並べ換え手段は、あく
までも一例であって、これに限るものでないことはいう
迄もないことである。要は、高速フーリエ変換点数Ｎに
対して、図１(a) に示したデータどうしで、フーリエ変
換を行うことができるように、該シリアルに入力される
データを並べ換えることができればよい。

【００３２】この例では、データ記憶用素子として先入
れ先出しメモリ(RAM)(以下ＦＩＦＯという）を用いて、
図２(d) のような回路構成をとる。この方法は、まず＃
０、＃２のＦｉＦｏ 10,11に、シリアルな入力Ａ、Ｂか
ら同時にデータを入力し、それぞれのＦｉＦｏ 10,11
が、同時にＦＦＴ点数の１／４までデータ (高速フーリ
エ変換点数Ｎ＝１６の場合には、４データ）を格納した
のち、＃１、＃３のＦｉＦｏ 12,13に、同様にして、該
ＦＦＴ点数の１／４までデータを格納する。このときＦ
ｉＦｏ 10 〜13全体で格納されるデータ数は、処理でき
る高速フーリエ変換（ＦＦＴ）点数Ｎ(=16) に等しい様
にしてある。

【００３３】次に、＃０のＦｉＦｏ 10 から１つデータ
を取り出して、出力Ａへ送り、これと同時に＃１のＦｉ
Ｆｏ 12 からもデータを１つ取り出し、出力Ｂへ送る。
これがすむと、＃２、＃３のＦｉＦｏ 11,13からも同様
の操作を行う。

【００３４】この動作を、交互に行うことにより必要と
するデータの組になるように並べ換えを行うことができ
る。以下、Ｎ＝１６を具体例として、本発明の高速フー
リエ変換処理過程について説明する。１６＝２⁴ である
から、この場合、上記データ並べ換え回路 1, ひねり係
数乗算部 2, バタフライ演算部 3から構成される基本回
路を４段必要とする。

【００３５】１段目で、入力されたシリアルデータは、
上記データ並び替え回路 1で、バタフライ演算を行う組
どうしに並べ替えられ、次に、ひねり係数乗算部 2で、
所定の入力データに対してひねり係数が掛けられる。こ
の後、バタフライ演算部に送られ、バタフライ演算を行
い、並び替えられた組どうしがそのまま１段目の出力に
あらわれる。以下順に２段、３段と処理していき、４段
目の出力が高速フーリエ変換された出力となる。

【００３６】ここまでは、通常の高速フーリエ変換処理
となる。次に、本発明の特徴となるデータがＮ／２、Ｎ
／４と減少しても処理出来るための手段を示す。Ｎ＝８
と減少した場合は８＝２³ であるから、基本回路は３段
あればよいことになる。Ｎ＝８をＮ＝１６の回路で処理
しようとするならば、１段目で、通常の処理を行わず、
２段目以降で処理を行えばよいことになる。この１段目
でデータ処理を行わないことを、バイパス処理と呼ぶに
ことする。このバイパス処理によって、データ数が減少
しても、正確な高速フーリエ変換が行えることが本発明
の特徴である。

【００３７】図２(c1),(c2) は、このバイパス処理の原
理を示しており、Ｎ＝８をＮ＝１６の回路で処理しよう
とするとき、１段目でデータ処理を行わない場合を示し
ている。このように構成することで、同じ高速フーリエ
変換回路で、入力部から所定の段数をバイパスすること
で、データ点数がＮからＮ／２、Ｎ／４と減少しても、
同じ高速フーリエ変換回路で処理できることになる。

【００３８】又、データ並べ替え回路として、上記本発
明のデータ並べ替え回路部｛図２(d) 参照｝とは異なる
構成のものを用いてもよい。又、本発明の高速フーリエ
変換回路の、例えば、１段目に、上記本発明のデータ並
べ替え回路部を使用し、２段目以降には、上記他の構成
のデータ並べ替え回路を使用するようにしてもよい。

【００３９】この場合、使用されるデータ並べ替え回路
の構成によって、出力側にはフーリエ変換で必要とする
順序のデータ列が得られている場合とか，該フーリエ変
換で必要とする順序のデータ列が得られていない場合等
が発生することがあるが、その態様に応じたバイパス処
理を施すことにより、データ点列数がＮ／Ｒ（Ｒは基
数）になったときのフーリエ変換処理を、データ点列数
Ｎのフーリエ変換回路で行うことができる。

【００４０】

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１, 図２は、本発明の原理説明図であり、
図３〜図６は、本発明の一実施例を示した図であって、
図３は、データ並べ換え部での実際のデータの流れを示
し、図４、図５は、それぞれ、Ｎ＝１６，Ｎ／８＝８の
場合のデータの流れの例を示し、図６は、バイパス処理
の一例を示しており、図７〜図１４は、本発明の他の実
施例を示した図であって、図７，図８は、データ並べ替
え回路の他の構成例を示しており、図９は、該データ並
べ替え回路（並べ替え回路Ｂ）を用いて、高速フーリエ
変換を行うときのデータの流れを示し、図１０は、図９
に示した高速フーリエ変換回路で、１段目に、図３に示
した、本発明のデータ並べ替え回路（並べ替え回路Ａ）
を使用したときのデータの流れを示し、図１１〜図１４
は、上記該他の実施例で、幾つかのバイパス処理を行う
ときのデータの流れを示しており、図１５〜図１８は、
基数４の場合の構成例を示している。各図において、ア
ルファベットの添え数字はデータの順番を示しており、
アルファベットが変化しているのは、基本回路での処理
によりデータの数値が変化していることを表している。

【００４１】本発明においては、処理するＦＦＴ点数が
Ｎである高速フーリエ変換を行う回路であって、入力デ
ータ点数ＮをＮ／Ｒ（但し、Ｒは基数）分割し、該分割
された入力データ点数をシリアルに並べて、Ｒ入力のデ
ータ並べ替え回路 1、ひねり係数乗算回路 2、バタフラ
イ演算回路 3からなる基本回路に入力し、該基本回路を
１段として、この段をＭ個（Ｍ＝ｌｏｇ_R Ｎ）直列に並
べて、高速フーリエ変換を行うように構成し、入力部分
からＫ段（Ｋ＜Ｍ）をバイパスすることによって、ＦＦ
Ｔ点数がＮ／Ｒ、Ｎ／Ｒ² ・・・Ｒと減少させたとき
も、同じ回路で、ＦＦＴ点数がＮ／Ｒ^K の高速フーリエ
変換の処理を行う手段が、本発明を実施するのに必要な
手段である。尚、全図を通して同じ符号は同じ対象物を
示している。

【００４２】以下、図１，図２を参照しながら、図３〜
図１８によって、本発明の高速フーリエ変換回路の構成
と動作を説明する。前述のように、１つのデータの並べ
換え回路 1は、例えば、図２(d) のようになっている。
この回路で、基数２の場合のＦＦＴ点数Ｎを２分割して
入力した場合の、実際のデータの流れを、図３によって
具体的に説明する。

【００４３】本データ並べ換え動作は、図２(d) でも説
明したように、まず♯０、♯２のＦｉＦｏ 10,11に、シ
リアルな入力Ａ、Ｂから同時にデータを入力し、それぞ
れのＦｉＦｏ 10,11が、同時にＦＦＴ点数の１／４まで
データ (高速フーリエ変換点数Ｎ＝１６の場合には、４
データ）を格納したのち、＃１、＃３のＦｉＦｏ 12,13
に、同様にして、該ＦＦＴ点数の１／４までデータを格
納する。このときＦｉＦｏ 10 〜13全体で格納されるデ
ータ数は、処理できる高速フーリエ変換（ＦＦＴ）点数
Ｎ(=16) に等しい様にしてある。

【００４４】次に、＃０のＦｉＦｏ 10 から１つデータ
を取り出して、出力Ａへ送り、これと同時に＃１のＦｉ
Ｆｏ 12 からもデータを１つ取り出し、出力Ｂへ送る。
これがすむと、＃２、＃３のＦｉＦｏ 11,13からも同様
の操作を行う。

【００４５】この動作を、交互に行うことにより必要と
するデータの組になるように並べ換えを行うものであ
る。従って、図３に示したように、ＦＦＴデータ点数
が、0,1,2,〜15で示す16個であって、該データが基数２
のデータであったとすると、該16個のデータを、図３に
示したように、16/2分割し、それぞれのデータ列を、偶
数番目のデータ列である「0,2,4,6,8,10,12,14」（入力
Ａ）と, 奇数番目のデータ列である「1,3,5,7,9,11,13,
15」（入力Ｂ）とする。

【００４６】この２分割されたデータ点列、入力Ａ，入
力Ｂを、上記のようにシリアルに並べ換えて、該データ
並べ換え回路 1に入力する。この場合、前述のように、
＃０、＃２のＦｉＦｏ 10,11に、シリアルな入力Ａ(0,
2,4,6,8,10,12,14)、入力Ｂ(1,3,5,7,9,11,13,15)から
同時にデータを入力し、それぞれのＦｉＦｏ #0,#1 10,
11が、同時にＦＦＴ点数の１／４までデータ (高速フー
リエ変換点数Ｎ＝１６の場合には、図示のように４デー
タ）を格納したのち、＃１、＃３のＦｉＦｏ #1,#3 12,
13に、同様にして、該ＦＦＴ点数の１／４までデータを
格納する。

【００４７】このときＦｉＦｏ 10 〜13全体で格納され
るデータ数は、処理できる高速フーリエ変換（ＦＦＴ）
点数Ｎ(=16) に等しい様になる。次に、＃０のＦｉＦｏ
#0 10から１つデータを取り出して、出力Ａへ送り、こ
れと同時に＃１のＦｉＦｏ #1 12からもデータを１つ取
り出し、出力Ｂへ送る。これがすむと、＃２、＃３のＦ
ｉＦｏ 11,13からも同様の操作を行う。

【００４８】このような操作を行うことにより、図３に
示したように、出力Ａ，出力Ｂには、「0,8 」「1,9 」
「2,10」「3,11」〜の如きデータ列が出力される。これ
は、図１９で説明した、ＦＦＴデータ点数Ｎ＝16の場
合、１段目の演算で必要な距離８(=16/2) のデータ点と
の演算が行えることを意味する。

【００４９】図１(b) は、前述のように、本発明の高速
フーリエ変換回路の基本回路を構成しており、該基本回
路の最初のデータ並び換え回路 1で、シリアルに入力さ
れてくる入力データ点を並べ換え、該並べ換えられたデ
ータ点に対して、例えば、入力Ｂ側のデータ点に対し
て、ひねり係数をひねり係数乗算回路 2で乗算し、次の
バタフライ演算回路 3で、該ひねり係数の乗算されてい
ない入力Ａと、上記ひねれ係数を乗算された入力Ｂに対
してたすき掛け演算を施すことにより、該距離８のデー
タ点に対して、１段目のフーリエ変換ができることにな
る。

【００５０】以下、該図１(b) に示した、本発明の基本
回路を、ＦＦＴデータ点数がＮ個の場合には、Ｍ＝Log₂
Ｎ(=16) ＝４段直列に並べて、同じ処理を繰り返すこと
により、最終段において、所期の高速フーリエ変換の結
果を得ることができる。

【００５１】図４は、ＦＦＴデータ点数Ｎ（＝１６）に
対して、本発明の高速フーリエ変換の基本回路を４段直
列に並べて、高速フーリエ変換を行ったときのデータの
流れを示したものである。

【００５２】図４において、入力Ａ側のデータ点の列
を、A₀,A₂,A₄, 〜_, A₁₄ とし、入力Ｂ側のデータ点の列
を、A₁,A₃,A_5, 〜,A₁₅とすると、上記データ並べ換え回
路 1での出力データ列は、図示されているように、
「A₀,A₈ 」「A₁,A₉ 」「A₂,A₁₀」〜「A_7, A₁₅ 」とな
り、この並べ換えられたデータ列に対して、ひねり演算
を施した後、バタフライ演算回路(BUT) 3 で、バタフラ
イ演算を施すことにより、距離８に対する高速フーリエ
変換が行われたことになる。

【００５３】このデータ列を「B₀,B₈ 」「B₁,B₉ 」
「B₂,B₁₀」〜「B₇,B₁₅」とすると、このデータ列を、次
の段の基本回路に入力することにより、該２段目のデー
タ並べ回路 1では、最初の入力データ点列であるA₀,A_1,
A_2, 〜A₁₅ に対して、距離４のデータ列を出力するよう
に動作する。即ち、図４に２段目のデータ並べ換え回路
の出力を見ると、「B₀,B₄ 」「B₈,B₁₂」「B₁,B₅ 」〜
「B₁₁,B₁₅ 」となり、上記距離４の間で、フーリエ変換
ができるように並べ換えられていることが分かる。

【００５４】このデータ点列に対して、ひねり演算を施
した後、バタフライ演算を施すことにより、該距離４に
対するバタフライ演算が施され、中間結果である「C₀,C
₄ 」「C₈,C₁₂」「C₁,C₅ 」〜「C₁₁,C₁₅ 」が得られる。

【００５５】以下、同じ、基本回路を使用して、本発明
による高速フーリエ変換を行うことにより、４段目で
は、図示されている如くに、データ並べ回路 1におい
て、最初の入力データ点列であるA₀,A_1,A_2, 〜A₁₅ に対
して、距離１のデータ点列「D₀,D ₁ 」「D₂,D₃ 」「D₄,D
₅ 」〜「D₁₄,D₁₅ 」を出力するので、このデータ列に対
して、ひねり演算とバタフライ演算を施すことにより、
E₀,E_1,E_2, 〜E₁₅ で示した高速フーリエ変換の結果を得
ることができる。

【００５６】次に、図５によって、ＦＦＴデータ点数
が、Ｎ＝16→Ｎ＝８になったときの、本発明による高速
フーリエ変換の動作を説明する。本発明においては、Ｆ
ＦＴデータ点数が、例えば、Ｎ＝16のデータ点に対して
高速フーリエ変換ができる回路を、前述のように、基本
回路｛図１(b) 参照｝を４段直列に接続して構成してお
き、該ＦＦＴデータ点数が、Ｎ／２＝８に減少したとき
には、上記４段構成の高速フーリエ変換回路の最初の１
段目の並べ換え回路 1での並べ換え処理は実行するが、
該１段目のひねり演算と，バタフライ演算とをバイパス
して、２段目の基本回路に入力することにより、ＦＦＴ
データ点数が、Ｎ／２＝８になったときの高速フーリエ
変換を行うことができる。

【００５７】該高速フーリエ変換回路での、上記ひねり
演算と，バタフライ演算のバイパス処理の一例を、図６
によって説明する。図６において、並べ換え処理が行わ
れた２つのデータ点列、入力Ａ，入力Ｂが入力されてき
たとき、図６(a) に示したように、該ひねり処理を通さ
ないパスをマルチプレクサ(MUX) 20で選択するか、図６
(b) に示したように、該ひねり係数乗算部 2の乗算係数
を“１”とするかにより、該ひねり係数乗算部 2のバイ
パスを行うことができる。

【００５８】又、図６(a),(b) に示されているように、
バタフライ演算部 3のマルチプレクサ(MUX) 30,31 にお
いて、“０”を選択することにより、該バタフライ演算
部 3をバイパスすることができる。

【００５９】図５は、データ点数Ｎ＝８の場合での、各
段でのデータの流れを示している。先ず、Ｎ＝８のデー
タ点列の組み「A₀,A₁,〜A₇」と「a₀,a₁,〜a₇」, 〜が入
力されると、１段目のデータ並べ換え回路 1において、
データの並べ換えが行われ、図示されているように、
「A₀,a₀ 」「A₁,a₁ 」〜「A₇,a₇ 」が出力される。この
並べ換え出力に対して、該１段目のひねり演算と，バタ
フライ演算とをバイパスして、２段目の同じデータ並べ
換え部 1に入力する。

【００６０】この段でのデータ並べ換え部 1でのデータ
並べ換え方法も、１段目と全く同じに作用するので、図
示されている如く、該２段目でのデータ並べ換え結果は
「A₀,A₄ 」「a₀,a₄ 」〜「a₃,a₇ 」となる。

【００６１】この並べ換えされたデータに対して、前述
の同様に、ひねり演算と_, バタフライ演算が施された
後、３段目の同じ基本回路に入力される。このようにし
て、最終段の高速フーリエ変換されたデータ列は、上記
Ｎ＝８のデータ点列の組毎に高速フーリエ変換されたデ
ータ列として出力される。

【００６２】同様に、データ点数Ｎ＝４の場合について
は、図４の１段目，２段目のひねり演算，バタフライ演
算をバイパスすることにより、入力されたデータの組み
毎に高速フーリエ変換されたデータ列を得ることができ
る。（具体例については、省略する）以上のようにし
て、基数２のアルゴリズムを用いた場合、バイパス処理
を行うことによって入力されるデータ点数Ｎの数が減少
したとしても、同じ高速フーリエ変換回路を用いること
で、正確な高速フーリエ変換処理が行えることを示し
た。

【００６３】次に、図７〜図１４によって、本発明の他
の実施例について説明する。図７，図８は、図３で説明
した、本発明の一つであるデータ並べ替え回路部とは異
なる他のデータ並べ替え回路部（この並べ替え回路部
を、並べ替え回路Ｂと呼ぶ）の構成例である。この構成
例においては、先ず、データ点列、入力Ａ，入力Ｂから
＃１のＦｉＦｏ 40,＃０のＦｉＦｏ 41 に、データを、
該フーリエ変換に必要とする距離（本実施例では、例え
ば、距離２）迄記憶させる。｛図７(a)参照｝これが済
むと、＃１のＦｉＦｏ 40 から記憶した順にデータを出
力Ａに出力し、入力Ａからのデータをマルチプレクサ(M
UX2) 43 を通して出力Ｂに出力する。これと同時に、＃
０のＦｉＦｏ 41 に記憶したデータを、マルチプレクサ
(MUX1)42 を通して＃１のＦｉＦｏ 40 に送り、入力Ｂ
からのデータを＃０のＦｉＦｏ41 に記憶する。｛図７
(b) 参照｝そして、＃１のＦｉＦｏ 40 から入力Ａのデ
ータを出力し終わると、＃０のＦｉＦｏ 41 から入力さ
れたデータを出力Ａに出力し、＃０のＦｉＦｏ 41 から
のデータをマルチプレクサ(MUX2) 43 を通して出力Ｂに
出力する。｛図８(c),(d)参照｝以上のようにして必要
とするデータの組になるように並べ替えを行う方法であ
る。

【００６４】この並べ替え回路Ｂだけを使用した並べ替
え動作により、該フーリエ変換ができる様子を、データ
点数Ｎ＝１６の場合について、図９で簡単に説明する。
データ点数Ｎ＝１６であるので、１段目での距離は８で
あればよい。以下同様に、２段目での距離は４となり、
３段目での距離は２となり、４段目での距離は１とな
る。従って、該並べ替え回路２でのＦｉＦｏの深さは、
１段目から順に、８，４，２，１となる。

【００６５】このときの１段目から４段目までのデータ
の流れを図９に示す。該並べ替え回路Ｂでは、上記図
７，図８に示した動作をするので、１段目においては、
入力Ａ ₁ と入力Ｂ₁ には、予め、期待通りの出力が得ら
れるように、図示されているように、該入力Ａ₁ には１
つ目の組のデータ列（大文字Ａ_i で示す) を、入力Ｂ₁
には２つ目の組のデータ列（小文字ａで示す）を入力す
る。このようなデータ列を該並べ替え回路Ｂに入力する
為には、２組のデータ列を貯めておき、必要に応じ取り
出すように操作する必要がある。

【００６６】２段目以降は、順次前段の出力データ列を
入力することにより、該フーリエ変換に必要なデータ列
が得られることは、図示されているとおりである。然し
て、この並べ替え回路Ｂを使用する場合には、１段目に
入力するデータ列を図９に示したデータ列とする必要が
ある。

【００６７】そこで、図４に示したように、入力データ
点数ＮをＮ／２分割（但し、２は、基数）し、該分割さ
れた入力データ点数をシリアルに並べた２入力のデータ
を入力するだけで、該フーリエ変換ができるようにする
ために、該１段目に、前述の図３に示した、本発明のデ
ータ並べ替え回路 (このデータ並べ替え回路部を、以降
では、単に、並べ替え回路Ａと呼ぶ）を使用する。

【００６８】図１０は、該並べ替え回路Ａを１段目に使
用し、２段目以降は、上記並べ替え回路Ｂを使用するこ
とで、データ点数Ｎ＝１６の場合のフーリエ変換ができ
ることを示したものである。各段でのデータの流れにつ
いては、それぞれ、図３と，図７，図８に示した並べ替
え回路Ａ，Ｂの構成から明らかであるので、詳細な説明
は省略する。

【００６９】次に、該図１０に示した高速フーリエ変換
回路においても、データ点数がＮ／２，Ｎ／４，〜にな
ったときでも、バイパス処理を行うことによって、前述
の図５で説明したと同様のフーリエ変換ができることを
以下に説明する。

【００７０】データ点数が減少しても、正しくフーリエ
変換を行うためには、前述のバイパス処理を行うことに
よって可能となる。その基本的な考え方は、データ点数
Ｎ＝１６のとき、並べ替え，ひねり係数乗算，バタフラ
イ演算を、それぞれ４回行っていた。

【００７１】データ点数Ｎ＝８の場合には、それぞれを
３回行えばよく、各段でのデータの並びが必要とされる
組にさえなっていれば、ひねり係数乗算，バタフライ演
算はどの段で行ってもよい。

【００７２】１）並べ替え回路Ｂのみで構成されている
場合：この場合は、図１１に示したように、１段目で
は、並べ替え，ひねり係数乗算，バタフライ演算を全く
行わず、２段目から各処理を実行するように制御する。
このような処理方法を、本実施例ではバイパス方法１と
呼ぶ。

【００７３】このバイパス方法１により、３回の並べ替
え，ひねり係数乗算，バタフライ演算が行われるので、
図１１から明らかなように、データ点数Ｎ＝８について
も、高速フーリエ演算を行うことができる。

【００７４】２）並べ替え回路Ａと，並べ替え回路Ｂと
を組合わせた場合： (1) １段目のＦｉＦｏの深さを、データ点数Ｎ＝１６の
場合と同じとした場合（固定長） この場合、該１段目のＦｉＦｏに２組分のデータが蓄え
ることができる。図１２に示したように、この場合、１
段目の並べ替え回路１から出力されるデータは、それぞ
れの２組のデータ点列について、未だ必要とする組合わ
せになっていないので、ひねり係数乗算，バタフライ演
算を行わない。

【００７５】このような、データ点列のデータの並べ替
えを行うが、ひねり係数乗算，バタフライ演算を行わな
いバイパス処理をバイパス方法２と呼ぶ。このバイパス
方法２では、図１２に示したように、１段目は、並べ替
えのみを行って、ひねり係数乗算，バタフライ演算をバ
イパスするが、２段目以降では、通常の並べ替え，ひね
り係数乗算，バタフライ演算を行って、データ点列Ｎ＝
８の高速フーリエ演算を行うものである。

【００７６】(2) １段目のＦｉＦｏの深さを、データ点
数Ｎ＝８に合わせて浅くした場合（可変長） この場合、図１３に示されているように、１段目のＦｉ
Ｆｏには１組分のデータが蓄えられる。１段目の並べ替
え回路Ａから出力されるデータは、フーリエ変換を行う
のに必要な組合わせとなっているので、バイパス方法と
して、以下の２つの方法に分けられる。

【００７７】その１：１段目で必要とされる組ができて
いるので、ひねり係数乗算，バタフライ演算を行い、２
段目では全く何もしないで、全段で３回のデータ並べ替
え，ひねり係数乗算，バタフライ演算を行うことで，デ
ータ点列Ｎ＝８の高速フーリエ変換を行うものである。
このバイパス方法をバイパス方法３と呼ぶ。図１３は、
このバイパス方法３による場合の各段でのデータの流れ
を示している。

【００７８】その２：１段目で必要とされる組ができて
いるが、該１段目では、ひねり係数乗算，バタフライ演
算を行わないで、２段目で、該データの並べ替えを行わ
ないで、ひねり係数乗算，バタフライ演算のみを行うこ
とで、データ点列Ｎ＝８の高速フーリエ変換を行うもの
である。このバイパス方法をバイパス方法４と呼ぶ。図
１４は、このバイパス方法３による場合の各段でのデー
タの流れを示している。

【００７９】以上の図１１〜図１４で説明したバイパス
方法１〜４を要約すると、 バイパス方法１：ある段では、データの並べ替え，ひね
り係数乗算，バタフライ演算を行わないで、バイパスす
ることで、データ点列数がＮ／Ｒ（Ｒは基数）になった
ときのフーリエ変換をデータ点列数Ｎのフーリエ変換回
路で行う。

【００８０】バイパス方法２：ある段、例えば、１段目
でデータの並べ替えを行うが、必要とする組合わせにな
っていない場合、ひねり係数乗算，バタフライ演算を行
わないバイパス処理を行い、以降の段で、通常のデータ
の並べ替え，ひねり係数乗算，バタフライ演算を行うこ
とで、データ点列数がＮ／Ｒ（Ｒは基数）になったとき
のフーリエ変換を、該データ点列数Ｎのフーリエ変換回
路で行う。

【００８１】バイパス方法３：データ点列数Ｎのフーリ
エ変換回路において、例えば、１段目で、データの並べ
替えを行い、必要な組ができているとき、ひねり係数乗
算，バタフライ演算を行い、２段目でデータの並べ替
え，ひねり係数乗算，バタフライ演算をバイパスするこ
とで、データ点列数がＮ／Ｒ（Ｒは基数）になったとき
のフーリエ変換を、該データ点列数Ｎのフーリエ変換回
路で行う。

【００８２】バイパス方法４：データ点列数Ｎのフーリ
エ変換回路において、例えば、１段目で、データの並べ
替えを行い、必要な組ができているが、ひねり係数乗
算，バタフライ演算を行うことなく、次の段に流し、２
段目で、データの並べ替えをバイパスして、ひねり係数
乗算，バタフライ演算を行うことで、データ点列数がＮ
／Ｒ（Ｒは基数）になったときの高速フーリエ変換を、
該データ点列数Ｎのフーリエ変換回路で行う。

【００８３】このように、他のデータ並べ替え回路（並
べ替え回路Ｂ）のみを使用しても、又は、１段目には、
本発明の並べ替え回路Ａを使用し、２段目以降には、並
べ替え回路Ｂを使用した場合においても、例えば、デー
タ点列Ｎ＝１６のフーリエ変換を４段構成のフーリエ変
換回路で行うことができ、更に、例えば、データ点列Ｎ
＝８の場合は、データの並べ替え，ひねり係数乗算，バ
タフライ演算を、必要な段で３回行うようにすること
で、データ点列数がＮ／Ｒ（Ｒは基数）になったときの
高速フーリエ変換を、該データ点列数Ｎのフーリエ変換
回路で行うことができる。

【００８４】次に、基数４の場合でも、同様にして，高
速フーリエ変換の処理が行えることを、図１５〜図１８
によって、簡単に説明する。図１５は、基数４の場合
の、高速フーリエ変換の基本演算の様子を示したもので
ある。図１５において、Ｗ₁,Ｗ₂,〜は、前述のひねり係
数である。

【００８５】基数４の場合の高速フーリエ変換のアルゴ
リズムは、ＦＦＴ点数が４のべき乗を対象にしており、
１回の基本演算でＦＦＴ点数のうち４点分を１回の基本
演算で処理するもので、データ間の距離はＮ／４づつ離
れた組どうしで、Ｎ／１６、Ｎ／６４・・４と処理がす
すむごとに距離が縮まり、最終的に、距離が１離れたデ
ータどうしで行われるまでくりかえされる。このアルゴ
リズムで用いられる基本演算は図１５のようになる。こ
こでx(0),x(1),x(2), x(3)はＦＦＴ点入力データであ
り、X(0),X(1),X(2),X(3) は出力を表す。

【００８６】したがって、基本回路構成は図１６のよう
になる。この基本回路をＭ個（Ｍ＝Ｌｏｇ₄ Ｎ）直列に
組合わせることで基数４の高速フーリエ変換が行える。
Ｎ＝６４の場合を具体例として説明する。６４＝４³ で
あるから、基本回路は３つでよい。この場合は、基数２
の場合と同様に、１段目、２段目、３段目で、データの
並べ替え、ひねり係数乗算、基本演算をを行い、３段目
の出力が高速フーリエ変換された出力となる。この時の
データの流れを図１７に示す。（詳細な説明は省略す
る。） Ｎ＝１６となった場合を考えると、１６＝４² であるか
ら、基本回路は２段あればよい。この場合も、基数２と
同様に１段目で基数２の場合と同様のバイパス処理を行
うことにより、正確な高速フーリエ変換結果が得られ
る。詳細は省略する。

【００８７】図１８は、基数４の場合の、データ並べ換
え回路部の一例を示したもので、基本的には、図３に示
した基数２の場合と同じである。即ち、まず＃０〜＃３
のＦｉＦｏ 10,〜13に、シリアルな入力Ａ〜Ｄから同時
にデータを入力し、それぞれのＦｉＦｏ 10,〜13が、同
時にＦＦＴ点数の１／４までデータ (高速フーリエ変換
点数Ｎ＝６４の場合には、４データ）を格納したのち、
＃４〜＃７，＃８〜＃１１，＃１２〜＃１５のＦｉＦｏ
14,〜115 に、同様にして、該ＦＦＴ点数の１／４まで
データを格納する。このときＦｉＦｏ 10〜115 全体で
格納されるデータ数は、処理できる高速フーリエ変換
（ＦＦＴ）点数Ｎ(=64) に等しい様にしてある。

【００８８】次に、＃０のＦｉＦｏ 10 から１つデータ
を取り出して、出力Ａへ送り、これと同時に＃４のＦｉ
Ｆｏ 14 からもデータを１つ取り出し、出力Ｂへ送る。
いかこの動作を繰り返して、♯８のＦｉＦｏ 18,＃１２
のＦｉＦｏ 112からデータを１つ取り出して、それぞ
れ、出力Ｃ，出力Ｄへ送る。

【００８９】これがすむと、＃１〜＃１３のＦｉＦｏ 1
1,〜113 等からも同様の操作を行う。この動作を、交互
に行うことにより必要とするデータの組になるように並
べ換えを行うことができる。

【００９０】尚、図１８において、＃０，＃４，＃１，
＃５の部分が、図３に示した基数２の場合のデータ点列
に対するデータ並べ回路部 1に対応する。本基数４の場
合のデータ並べ回路部は、該図３の回路を単に、基数４
の場合に拡張したものに過ぎない。従って、前述のよう
に、基数２の場合と同様のデータ並べ換え処理を行うこ
とになる。

【００９１】以上のようにして、基数４でも入力される
ＦＦＴ点数が減少しても正確な高速フーリエ変換処理が
行えることを示した。このように、本発明は、処理する
ＦＦＴ点数がＮである高速フーリエ変換を行う回路であ
って、入力データ点数ＮをＮ／Ｒ（但し、Ｒは基数）
し、該分割された入力データ点数をシリアルに並べて、
Ｒ入力のデータ並べ替え部分、ひねり係数乗算部分、バ
タフライ演算部分からなる基本回路に入力し、該基本回
路を１段として、この段をＭ個（Ｍ＝ｌｏｇ_R Ｎ）直列
に並べて、高速フーリエ変換を行うように構成し、入力
部分からＫ段（Ｋ＜Ｍ）をバイパスすることによって、
ＦＦＴ点数がＮ／Ｒ、Ｎ／Ｒ² ・・・Ｒと減少させたと
きも、同じ回路で高速フーリエ変換を行うようにしたと
ころに特徴がある。

【００９２】

【発明の効果】以上、詳細に説明したように、本発明の
高速フーリエ変換回路は、処理するＦＦＴ点数がＮであ
る高速フーリエ変換を行う回路であって、入力データ点
数ＮをＮ／Ｒ（但し、Ｒは基数）し、該分割された入力
データ点数をシリアルに並べて、Ｒ入力のデータ並べ替
え回路 1、ひねり係数乗算回路 2、バタフライ演算回路
3からなる基本回路に入力し、該基本回路を１段とし
て、この段をＭ個（Ｍ＝ｌｏｇ_R Ｎ）直列に並べて、高
速フーリエ変換を行うように構成し、入力部分からＫ段
（Ｋ＜Ｍ）をバイパスすることによって、ＦＦＴ点数が
Ｎ／Ｒ、Ｎ／Ｒ² ・・・Ｒと減少させたときも、同じ回
路で、ＦＦＴ点数がＮ／Ｒ^K の高速フーリエ変換の処理
を行うようにしたものであるので、最大入力データ数が
Ｎとなっている、例えば、基数２の高速フーリエ変換を
行う回路で、データの入力数がＮ／２、Ｎ／４、・・・
２と減少していっても、該基数２のアルゴリズムの高速
フーリエ変換が行える点が最大の効果である。これは、
今までに無かった高速フーリエ変換回路であり、多様な
入力数Ｎで高速フーリエ変換処理を必要とする場合に、
単一のハードウエアで実現が可能となり、物量の削減等
に効果を発揮できる。

【図面の簡単な説明】

【図１】本発明の原理説明図（その１）

【図２】本発明の原理説明図（その２）

【図３】本発明の一実施例を示した図（その１）

【図４】本発明の一実施例を示した図（その２）

【図５】本発明の一実施例を示した図（その３）

【図６】本発明の一実施例を示した図（その４）

【図７】本発明の他の実施例を示した図（その１）

【図８】本発明の他の実施例を示した図（その２）

【図９】本発明の他の実施例を示した図（その３）

【図１０】本発明の他の実施例を示した図（その４）

【図１１】本発明の他の実施例を示した図（その５）

【図１２】本発明の他の実施例を示した図（その６）

【図１３】本発明の他の実施例を示した図（その７）

【図１４】本発明の他の実施例を示した図（その８）

【図１５】本発明の基数４の実施例を示した図（その
１）

【図１６】本発明の基数４の実施例を示した図（その
２）

【図１７】本発明の基数４の実施例を示した図（その
３）

【図１８】本発明の基数４の実施例を示した図（その
４）

【図１９】従来の高速フーリエ変換回路を説明する図

【符号の説明】

1 データ並べ替え回路部，並べ替え回路Ａ，Ｂ 2 ひねり係数乗算部，ひねり係数乗算回路 10〜115 先入れ先出し回路(FiFo #1〜) 21 マルチプレクサ(MUX) 3 バタフライ演算部(BUX),バタフライ演算回路 30,31 マルチプレクサ(MUX) 40,41 先入れ先出し回路(FiFo #1,#0) 42,43 マルチプレクサ(MUX 1,2)

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 昇 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 久保 慎一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】処理する高速フーリエ変換（ＦＦＴ）点数
   Ｎについて、高速フーリエ変換を行う回路であって、 上記入力データ点数ＮをＮ／Ｒ分割（Ｒは、基数）し、
   該分割された入力データ点数をシリアルに並べたＲ入力
   のデータを、データ並べ回路部(1) と, ひねり係数乗算
   部(2) と, バタフライ演算部(3) とから構成されたＲ入
   力の高速フーリエ変換の基本回路に入力し、該Ｒ入力の
   高速フーリエ変換の基本回路を１段として、この段をＭ
   個（Ｍ＝ｌｏｇ_R Ｎ)(Ｒは、基数) 直列に並べて高速フ
   ーリエ変換を行うように構成し、 該データ並べ回路部(1) は、上記入力データ点数Ｎに対
   して、上記１段目では、Ｎ／Ｒ離れたデータ間で、２段
   目では、Ｎ／Ｒ² 離れたデータ間で、３段目では、Ｎ／
   Ｒ³ 離れたデータ間で、最終段では、お互いに１つ離れ
   たデータ間で、たすき掛け演算を行い、 該ひねり係数乗算部(2) は、Ｒ入力の内のＲ−１個の入
   力に対してひねり係数を乗算し、 該バタフライ演算部(3) は、上記ひねり係数を乗算され
   ない入力と、上記ひねり係数を乗算された入力とでたす
   き掛け演算を行い、 上記Ｍ段からなる高速フーリエ変換回路の入力部分から
   Ｋ段（Ｋ＜Ｍ）をバイパスすることによって、上記高速
   フーリエ変換（ＦＦＴ）点数がＮ／Ｒ^K の高速フーリエ
   変換を行うことを特徴とする可変高速フーリエ変換回
   路。
2. 【請求項２】請求項１に記載の可変高速フーリエ変換回
   路におけるバイパス処理であって、上記１段目におい
   て、Ｎ／Ｒ＊２^K 離れたデータの組を取り出しておき、
   ある段では、データの並べ替え，ひねり係数乗算，バタ
   フライ演算を行わないで、Ｋ段バイパスすることで、デ
   ータ点列数がＮ／Ｒ^K （Ｒは基数）になったときのフー
   リエ変換を、データ点列数Ｎのフーリエ変換回路で行う
   ことを特徴とする可変高速フーリエ変換回路。
3. 【請求項３】請求項１に記載の可変高速フーリエ変換回
   路におけるバイパス処理であって、ある段でデータの並
   べ替えを行うが、必要とする組合わせになっていない場
   合、通常のデータの並べ替えは行うが、ひねり係数乗
   算，バタフライ演算を行わないバイパス処理をＫ段行
   い、以降の段で、通常のデータの並べ替え，ひねり係数
   乗算，バタフライ演算を行うことで、データ点列数がＮ
   ／Ｒ^K （Ｒは基数）になったときのフーリエ変換を、該
   データ点列数Ｎのフーリエ変換回路で行うことを特徴と
   する可変高速フーリエ変換回路。
4. 【請求項４】請求項１に記載の可変高速フーリエ変換回
   路におけるバイパス処理であって、ある段で、データの
   並べ替えを行い、必要な組ができているとき、ひねり係
   数乗算，バタフライ演算を行い、以降の段で、データの
   並べ替え，ひねり係数乗算，バタフライ演算をＫ段バイ
   パスすることで、データ点列数がＮ／Ｒ^K （Ｒは基数）
   になったときのフーリエ変換を、該データ点列数Ｎのフ
   ーリエ変換回路で行うことを特徴とする可変高速フーリ
   エ変換回路。
5. 【請求項５】請求項１に記載の可変高速フーリエ変換回
   路におけるバイパス処理であって、ある段で、データの
   並べ替えを行い、必要な組ができているが、ひねり係数
   乗算，バタフライ演算を行うことなく、次の段に流し、
   データの並べ替えをバイパスして、ひねり係数乗算，バ
   タフライ演算のみを行い、以降の段で、データの並べ替
   え，ひねり係数乗算，バタフライ演算をＫ−１段バイパ
   スすることで、データ点列数がＮ／Ｒ^K （Ｒは基数）に
   なったときのフーリエ変換を、該データ点列数Ｎのフー
   リエ変換回路で行うこと特徴とする可変高速フーリエ変
   換回路。
6. 【請求項６】上記データ並べ替え回路部(1) として、上
   記Ｎ／Ｒ分割されたシリアルな入力データを、Ｒ個の先
   入れ先出しメモリ(#0,#2)(10,11)に、上記高速フーリエ
   変換（ＦＦＴ）点数Ｎ／（Ｒの１／２）まで格納した
   後、残りの高速フーリエ変換（ＦＦＴ）点数Ｎ／（Ｒの
   １／２）を、他のＲ個の先入れ先出しメモリ(#1,#3)(1
   2,13)に格納し、 該格納された高速フーリエ変換（ＦＦＴ）点数Ｎについ
   て、１個の先入れ先出しメモリ(#0)(10)から１つのデー
   タを取り出して、Ｒ出力の一方の出力（Ａ）に出力し、
   同時に、他の１個の先入れ先出しメモリ(#1)(12)から１
   つのデータを取り出して、Ｒ出力の他方の出力（Ｂ）に
   出力し、 続いて、１個の先入れ先出しメモリ(#2)(11)から１つの
   データを取り出して、Ｒ出力の一方の出力（Ａ）に出力
   し、同時に、他の１個の先入れ先出しメモリ(#3)(13)か
   ら１つのデータを取り出して、Ｒ出力の他方の出力
   （Ｂ）に出力することを、交互に繰り返して、高速フー
   リエ変換処理に必要とするデータの組を生成する回路と
   したことを特徴とする請求項１に記載の可変高速フーリ
   エ変換回路。