JPH06197389A - テレメトリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 外部からのクロック信号に同期した装置にお
いて外部からのクロック信号が途絶えても内部の発振器
に切換えて動作することにより、データの伝送を停止す
ることなく従来装置と同等の性能を維持できる装置を提
案するものである。 【構成】 内部に発振器を持ちそのクロック信号を利用
してクロック信号検出回路により外部からのクロック信
号の有無を検出させ、クロック信号が入力されている場
合は外部クロックを使用し、外部クロック信号が途絶え
た場合は、内部の発振器出力信号を選択して使用する。 【効果】 従来の装置構成に対し外部装置からのクロッ
ク信号が途絶えても内部発振器によりデータ伝送を途絶
えさせることなくデータ伝送を維持できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばアナログデー
タ及びディジタルデータを混在して収集・編集するテレ
メトリ装置に関するものである。

【０００２】

【従来の技術】図３は、従来のテレメトリ装置の構成図
を示すもので外部装置から入力される複数のアナログ信
号とディジタル信号の２種類として説明する。外部装置
から入力される複数のアナログ信号において、１は上記
アナログ信号を定義した信号である。外部装置から入力
されるディジタル信号において、２は連続して入力され
るクロック信号、３はバースト的に入力されるパラレル
のデータ信号、４は上記データ信号３に同期して入力さ
れるバーストクロック信号である。なお、パラレルのデ
ータ信号３とクロック信号２とバーストクロック信号４
は時間的に同期関係にあるものとする。

【０００３】外部装置から入力された複数のアナログ信
号１は、アナログマルチプレサ５に入力されフレーム編
集回路６の制御により多重化される。多重化されたアナ
ログデータはＡ／Ｄ変換回路７によりアナログデータか
らパラレルのＡ／Ｄ変換データ１５に変換され第１のセ
レクタ回路８へ出力される。

【０００４】外部装置から入力された上記クロック信号
２と上記パラレルのデータ信号３と上記バーストクロッ
ク信号４は、レシーバ回路９にて波形整形及びレベル変
換等を必要に応じ実施する。バースト検出回路１０では
上記バーストクロック信号４によりデータの先頭を検出
し、上記フレーム編集回路６にデータの先頭であること
をスタート信号１１により通知する。上記スタート信号
１１をライトアドレス制御回路１２に通知することによ
り、上記ライトアドレス制御回路１２はメモリ回路１３
の所定アドレスに書き込みが行われるよう第２のセレク
タ回路２１を経由して供給する。

【０００５】書き込みが完了した上記パラレルのデータ
信号３は、上記フレーム編集回路６の指示により上記第
１のセレクタ回路８を制御して上記同期パターン発生回
路１４よりフレーム同期パターン１７、上記Ａ／Ｄ変換
回路７の出力信号であるパラレルのＡ／Ｄ変換データ１
５もしくはメモリ回路１３の出力信号であるパラレルの
ディジタルデータ１６を順次読みだし多重化したパラレ
ルデータ１８としてＰ／Ｓ変換回路１９に出力する。

【０００６】上記Ｐ／Ｓ変換回路１９に入力された上記
パラレルデータ１８は、シリアルデータに変換されるこ
とにより規定のフレームフォーマットが形成され本装置
の出力信号２０となる。

【０００７】本装置は、外部装置から入力される上記パ
ラレルのデータ信号３と上記データに同期したバースト
クロック信号、上記クロック信号が入力され続けること
を前提として、この動作を繰り返すことにより一定の周
期で規定のフレームフォーマットのデータを出力し続け
ることができる。

【０００８】

【発明が解決しようとする課題】テレメトリ装置の場
合、すべてのデータがモニタできなくても最低限のデー
タだけでも出力し続けることが必要且つ重要なことであ
り、外部からのクロック信号が途絶えた場合でも、フレ
ーム同期の確保及びアナログデータは送信し続けたいと
いう課題があった。

【０００９】

【課題を解決するための手段】この発明は、かかる課題
を改善するためになされたものであり、内部に外部クロ
ックと同じ発振周波数の発振器を持ち、この発振器によ
り外部クロックが入力されているか否か判定し、入力さ
れていないと判定した場合、外部クロック信号の出力し
ていたクロック源を内部発振器に変更し、規定のフレー
ムフォーマットを出力できる装置を提案するものであ
る。

【００１０】

【作用】この発明に係わるクロック検出回路は、内部に
用意した発振器により外部から入力されるクロック信号
を監視し、クロック信号が途絶えたことを検出した場合
は、クロック検出回路により装置動作を内部発振器から
の信号に切り替え通常の動作を維持できるようにしたも
のである。

【００１１】

【実施例】実施例１．以下にこの発明の一実施例を図１
について説明する。図１において１〜２１までは従来の
回路と同一のものである。

【００１２】図１において、内部発振器２２からの発振
器クロック信号２３をクロック検出回路２４に入力する
ことにより、外部装置からのクロック信号２が入力され
ているか否か判定し、上記クロック信号２が入力されて
いれば装置の動作用クロック信号であるセレクトクロッ
ク信号２５は上記クロック信号２が選択される。

【００１３】バースト位置検出回路１０は、従来装置と
同様外部装置からのバーストクロック信号４と上記クロ
ック検出回路２４を経由した上記クロック信号２を取り
込みバーストのスタート位置を検出し、スタート信号１
１をフレーム編集回路６に出力する。上記フレーム編集
回路６では上記スタート信号１１からフレームフォーマ
ット先頭情報を取り込みフレームフォーマットの生成を
開始する。この状態でフレームフォーマット先頭とパラ
レルのデータ信号取り込みタイミングが決定し、以降こ
のタイミングにてパラレルのデータ信号が入力されてい
れば同期状態を保持し、従来装置同様動作が行われる。

【００１４】外部装置から入力された複数のアナログ信
号１は、アナログマルチプレクサ５に入力され上記フレ
ーム編集回路６の制御により多重化される。多重化され
たアナログ信号１はＡ／Ｄ変換回路７によりアナログデ
ータからパラレルのＡ／Ｄ変換データ１５に変換され第
１のセレクタ回路８へ出力される。

【００１５】外部装置から入力されたクロック信号２と
パラレルのデータ信号３とバーストクロック信号４は、
レシーバ回路９にて波形整形及びレベル変換等を必要に
応じ実施する。上記スタート信号１１をライトアドレス
制御回路１２に通知することにより、上記ライトアドレ
ス制御回路１２はメモリ回路１３に所定のアドレスに書
き込みが行われるよう第２のセレクタ回路２１を経由し
て供給する。

【００１６】書き込みが完了したパラレルのデータ信号
３は、上記フレーム編集回路６の指示により上記第１の
セレクタ回路８を制御して上記同期パターン発生回路１
４より上記フレーム同期パターン１７、上記Ａ／Ｄ変換
回路７の出力信号であるパラレルのＡ／Ｄ変換データ１
５もしくは上記メモリ回路１３のリードアドレス信号を
第２のセレクタ回路２１により制御し上記メモリ回路１
３の出力信号であるパラレルのディジタルデータ１６を
順次読みだし多重化したパラレルデータ１８としてＰ／
Ｓ変換回路１９に出力する。

【００１７】上記Ｐ／Ｓ変換回路１９に入力された上記
パラレルデータ１８は、シリアルデータに変換されるこ
とにより規定のフレームフォーマットが形成され本装置
の出力信号２０となる。外部装置から入力される上記パ
ラレルのデータ信号３は、上記動作を繰り返すことによ
り上記メモリ回路１３は１フレームの間に書き込みと読
出しを繰り返すことにより外部装置からの上記パラレル
のデータ信号３を取り込んでいる。本装置は、この動作
を繰り返すことにより一定の周期で規定のフレームフォ
ーマットのデータを出力し続けることができる。

【００１８】仮に外部装置からの上記クロック信号２が
途絶えた場合でも、上記クロック検出回路２４で上記ク
ロック信号２を監視しているため、途絶えたことを検出
し上記フレーム編集回路６の上記セレクトクロック信号
２５をクロック信号２から上記発振器クロック信号２３
に切換えることにより、本装置の上記出力信号２０を停
止することなく、正規のフレームフォーマットを構成さ
せることができ、上記パラレルデータ３を除いたデータ
を伝送することが可能となる。

【００１９】また、外部からの上記クロック信号２が復
帰した場合でも、上記クロック検出回路２４で上記クロ
ック信号２を監視し続けていれば復帰の判定ができるた
め、上記フレーム編集回路６の上記セレクトクロック信
号２５を再度上記クロック信号２に切換えることによ
り、通常どおり外部装置からの上記パラレルデータ３を
取り込み、正規のフレームフォーマットを生成した装置
が構成できる。

【００２０】実施例２．以下にこの発明の一実施例を図
２について説明する。図２において１〜２１までは従来
回路と同一のものである。

【００２１】図２において、内部発振器２２からの発振
器クロック信号２３をクロック検出回路２４に入力する
ことにより、外部装置からのクロック信号２が入力され
ているか否か判定し、上記クロック信号２が入力されて
いれば装置の動作用クロック信号であるセレクトクロッ
ク信号２５は上記クロック信号２が選択される。

【００２２】バースト位置検出回路１０は、従来装置と
同様外部装置からのバーストクロック信号４と上記クロ
ック検出回路２４を経由した上記クロック信号２を取り
込みバーストのスタート位置を検出し、スタート信号１
１をフレーム編集回路６に出力する。上記フレーム編集
回路６では上記スタート信号１１からフレームフォーマ
ット先頭情報を取り込みフレームフォーマットの生成を
開始する。この状態でフレームフォーマット先頭とパラ
レルのデータ信号取り込みタイミングが決定し、以降こ
のタイミングにてパラレルのデータ信号が入力されてい
れば同期状態を保持し、従来の装置同様動作が行われ
る。

【００２３】外部装置から入力された複数のアナログ信
号１は、アナログマルチプレクサ５に入力されフレーム
編集回路６の制御により多重化される。多重化されたア
ナログ信号１はＡ／Ｄ変換回路７によりアナログデータ
からパラレルのＡ／Ｄ変換データ１５に変換されトライ
ステートバッファＡ２６へ出力される。

【００２４】外部装置から入力されたクロック信号２と
パラレルのデータ信号３とバーストクロック信号４は、
レシーバ回路９にて波形整形及びレベル変換等を必要に
応じ実施する。上記スタート信号１１をライトアドレス
制御回路１２に通知することにより、上記ライトアドレ
ス制御回路１２はメモリ回路１３に所定のアドレスに書
き込みが行われるようトライステートバッファＤ２９を
経由してアドレスデータを供給する。

【００２５】書き込みが完了したパラレルのデータ信号
３は、上記フレーム編集回路６の指示によりトライステ
ートバッファＢ２７を制御して上記同期パターン発生回
路１４より上記フレーム同期パターン１７を、トライス
テートバッファＡ２６により上記Ａ／Ｄ変換回路７の出
力信号であるパラレルのＡ／Ｄ変換データ１５を、トラ
イステートバッファＥ３０によりメモリ回路１３のリー
ドアドレス信号を制御し上記メモリ回路１３の出力信号
であるパラレルのディジタルデータ１６をトライステー
トバッファＣ２８より順次読みだし多重化したパラレル
データ１８としてＰＰ／Ｓ変換回路１９に出力する。

【００２６】上記Ｐ／Ｓ変換回路１９に入力された上記
パラレルデータ１８は、シリアルデータに変換されるこ
とにより規定のフレームフォーマットが形成され本装置
の出力信号２０となる。

【００２７】外部装置から入力される上記パラレルのデ
ータ信号３は、上記動作を繰り返すことにより上記メモ
リ回路１３は１フレームの間に書き込みと読出しを繰り
返すことにより外部装置からの上記パラレルのデータ信
号３を取り込んでいる。本装置は、この動作を繰り返す
ことにより一定の周期でフレームフォーマットのデータ
を出力し続けることができる。

【００２８】仮に外部装置からの上記クロック信号２が
途絶えた場合でも、上記クロック検出回路２４で上記ク
ロック信号２を監視しているため、途絶えたことを検出
し上記フレーム編集回路６のセレクトクロック信号２５
をクロック信号２から上記発振器クロック信号２３に切
換えることにより、本装置の上記出力信号２０を停止す
ることなく、正規のフレームフォーマットを構成させる
ことができ、上記パラレルデータ３を除いたデータを伝
送することが可能となる。

【００２９】また、外部からの上記クロック信号２が復
帰した場合でも、上記クロック検出回路２４で上記クロ
ック信号２を監視し続けていれば復帰の判定ができるた
め、上記フレーム編集回路６の上記セレクトクロック信
号２５を再度上記クロック信号２に切換えることによ
り、通常どおり外部装置からの上記パラレルデータ３を
取り込み、正規のフレームフォーマットを生成した装置
が構成できる。

【００３０】

【発明の効果】以上のようにこの発明は、データ多重化
装置において外部装置からのクロック信号が途絶えたと
しても、内部発振器のクロック信号に切換えることによ
り、収集データを途切れることなく伝送し続ける装置を
構成できる。

【図面の簡単な説明】

【図１】この発明による実施例１のテレメトリ装置を示
す図である。

【図２】この発明による実施例２のテレメトリ装置を示
す図である。

【図３】従来のテレメトリ装置を示す図である。

【符号の説明】

１ アナログ信号 ２ クロック信号 ３ パラレルのデータ信号 ４ バーストクロック信号 ５ アナログマルチプレクサ ６ フレーム編集回路 ７ Ａ／Ｄ変換回路 ８ 第１のセレクタ回路 ９ レシーバ回路 １０ バースト検出回路 １１ スタート信号 １２ ライトアドレス制御回路 １３ メモリ回路 １４ 同期パターン発生回路 １５ Ａ／Ｄ変換データ １６ ディジタルデータ １７ フレーム同期パターン １８ パラレルデータ １９ Ｐ／Ｓ変換回路 ２０ 出力データ ２１ 第２のセレクタ回路 ２２ 発振器 ２３ 発振器クロック信号 ２４ クロック信号検出回路 ２５ セレクトクロック信号 ２６ トライステートバッファＡ ２７ トライステートバッファＢ ２８ トライステートバッファＣ ２９ トライステートバッファＤ ３０ トライステートバッファＥ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部装置からのアナログ信号を入力し時
   分割多重化するアナログマルチプレクサと、他の外部装
   置からの連続したクロック信号とバースト的に入力され
   るパラレルのデータ信号と上記パラレルのデータ信号に
   同期して入力されるバーストクロック信号から構成され
   るディジタル信号を受信するレシーバ回路と、上記クロ
   ック信号が入力されているか否か判定するクロック検出
   回路と、上記クロック信号が途絶えた場合装置のクロッ
   ク源となる発振器と、上記バーストクロック信号を受信
   しフレームフォーマットの基準位置を知らせるためのス
   タート信号を出力するバースト検出回路と、上記クロッ
   ク信号と上記スタート信号を入力し、規定のフレームフ
   ォーマットを生成するフレーム編集回路と、上記バース
   ト検出回路によりメモリへ上記パラレルのデータ信号を
   書き込むためのアドレス及びライトイネーブル信号の生
   成を制御するライトアドレス制御回路と、バースト的に
   入力される上記パラレルのデータ信号を一時的に蓄積し
   規定のフレームフォーマットに沿ってパラレルのデータ
   を読み出すメモリ回路と、上記メモリ回路のライト／リ
   ードアドレスを制御する第２のセレクタ回路と、上記ア
   ナログマルチプレクサの出力信号をアナログ信号からデ
   ィジタル信号に変換するＡ／Ｄ変換回路と、上記規定の
   フレームフォーマットの同期パターンを生成する同期パ
   ターン発生回路と、上記同期パターン発生回路の出力信
   号と上記Ａ／Ｄ変換回路の出力信号と上記メモリ回路の
   出力信号を選択して規定のフレームフォーマットを生成
   する第１のセレクタ回路と、上記第１のセレクタ回路の
   出力信号をパラレルデータからシリアルデータに変換す
   るＰ／Ｓ変換回路とから構成されたテレメトリ装置。
2. 【請求項２】 外部装置からのアナログ信号を入力し時
   分割多重化するアナログマルチプレクサと、他の外部装
   置からの連続したクロック信号とバースト的に入力され
   るパラレルのデータ信号と、上記パラレルのデータ信号
   に同期して入力されるバーストクロック信号から構成さ
   れるディジタル信号を受信するレシーバ回路と、上記ク
   ロック信号が入力されているか否か判定するクロック検
   出回路と、上記クロック信号が途絶えた場合装置のクロ
   ック源となる発振器と、上記バーストクロック信号を受
   信し、フレームフォーマットの基準位置を知らせるため
   のスタート信号を出力するバースト検出回路と、上記ク
   ロック信号と上記スタート信号を入力し、規定のフレー
   ムフォーマットを生成するフレーム編集回路と、上記バ
   ースト検出回路によりメモリへ上記パラレルのデータ信
   号を書き込むためのアドレス及びライトイネーブル信号
   の生成を制御するライトアドレス制御回路と、バースト
   的に入力される上記パラレルのデータ信号を一時的に蓄
   積し、規定のフレームフォーマットに沿ってパラレルの
   データを読み出すメモリ回路と、上記メモリ回路のライ
   トアドレスを制御するトライステートバッファＤと、リ
   ードアドレスを制御するトライステートバッファＥと、
   上記アナログマルチプレクサの出力信号をアナログ信号
   からディジタル信号に変換するＡ／Ｄ変換回路と、上記
   Ａ／Ｄ変換回路の出力を制御するトライステートバッフ
   ァＡと、上記規定のフレームフォーマットの同期パター
   ンを生成する同期パターン発生回路と、上記同期パター
   ン発生回路の出力を制御するトライステートバッファＢ
   と、上記メモリ回路の出力を制御するトライステートバ
   ッファＣと、上記トライステートバッファＣからＥの出
   力信号を選択し、パラレルデータからシリアルデータに
   変換し規定のフレームフォーマットデータを生成するＰ
   ／Ｓ変換回路とから構成されたテレメトリ装置。