JPH06325568A - Semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE:To obtain an output reference voltage equal to a constant voltage being fed between gate and source by connecting a plurality of MOSFETs, for receiving the constant voltage and forming a constant current, in series between the gate and the source and then feeding a constant current. CONSTITUTION:A MOSFET M1 receives, at the gate thereof, the ground voltage of the circuit and forms a reference current. The reference current is fed to a MOSFET M2 constituting a diode connected with two MOSFETs M3, M8 constituting a current mirror. A constant current is fed between the gate and source using a MOSFET having the same structure as the M1 which receives a constant voltage to form a constant current and a plurality of MOSFETs are connected in series to constitute a diode. Consequently, the voltage between the gate and source of the plurality of MOSFETs is equalized to the constant voltage being fed between the gate and source of the MOSFET and an output reference voltage is obtained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば外部から供給される電源電圧を内部降圧
電圧回路により降圧して内部回路の動作電圧として用い
るＲＡＭ（ランダム・アクセス・メモリ）に利用して有
効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, for example, a RAM (random access memory) used as an operating voltage of an internal circuit by stepping down a power supply voltage supplied from the outside by an internal step-down voltage circuit. It is related to effective technology.

【０００２】[0002]

【従来の技術】情報記憶用キャパシタとアドレス選択用
ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）か
ら構成されるダイナミック型メモリセルを用いたＲＡＭ
（ランダム・アクセス・メモリ）として、（株）サンエ
ンスフォーラム発行『超ＬＳＩ総合辞典』頁４９５があ
る。2. Description of the Related Art A RAM using a dynamic memory cell composed of an information storage capacitor and an address selection MOSFET (insulated gate field effect transistor).
As (random access memory), there is “VLSI LSI Dictionary” page 495 issued by Sanence Forum Co., Ltd.

【０００３】[0003]

【発明が解決しようとする課題】本願出願人において
は、先に複数種類の電池で動作させられることを可能に
したダイナミック型ＲＡＭを開発した。この場合、従来
のＲＡＭとの互換性を維持するためには５Ｖのような比
較的高い電圧の供給を受けても内部回路を動作させる必
要がある。そこで、内部降圧回路を設けて約３Ｖ程度の
定電圧を発生させて内部回路を動作させるようにするこ
とを考えた。この場合には、約５Ｖのような比較的高い
電圧から電池電圧のような低い電圧までの広範囲にわた
って安定した定電圧を形成することが必要になった。こ
の発明の目的は、比較的広範囲の電源電圧に対して安定
した基準電圧を得ることのできる基準電圧発生回路を備
えた半導体集積回路装置を提供することにある。この発
明の他の目的は、広範囲の外部電源電圧に対して安定し
て動作するＲＡＭを備えた半導体集積回路装置を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。The applicant of the present application has previously developed a dynamic RAM capable of being operated by a plurality of types of batteries. In this case, in order to maintain compatibility with the conventional RAM, it is necessary to operate the internal circuit even when supplied with a relatively high voltage such as 5V. Therefore, it is considered that an internal voltage down converter is provided and a constant voltage of about 3 V is generated to operate the internal circuit. In this case, it is necessary to form a stable constant voltage over a wide range from a relatively high voltage such as about 5V to a low voltage such as a battery voltage. An object of the present invention is to provide a semiconductor integrated circuit device provided with a reference voltage generating circuit capable of obtaining a stable reference voltage for a relatively wide range of power supply voltages. Another object of the present invention is to provide a semiconductor integrated circuit device including a RAM that operates stably with respect to a wide range of external power supply voltages. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００４】[0004]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ゲートとソース間に定電圧
を受けて定電流を形成する第１のＭＯＳＦＥＴと同じ構
造のＭＯＳＦＥＴを用い、それに上記定電流を流すとと
もにダイオード形態にして１ないし複数個を直列接続
し、これら１ないし複数の直列ＭＯＳＦＥＴによるゲー
ト，ソース間電圧を出力基準電圧として用いる。The outline of a typical one of the inventions disclosed in the present application will be briefly described as follows. That is, a MOSFET having the same structure as the first MOSFET that receives a constant voltage between the gate and the source to form a constant current is used, and the above constant current is flown to the MOSFET and one or more of them are connected in series in a diode form. The gate-source voltage of one to a plurality of series MOSFETs is used as the output reference voltage.

【０００５】[0005]

【作用】上記した手段によれば、１ないし複数個のＭＯ
ＳＦＥＴのそれぞれのゲート，ソース間電圧は、上記定
電流を形成するＭＯＳＦＥＴのゲート，ソース間に供給
される定電圧と等しくなるからそれと同じか整数倍にさ
れた出力基準電圧を得ることができる。According to the above means, one or a plurality of MOs are provided.
Since the gate-source voltage of each SFET becomes equal to the constant voltage supplied between the gate and source of the MOSFET that forms the above-mentioned constant current, it is possible to obtain an output reference voltage that is the same or an integral multiple thereof.

【０００６】[0006]

【実施例】図１には、この発明に係る基準電圧発生回路
の一実施例の回路図が示されている。同図の各回路素子
は、公知の半導体集積回路の製造技術によって、単結晶
シリコンのような１個の半導体基板上において形成され
る。同図において、チャンネル部分（バックゲート）に
矢印が付加されたＭＯＳＦＥＴはＰチャンネルＭＯＳＦ
ＥＴである（以下、同じ）。また、この発明ではＭＯＳ
ＦＥＴは、ＩＧＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）の意味で用いている。1 is a circuit diagram of an embodiment of a reference voltage generating circuit according to the present invention. Each circuit element in the figure is formed on one semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique. In the figure, the MOSFET with an arrow added to the channel portion (back gate) is a P-channel MOSF.
ET (hereinafter the same). Further, in the present invention, the MOS
FET is used to mean IGFET (insulated gate field effect transistor).

【０００７】ＰチャンネルＭＯＳＦＥＴＭ１は、そのゲ
ートに回路の接地電圧が与えられることによって基準電
流が形成される。この基準電流はダイオード形態にされ
たＮチャンネルＭＯＳＦＥＴＭ２に供給される。このＭ
ＯＳＦＥＴＭ２には、電流ミラー形態にされた２つのＮ
チャンネルＭＯＳＦＥＴＭ３とＭ８が設けられる。ＭＯ
ＳＦＥＴＭ３にはＰチャンネルＭＯＳＦＥＴＭ４とＭ５
からなる電流ミラー回路が設けられる。ＭＯＳＦＥＴＭ
８に流れる吸い込み電流を２ｉに対して、その半分の電
流値にされた押し出し電流ｉを形成するために、上記Ｍ
ＯＳＦＥＴＭ３とＭ８のサイズ比を１：２として、ＭＯ
ＳＦＥＴＭ４とＭ５のサイズ比を等しくするか、あるい
はＭＯＳＦＥＴＭ３とＭ８のサイズ比を等しくして、Ｍ
ＯＳＦＥＴＭ４とＭ５のサイズ比を２：１する。このよ
うにして、ＭＯＳＦＥＴＭ５から上記半分の電流値にさ
れた押し出し電流ｉが形成される。A reference current is formed in the P-channel MOSFET M1 by applying a circuit ground voltage to its gate. This reference current is supplied to the N-channel MOSFET M2 in the form of a diode. This M
OSFET M2 has two Ns in current mirror form.
Channel MOSFETs M3 and M8 are provided. MO
SFET M3 has P-channel MOSFETs M4 and M5
Is provided. MOSFETM
In order to form the pushing current i which is half the current value of the sink current flowing in 8 to 2i, the above M
The size ratio of OSFET M3 and M8 is 1: 2, and MO
Either make the size ratio of SFET M4 and M5 equal, or make the size ratio of MOSFET M3 and M8 equal and
The size ratio of the OSFETs M4 and M5 is set to 2: 1. In this way, the push-out current i having a half current value is formed from the MOSFET M5.

【０００８】上記ＭＯＳＦＥＴＭ５により形成された電
流ｉはダイオード接続されたＰチャンネルＭＯＳＦＥＴ
Ｍ６を介して上記ＭＯＳＦＥＴＭ８に流れるようにＭＯ
ＳＦＥＴＭ５、Ｍ６及びＭ８が直列接続される。上記Ｍ
ＯＳＦＥＴＭ６とＭ８の接続点には、上記ＭＯＳＦＥＴ
Ｍ６に比べてしきい値電圧が高くされたダイオード形態
のＰチャンネルＭＯＳＦＥＴＭ７が接続される。このＰ
チャンネルＭＯＳＦＥＴＭ７は、そのチャンネル領域表
面にイオン打ち込み技術により、チャンネル領域と同一
導電型であるＮ型が導入されることよって、チャンネル
領域表面の不純物濃度が高くされる。これにより、ＭＯ
ＳＦＥＴＭ７のしきい値電圧はＭＯＳＦＥＴＭ６に比べ
て高く設定される。この場合、ＰチャンネルＭＯＳＦＥ
ＴＭ７は、ＰチャンネルＭＯＳＦＥＴＭ６と同様に形成
されるＰチャンネルＭＯＳＦＥＴを基礎にして上記イオ
ン打ち込み技術によりチャンネル表面の不純物濃度を高
くするものであるため、そのしきい値電圧の差は上記プ
ロセスバラツキ分が相殺れてイオン打ち込み量に対応し
た比較的安定したものとすることができる。特に制限さ
れないが、ＭＯＳＦＥＴＭ６のしきい値電圧は約０．３
〜０．４Ｖのように小さく形成され、ＭＯＳＦＥＴＭ７
のしきい値電圧は約１．４Ｖ程度の大きな電圧に設定さ
れる。The current i formed by the MOSFET M5 is a diode-connected P-channel MOSFET.
MO so as to flow to the MOSFET M8 via M6
The SFETs M5, M6 and M8 are connected in series. M above
At the connection point between the OSFETs M6 and M8, the MOSFET
A diode-type P-channel MOSFET M7 having a threshold voltage higher than that of M6 is connected. This P
The channel MOSFET M7 has an impurity concentration increased on the surface of the channel region by introducing N-type which is the same conductivity type as the channel region into the surface of the channel region by an ion implantation technique. This makes MO
The threshold voltage of SFET M7 is set higher than that of MOSFET M6. In this case, P channel MOSFE
The TM7 increases the impurity concentration on the channel surface by the ion implantation technique based on a P-channel MOSFET formed similarly to the P-channel MOSFET M6. Therefore, the difference in the threshold voltage is caused by the process variation. It is possible to cancel out each other and make it relatively stable corresponding to the ion implantation amount. Although not particularly limited, the threshold voltage of MOSFET M6 is about 0.3.
Formed as small as ~ 0.4V, MOSFET M7
The threshold voltage is set to a large voltage of about 1.4V.

【０００９】上記のようにＭＯＳＦＥＴＭ６とＭ８の接
続点にＭＯＳＦＥＴＭ７を設けることにより、ＭＯＳＦ
ＥＴＭ７にはＭＯＳＦＥＴＭ８に流れる電流からＭＯＳ
ＦＥＴＭ６に流れる電流を差し引いた差電流ｉが流れる
ようにされる。上記のようにＭＯＳＦＥＴＭ６には電流
ｉが、ＭＯＳＦＥＴＭ８には電流２ｉが流れるようにさ
れることに応じてＭＯＳＦＥＴＭ７にもＭＯＳＦＥＴＭ
６と同様な電流ｉが流れるようにされる。このように、
ＭＯＳＦＥＴＭ６とＭ７に同じ電流ｉを流すようにする
ことによって、ダイオード形成にされたＭＯＳＦＥＴＭ
６のドレイン側のノードＮ４の電位は、上記２つのＭＯ
ＳＦＥＴＭ６のしきい値電圧Ｖth6 とＭ７のしきい値電
圧Ｖth7 の差電圧( Ｖth7 −Ｖth6 ) に対応した定電圧
とすることができる。上記ＭＯＳＦＥＴＭ７のソースを
電源電圧ＶＣＣに接続した場合には、ノードＮ４の電圧
はＶＣＣ−( Ｖth7 −Ｖth6 ) となる。By providing the MOSFET M7 at the connection point between the MOSFETs M6 and M8 as described above, the MOSF
The ETM7 has a MOS from the current flowing in the MOSFET M8.
The difference current i obtained by subtracting the current flowing through the FET M6 is made to flow. As described above, the current i is allowed to flow through the MOSFET M6 and the current 2i is allowed to flow through the MOSFET M8.
A current i similar to 6 is made to flow. in this way,
By making the same current i flow in the MOSFETs M6 and M7, the diode-formed MOSFET M is formed.
The potential of the node N4 on the drain side of 6 is
It may be a constant voltage corresponding to the difference voltage (Vth7-Vth6) between the threshold voltage Vth6 of the SFET M6 and the threshold voltage Vth7 of M7. When the source of the MOSFET M7 is connected to the power supply voltage VCC, the voltage of the node N4 becomes VCC- (Vth7-Vth6).

【００１０】この定電圧は、ソースが上記電源電圧ＶＣ
Ｃに接続されたＰチャンネルＭＯＳＦＥＴＭ９のゲート
に供給される。これにより、ＭＯＳＦＥＴＭ９のソース
からは定電流ｉｒが流れるようにされる。この定電流ｉ
ｒは、上記ＭＯＳＦＥＴＭ９と同一構造にされ、ダイオ
ード接続形態にされた直列ＭＯＳＦＥＴＭ１０〜Ｍ１２
に流すようにされる。すなわち、ＭＯＳＦＥＴＭ１０〜
Ｍ１２は、ＭＯＳＦＥＴＭ９と同一導電型のＰチャンネ
ルＭＯＳＦＥＴからなり、そのサイズが等しく形成され
る。このように同一構造のＭＯＳＦＥＴＭ１０〜Ｍ１２
には、ＭＯＳＦＥＴＭ９と同じ定電流ｉｒが流れるよう
にされることに応じて、それぞれソースとゲート間電圧
は、上記ＭＯＳＦＥＴＭ９のソース，ゲート間電圧、言
い換えるならば、上記定電圧( Ｖth7 −Ｖth6 ) と等し
くなる。そして、ＭＯＳＦＥＴＭ１２のドレイン側を回
路の接地電位点に接続することによって、ＭＯＳＦＥＴ
Ｍ１０のソース側からは、３( Ｖth7 −Ｖth6 ) からな
る基準電圧ＶＲＥＦを形成することができる。この出力
端子と回路の接地電位点との間には、電源リップル等を
除去する等のためにキャパシタＣが設けられる。前記の
ようにＭＯＳＦＥＴＭ６のしきい値電圧を約０．３〜
０．４Ｖのように小さく形成し、ＭＯＳＦＥＴＭ７のし
きい値電圧は約１．４Ｖ程度の大きな電圧に形成する
と、約３Ｖのような基準電圧ＶＲＥＦを得ることができ
る。この基準電圧ＶＲＥＦは、電源電圧ＶＣＣの変動の
影響を受けない安定した定電圧となる。なお、電源電圧
ＶＣＣが基準電圧ＶＲＥＦ以下にまで低下すると、ＭＯ
ＳＦＥＴＭ１０〜Ｍ１２は動作電圧不足によりオフ状態
になる。これに対してＭＯＳＦＥＴＭ９はノードＮ４の
定電圧により定電流ｉｒを形成する動作を行うから、実
質的に飽和状になって基準電圧ＶＲＥＦは電源電圧ＶＣ
Ｃに追従して変化する電圧となる。The source of this constant voltage is the above-mentioned power supply voltage VC.
It is supplied to the gate of a P-channel MOSFET M9 connected to C. As a result, the constant current ir is made to flow from the source of the MOSFET M9. This constant current i
r is the same structure as the MOSFET M9 and is a diode-connected series MOSFET M10 to M12.
It is made to flow to. That is, MOSFETM10
The M12 is a P-channel MOSFET of the same conductivity type as the MOSFET M9, and is formed to have the same size. Thus, MOSFETs M10 to M12 having the same structure
In accordance with the constant current ir that is the same as that of the MOSFET M9, the source-gate voltage is the source-gate voltage of the MOSFET M9, in other words, the constant voltage (Vth7-Vth6). Will be equal. Then, by connecting the drain side of the MOSFET M12 to the ground potential point of the circuit,
A reference voltage VREF of 3 (Vth7-Vth6) can be formed from the source side of M10. A capacitor C is provided between the output terminal and the ground potential point of the circuit for removing power supply ripples and the like. As described above, the threshold voltage of the MOSFET M6 is about 0.3 to
If it is formed as small as 0.4V and the threshold voltage of the MOSFET M7 is set as large as about 1.4V, the reference voltage VREF such as about 3V can be obtained. The reference voltage VREF becomes a stable constant voltage that is not affected by the fluctuation of the power supply voltage VCC. If the power supply voltage VCC drops below the reference voltage VREF, the MO
The SFETs M10 to M12 are turned off due to insufficient operating voltage. On the other hand, since the MOSFET M9 operates to form the constant current ir by the constant voltage of the node N4, it becomes substantially saturated and the reference voltage VREF becomes the power supply voltage VC.
The voltage changes following C.

【００１１】図２には、上記基準電圧を用いた内部降圧
回路の一実施例の回路図が示されている。同図の回路素
子に付された回路記号が前記図１のものと重複している
が、それぞれは別個の回路記号を持つものであると理解
されたい。上記基準電圧発生回路により形成された出力
基準電圧ＶＲＥＦは、それ自体では電流供給能力を持た
ない。そこで、次のようなボルテージフォロワ回路を用
いて電力増幅動作を行わせる、言い換えるならば、電圧
源として動作させるように低インピーダンスに変換させ
るものである。ＰチャンネルＭＯＳＦＥＴＭ１は、その
ゲートに回路の接地電位が供給されることよって前記同
様に基準となる電流を発生させる。この電流はダイオー
ド形態のＮチャンネルＭＯＳＦＥＴＭ２に供給され、こ
のＭＯＳＦＥＴＭ２の共通化されたゲートとドレインの
ノードＮ１には、電流源を構成するＮチャンネルＭＯＳ
ＦＥＴＭ７、Ｍ９及びＭ１２が電流ミラー形態に接続さ
れる。FIG. 2 shows a circuit diagram of an embodiment of the internal voltage down converting circuit using the reference voltage. Although the circuit symbols given to the circuit elements in the figure overlap with those in FIG. 1, it should be understood that each has a separate circuit symbol. The output reference voltage VREF formed by the reference voltage generating circuit does not have a current supply capability by itself. Therefore, the following voltage follower circuit is used to perform the power amplification operation, in other words, to convert it into a low impedance so as to operate as a voltage source. The ground potential of the circuit is supplied to the gate of the P-channel MOSFET M1 to generate a reference current as described above. This current is supplied to a diode-type N-channel MOSFET M2, and a node N1 of the common gate and drain of the MOSFET M2 has an N-channel MOS constituting a current source.
FETs M7, M9 and M12 are connected in a current mirror configuration.

【００１２】電流源としてのＭＯＳＦＥＴＭ７は、次の
差動回路にバイアス電流を流す。ＮチャンネルＭＯＳＦ
ＥＴＭ５とＭ６は差動形態に接続され、その共通化され
たソースに上記電流源ＭＯＳＦＥＴＭ７が設けられる。
差動ＭＯＳＦＥＴＭ５とＭ６のドレインには、電流ミラ
ー形態にされたＰチャンネルＭＯＳＦＥＴＭ３とＭ４が
負荷として設けられる。上記差動ＭＯＳＦＥＴＭ５のゲ
ートには、入力電圧として基準電圧ＶＲＥＦが供給され
る。ＭＯＳＦＥＴＭ６のドレインから得られる出力電圧
は、反転増幅回路を構成するＰチャンネルＭＯＳＦＥＴ
Ｍ８のゲートに供給される。このＭＯＳＦＥＴＭ８のド
レインには、負荷として電流源ＭＯＳＦＥＴＭ９が設け
られる。上記反転増幅回路を出力信号はＰチャンネルＭ
ＯＳＦＥＴＭ１０とＮチャンネルＭＯＳＦＥＴＭ１１か
らなるＣＭＯＳインバータ回路を介して出力電圧ＶＣＬ
として出力され、他方において差動ＭＯＳＦＥＴＭ６の
ゲートに帰還されることよりボルテージフォロワ回路が
構成される。差動増幅出力回路は基準電圧ＶＲＥＦと出
力電圧ＶＣＬとが等しくなるように帰還ループが作用
し、基準電圧ＶＲＥＦに対応した出力電圧ＶＣＬを形成
する。The MOSFET M7 as a current source supplies a bias current to the next differential circuit. N-channel MOSF
The ETMs 5 and M6 are connected in a differential form, and the current source MOSFET M7 is provided at a common source thereof.
The drains of the differential MOSFETs M5 and M6 are provided with P-channel MOSFETs M3 and M4 in a current mirror form as loads. A reference voltage VREF is supplied as an input voltage to the gate of the differential MOSFET M5. The output voltage obtained from the drain of the MOSFET M6 is a P-channel MOSFET that constitutes an inverting amplifier circuit.
It is supplied to the gate of M8. A current source MOSFET M9 is provided as a load at the drain of the MOSFET M8. The output signal from the inverting amplifier circuit is P channel M
Output voltage VCL via a CMOS inverter circuit composed of OSFET M10 and N-channel MOSFET M11
Is output and is fed back to the gate of the differential MOSFET M6 to form a voltage follower circuit. In the differential amplification output circuit, the feedback loop acts so that the reference voltage VREF and the output voltage VCL are equal to each other, and the output voltage VCL corresponding to the reference voltage VREF is formed.

【００１３】なお、上記ＮチャンネルＭＯＳＦＥＴを用
いて高しきい値電圧を持つＭＯＳＦＥＴと通常のしきい
値電圧を持つものとの差電圧を回路の接地電位を基準に
して形成し、それを直流増幅回路により増幅させて所望
の出力電圧を得ることも考えられる。しかし、このよう
な増幅回路を用いる場合には、低消費電流化のためには
利得を設定する帰還抵抗の抵抗値を数メガオームのよう
に大きく設定することが必要となり、これをポリシリコ
ン層で形成するならば、寄生容量が増大して増幅回路に
おいて発振が生じる虞れがある。また、この増幅回路の
オープン利得が電源電圧ＶＣＣの変動に応じて変動し、
広範囲の動作電圧ＶＣＣのともで発振抑制をすることは
極めて困難となる。これに対して、前記実施例のような
基準電圧発生回路においては、直接必要な電圧を得るも
のである。したがって、この基準電圧ＶＲＥＦは、上記
実施例のように単にボルテージフォロワ回路を通して出
力するだけでよいので、上述のような発振の虞れは生じ
なくできる。The N-channel MOSFET is used to form a difference voltage between a MOSFET having a high threshold voltage and a MOSFET having a normal threshold voltage with reference to the ground potential of the circuit, and the DC voltage is amplified. It is also conceivable to obtain a desired output voltage by amplifying with a circuit. However, when using such an amplifier circuit, in order to reduce the current consumption, it is necessary to set the resistance value of the feedback resistor that sets the gain to a large value such as several megohms. If formed, the parasitic capacitance may increase and oscillation may occur in the amplifier circuit. In addition, the open gain of this amplifier circuit changes according to the change of the power supply voltage VCC,
It is extremely difficult to suppress oscillation with a wide range of operating voltage VCC. On the other hand, in the reference voltage generating circuit as in the above embodiment, the required voltage is directly obtained. Therefore, since the reference voltage VREF need only be output through the voltage follower circuit as in the above-described embodiment, the above-described fear of oscillation can be eliminated.

【００１４】図３には、上記基準電圧を用いた内部降圧
回路の他の一実施例の回路図が示されている。同図の回
路素子に付された回路記号が前記図１や図２のものと重
複しているが、それぞれは別個の回路記号を持つもので
あると理解されたい。図２の実施例回路においては、電
源電圧ＶＣＣが降圧電圧ＶＣＬ付近にまで低下した場
合、電流供給能力が不足してしまうという問題がある。
このため、動作電圧範囲が狭くなってしまい、バッテリ
ーバックアップ動作を降圧電圧ＶＣＬとほゞ同じかそれ
より低い電池電圧により行うことができなくなってしま
う。そこで、この実施例では、電源電圧ＶＣＣが降圧電
圧ＶＣＬ付近かそれ以下にまで低下した場合でも十分な
電流供給能力を持たせるようにするため次のような回路
が付加される。FIG. 3 shows a circuit diagram of another embodiment of the internal voltage down converting circuit using the reference voltage. Although the circuit symbols given to the circuit elements in the figure overlap with those in FIGS. 1 and 2, it should be understood that each has a different circuit symbol. In the embodiment circuit of FIG. 2, there is a problem that the current supply capability becomes insufficient when the power supply voltage VCC drops to around the step-down voltage VCL.
As a result, the operating voltage range becomes narrow, and it becomes impossible to perform the battery backup operation with the battery voltage that is approximately the same as or lower than the step-down voltage VCL. Therefore, in this embodiment, the following circuit is added in order to provide a sufficient current supply capability even when the power supply voltage VCC drops to around the step-down voltage VCL or lower.

【００１５】同図において、ＭＯＳＦＥＴＭ１〜Ｍ１２
は前記図２の回路と同様に、ＰチャンネルＭＯＳＦＥＴ
Ｍ１は、そのゲートに回路の接地電位が供給されること
よって前記同様に基準となる電流を発生させる。この電
流はダイオード形態のＮチャンネルＭＯＳＦＥＴＭ２に
供給され、このＭＯＳＦＥＴＭ２の共通化されたゲート
とドレインのノードＮ１には、電流源を構成するＮチャ
ンネルＭＯＳＦＥＴＭ７、Ｍ９及びＭ１２が電流ミラー
形態に接続される。電流源としてのＭＯＳＦＥＴＭ７
は、差動形態にされたＮチャンネルＭＯＳＦＥＴＭ５と
Ｍ６の共通化されたソースにバイアス電流を流す。差動
ＭＯＳＦＥＴＭ５とＭ６のドレインには、電流ミラー形
態にされたＰチャンネルＭＯＳＦＥＴＭ３とＭ４が負荷
として設けられる。上記差動ＭＯＳＦＥＴＭ５のゲート
には、入力電圧として基準電圧ＶＲＥＦが供給される。
ＭＯＳＦＥＴＭ６のドレインから得られる出力電圧は、
反転増幅回路を構成するＰチャンネルＭＯＳＦＥＴＭ１
４のゲートに供給される。このＭＯＳＦＥＴＭ１４のド
レインには、差動形態にされたＭＯＳＦＥＴＭ１６を介
して負荷として電流源ＭＯＳＦＥＴＭ９が設けられる。
上記反転増幅回路を出力信号はＰチャンネルＭＯＳＦＥ
ＴＭ１０とＮチャンネルＭＯＳＦＥＴＭ１１からなるＣ
ＭＯＳインバータ回路を介して出力電圧ＶＣＬとして出
力され、他方において差動ＭＯＳＦＥＴＭ６のゲートに
帰還されることよりボルテージフォロワ回路が構成され
る。ＣＭＯＳインバータ回路には上記電流源ＭＯＳＦＥ
ＴＭ１２によりバイアス電流が流れるようにされる。こ
の実施例では、上記新たに設けられた差動ＭＯＳＦＥＴ
Ｍ１６と対をなす差動ＭＯＳＦＥＴＭ１５にはダミーの
ＰチャンネルＭＯＳＦＥＴＭ１３が設けられる。上記差
動ＭＯＳＦＥＴＭ１５のゲートには出力電圧ＶＣＬが供
給され、差動ＭＯＳＦＥＴＭ１６のゲートには基準電圧
ＶＲＥＦが供給される。In the figure, MOSFETs M1 to M12
Is a P-channel MOSFET similar to the circuit of FIG.
The ground potential of the circuit is supplied to the gate of the M1 to generate a reference current as in the above. This current is supplied to an N-channel MOSFET M2 in the form of a diode, and N-channel MOSFETs M7, M9 and M12 forming a current source are connected in a current mirror form to a common gate and drain node N1 of the MOSFET M2. MOSFET M7 as current source
Applies a bias current to the common sources of the differential N-channel MOSFETs M5 and M6. The drains of the differential MOSFETs M5 and M6 are provided with P-channel MOSFETs M3 and M4 in a current mirror form as loads. A reference voltage VREF is supplied as an input voltage to the gate of the differential MOSFET M5.
The output voltage obtained from the drain of MOSFET M6 is
P-channel MOSFET M1 forming an inverting amplifier circuit
4 gates. A current source MOSFET M9 is provided as a load at the drain of the MOSFET M14 via the differential MOSFET M16.
The output signal from the inverting amplifier circuit is P channel MOSFE.
C consisting of TM10 and N-channel MOSFET M11
The voltage follower circuit is configured by being output as the output voltage VCL via the MOS inverter circuit and being fed back to the gate of the differential MOSFET M6 on the other side. The CMOS inverter circuit has the above current source MOSFE.
A bias current is made to flow by TM12. In this embodiment, the newly provided differential MOSFET is
A dummy P-channel MOSFET M13 is provided in the differential MOSFET M15 paired with M16. The output voltage VCL is supplied to the gate of the differential MOSFET M15, and the reference voltage VREF is supplied to the gate of the differential MOSFET M16.

【００１６】電源電圧ＶＣＣが出力電圧ＶＣＬに対して
十分大きいときには、差動ＭＯＳＦＥＴＭ５，Ｍ６の共
通化されたソースのノードＮ３と、ドレインのノードＮ
２及びＮ４には所定の電位差が生じている。このこと
は、同様な差動ＭＯＳＦＥＴＭ１５，Ｍ１６のソースと
ドレインとの電位関係においても同様である。それ故、
図３の内部降圧回路は、図４に示した等価回路のように
動作している。厳密には、差動ＭＯＳＦＥＴＭ１５とＭ
１６によって電流源ＭＯＳＦＥＴＭ９により形成された
バイアス電流が半分ずつ分流されるから、増幅ＭＯＳＦ
ＥＴＭ１４には電流源ＭＯＳＦＥＴＭ９により形成され
たバイアス電流の半分の電流が流れるものである。図４
の回路は、前記図２の回路と実質的には同様であり、同
様なインピーダンス変換動作とともに基準電圧ＶＲＥＦ
に従って電源電圧ＶＣＣを降圧させるという降圧動作を
行うものである。When the power supply voltage VCC is sufficiently higher than the output voltage VCL, the common source node N3 and the drain node N of the differential MOSFETs M5 and M6 are used.
There is a predetermined potential difference between 2 and N4. This also applies to the potential relationship between the sources and drains of the similar differential MOSFETs M15 and M16. Therefore,
The internal step-down circuit in FIG. 3 operates like the equivalent circuit shown in FIG. Strictly speaking, the differential MOSFETs M15 and M
Since the bias current generated by the current source MOSFET M9 is shunted by half by 16, the amplification MOSF
A half of the bias current formed by the current source MOSFET M9 flows through the ETM14. Figure 4
2 is substantially the same as the circuit of FIG. 2 and has the same impedance conversion operation as the reference voltage VREF.
In accordance with the above, the step-down operation of stepping down the power supply voltage VCC is performed.

【００１７】電源電圧ＶＣＣが出力電圧ＶＣＬと同じか
それ以下に低下すると、差動ＭＯＳＦＥＴＭ５，Ｍ６が
電源電圧ＶＣＣの低下に伴い飽和領域で動作することと
なり、共通化されたソース側のノードＮ３と、ドレイン
側のノードＮ２及びＮ４の電位はほゞ等しい電位にされ
る。このことは、同様な差動ＭＯＳＦＥＴＭ１５，Ｍ１
６のソースとドレインとの電位関係においても同様であ
る。それ故、図３の内部降圧回路は、図５に示した等価
回路のように動作することとなる。すなわち、差動ＭＯ
ＳＦＥＴＭ５とＭ６のソースとドレインとが短絡された
状態となり、電流源ＭＯＳＦＥＴＭ７のバイアス電流が
並列形態にされたＭＯＳＦＥＴＭ３とＭ４からなるＭＯ
ＳＦＥＴＭ３４に流れることなる。同様に、差動ＭＯＳ
ＦＥＴＭ１５と１Ｍ６のソースとドレインとが短絡され
た状態となり、電流源ＭＯＳＦＥＴＭ９のバイアス電流
が並列形態にされたＭＯＳＦＥＴＭ１３とＭ１４からな
るＭＯＳＦＥＴＭ１３４に流れることなる。ここで、Ｍ
ＯＳＦＥＴＭ７とＭ９を同じサイズに形成して同様なバ
イアス電流を流すようにし、等価ＭＯＳＦＥＴＭ３４の
コンダクタンスを等価ＭＯＳＦＥＴＭ１３４のコンダク
タンスに対して十分大きい比に設定すると、ノードＮ４
はハイレベルにノードＮ５はロウレベルにされる。これ
により、Ｐチャンネル出力ＭＯＳＦＥＴＭ１０は、ノー
ドＮ５が回路の接地電位のようなロウレベルにされるこ
とに応じて、最大のコンダクタンスを持つようにされ、
電源電圧ＶＣＣに従って大きな電流供給能力を持つ出力
電圧ＶＣＬを形成するものとなる。なお、ノードＮ５の
ロウレベルに応じてＮチャンネルＭＯＳＦＥＴＭ１１は
実質的にオフ状態になり、出力ＭＯＳＦＥＴＭ１０はオ
ープンドレイン形式の出力ＭＯＳＦＥＴとして動作す
る。When the power supply voltage VCC is equal to or lower than the output voltage VCL, the differential MOSFETs M5 and M6 operate in the saturation region as the power supply voltage VCC is lowered, and the common source side node N3 is connected. , The potentials of the drain side nodes N2 and N4 are made approximately equal. This means that similar differential MOSFETs M15 and M1
The same applies to the potential relationship between the source and drain of No. 6. Therefore, the internal step-down circuit in FIG. 3 operates like the equivalent circuit shown in FIG. That is, differential MO
The source and the drain of the SFETs M5 and M6 are short-circuited, and the bias current of the current source MOSFET M7 is in a parallel form.
It will flow to SFET M34. Similarly, differential MOS
The sources and drains of the FETs M15 and 1M6 are short-circuited, and the bias current of the current source MOSFET M9 flows to the MOSFET M134 composed of the MOSFETs M13 and M14 arranged in parallel. Where M
If the OSFETs M7 and M9 are formed to have the same size so that the same bias current flows and the conductance of the equivalent MOSFET M34 is set to a sufficiently large ratio with respect to the conductance of the equivalent MOSFET M134, the node N4
Is set to the high level and the node N5 is set to the low level. As a result, the P-channel output MOSFET M10 has the maximum conductance in response to the node N5 being brought to a low level such as the ground potential of the circuit,
The output voltage VCL having a large current supply capability is formed according to the power supply voltage VCC. The N-channel MOSFET M11 is practically turned off according to the low level of the node N5, and the output MOSFET M10 operates as an open drain type output MOSFET.

【００１８】図６には、上記図３に示した内部降圧回路
の動作を説明するための動作特性図が示されている。電
源電圧ＶＣＣが同図に破線で示すように出力電圧ＶＣＬ
や基準電圧ＶＲＥＦに対して十分高いレベルのときに
は、出力電圧ＶＣＬはそれに無関係に一定の電圧とな
る。これに対して、電源電圧ＶＣＣが出力電圧ＶＣＬに
一致し、それ以下に低下すると、ノードＮ５の電位が急
激にロウレベルに低下して、Ｐチャンネル出力ＭＯＳＦ
ＥＴＭ１０を最大コンダクタンスのもとにオン状態にし
て電流供給を行う。これにより、出力電圧ＶＣＬは電源
電圧ＶＣＣに追従して低下するものとなる。すなわち、
前記基準電圧ＶＲＥＦにより設定された降圧電圧以下に
なると、自動的に降圧動作を停止して外部から供給され
た電源電圧ＶＣＣをそのまま内部回路に伝えるものとな
る。これにより、通常動作状態では、約５Ｖのような電
源電圧ＶＣＣにより動作させ、システム電源が遮断され
た場合のようなスタンバイモードに入ったときに上記約
３Ｖのような降圧電圧以下の約１．５Ｖ程度の電池電圧
を用いてもバックアップさせることができる。FIG. 6 shows an operation characteristic diagram for explaining the operation of the internal voltage down converting circuit shown in FIG. The power supply voltage VCC is the output voltage VCL as shown by the broken line in the figure.
When the level is sufficiently higher than the reference voltage VREF or the reference voltage VREF, the output voltage VCL becomes a constant voltage regardless of the level. On the other hand, when the power supply voltage VCC coincides with the output voltage VCL and drops below the output voltage VCL, the potential of the node N5 drops sharply to the low level, and the P-channel output MOSF
The ETM 10 is turned on under the maximum conductance to supply current. As a result, the output voltage VCL decreases following the power supply voltage VCC. That is,
When the voltage drops below the step-down voltage set by the reference voltage VREF, the step-down operation is automatically stopped and the power supply voltage VCC supplied from the outside is directly transmitted to the internal circuit. As a result, in the normal operation state, the operation is performed by the power supply voltage VCC of about 5V, and when the system enters the standby mode such as when the system power is cut off, the voltage drop voltage of about 1. It can be backed up by using a battery voltage of about 5V.

【００１９】図７ないし図９には、この発明が適用され
た擬似スタティック型ＲＡＭの一実施例の回路図が示さ
れている。図７にはメモリアレイとロウ系の選択回路の
回路図が示され、図８にはセンスアンプ、カラム系選択
回路の回路図が示され、図９には制御系と電源系のブロ
ック図が示されている。以下、ＭＯＳＦＥＴに付された
回路記号は、前記図１〜図５のものと区別するためにＱ
を用いてる。集積回路の構造は、大まかに説明すると次
のようになる。単結晶Ｐ型シリコンからなり、かつＮ型
ウエル領域が形成された半導体基板の表面部分のうち、
活性領域とされた表面部分以外、言い換えると半導体配
線領域、キャパシタ形成領域、及びＮチャンネル及びＰ
チャンネルＭＯＳＦＥＴのソース、ドレイン及びチャン
ネル形成領域（ゲート形成領域）とされた表面部分以外
には、公知の選択酸化法によって形成された比較的厚い
厚さのフィールド絶縁膜が形成されている。キャパシタ
形成領域は、特に制限されないが、キャパシタ形成領域
上には、比較的薄い厚さの絶縁膜（酸化膜）を介して１
層目ポリシリコン層が形成されている。１層目ポリシリ
コン層は、フィールド絶縁膜上まで延長されている。１
層目ポリシリコン層の表面には、それ自体の熱酸化によ
って形成された薄い酸化膜が形成されている。キャパシ
タ形成領域における半導体基板表面には、イオン打ち込
み法によるＮ型領域が形成されること、又は所定の電圧
が供給されることによってチャンネルが形成される。こ
れによって、１層目ポリシリコン層、薄い絶縁膜及びチ
ャンネル領域からなるキャパシタが形成される。フィー
ルド酸化膜上の１層目ポリシリコン層は、１種の配線と
みなされる。チャンネル形成領域上には、薄いゲート酸
化膜を介してゲート電極とするための２層目ポリシリコ
ン層が形成されている。この２層目ポリシリコン層は、
フィールド絶縁膜上及び１層目ポリシリコン層上に延長
される。特に制限されないが、後で説明するメモリアレ
イにおけるワード線は、２層目ポリシリコン層から構成
される。フィールド絶縁膜、１層目及び２層目ポリシリ
コン層によって覆われていない活性領域表面には、それ
らを不純物導入マスクとして使用する公知の不純物導入
技術によってソース、ドレイン及び半導体配線領域が形
成されてる。１層目及び２層目ポリシリコン層上を含む
半導体基板表面に比較的厚い厚さの層間絶縁膜が形成さ
れ、この層間絶縁膜上には、アルミニュウムからなるよ
うな導体層が形成されている。導体層は、その下の絶縁
膜に設けられたコンタクト孔を介してポリシリコン層、
半導体領域に電気的に結合される。後で説明するメモリ
アレイにおける相補データ線は、特に制限されないが、
この層間絶縁膜上に延長された導体層から構成される。
層間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフオスフオシリケートガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。7 to 9 are circuit diagrams showing an embodiment of a pseudo static RAM to which the present invention is applied. FIG. 7 shows a circuit diagram of the memory array and row system selection circuit, FIG. 8 shows a circuit diagram of the sense amplifier and column system selection circuit, and FIG. 9 shows a block diagram of the control system and the power supply system. It is shown. In the following, the circuit symbol attached to the MOSFET is Q in order to distinguish it from those in FIGS.
Is using. The structure of the integrated circuit is roughly described as follows. Of the surface portion of the semiconductor substrate made of single crystal P-type silicon and having the N-type well region formed therein,
Other than the surface portion which is the active region, in other words, the semiconductor wiring region, the capacitor forming region, the N channel and the P
A relatively thick field insulating film formed by a known selective oxidation method is formed on the source and drain of the channel MOSFET and a surface portion which is a channel forming region (gate forming region). The capacitor formation region is not particularly limited, but is formed on the capacitor formation region via an insulating film (oxide film) having a relatively thin thickness.
A second polysilicon layer is formed. The first polysilicon layer extends to above the field insulating film. 1
A thin oxide film formed by thermal oxidation of itself is formed on the surface of the second polysilicon layer. A channel is formed on the surface of the semiconductor substrate in the capacitor formation region by forming an N-type region by an ion implantation method or by supplying a predetermined voltage. As a result, a capacitor composed of the first polysilicon layer, the thin insulating film and the channel region is formed. The first polysilicon layer on the field oxide film is regarded as one kind of wiring. A second polysilicon layer for forming a gate electrode is formed on the channel formation region via a thin gate oxide film. This second polysilicon layer is
It extends over the field insulating film and the first polysilicon layer. Although not particularly limited, the word line in the memory array described later is composed of the second polysilicon layer. Source, drain and semiconductor wiring regions are formed on the surface of the active region which is not covered with the field insulating film, the first and second polysilicon layers, by a known impurity introduction technique using them as an impurity introduction mask. . A relatively thick interlayer insulating film is formed on the surface of the semiconductor substrate including the first and second polysilicon layers, and a conductor layer made of aluminum is formed on the interlayer insulating film. . The conductor layer is a polysilicon layer through a contact hole provided in the insulating film thereunder,
Electrically coupled to the semiconductor region. The complementary data lines in the memory array described later are not particularly limited,
It is composed of a conductor layer extended on the interlayer insulating film.
The surface of the semiconductor substrate including the interlayer insulating film and the conductor layer is covered with a final passivation film composed of a silicon nitride film and a phosphine silicate glass film.

【００２０】図７において、例示的に示されたメモリア
レイＭＡＲＹは、特に制限されないが、２交点（折り返
しビット線）方式とされる。同図には、その一対の行が
代表として例示的に示されている。一対の平行に配置さ
れた相補データ線（ビット線又はディジット線）Ｄ０，
Ｄ０に、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用
キャパシタＣｓとで構成された複数のメモリセルのそれ
ぞれの入出力ノードが同図に示すように所定の規則性を
もって配分されて結合されている。Although not particularly limited, the memory array MARY illustrated in FIG. 7 is of a two-intersection (folded bit line) system. In the figure, the pair of rows is exemplarily shown as a representative. A pair of complementary data lines (bit line or digit line) D0 arranged in parallel,
Input / output nodes of a plurality of memory cells each composed of an address selection MOSFET Qm and an information storage capacitor Cs are distributed and coupled to D 0 with a predetermined regularity as shown in FIG.

【００２１】図８において、プリチャージ回路ＰＣは、
代表として示されたＭＯＳＦＥＴＱ５のように、相補デ
ータ線Ｄ０，Ｄ０間に設けられたスイッチＭＯＳＦＥＴ
により構成される。ＭＯＳＦＥＴＱ５は、そのゲートに
チップ非選択状態に発生されるプリチャージ信号ｐｃが
供給されることによって、チップ非選択状態のとき又は
メモリセルが選択状態にされる前にオン状態にされる。
これにより、前の動作サイクルにおいて、後述するセン
スアンプＳＡの増幅動作による相補データ線Ｄ０，Ｄ０
のハイレベルとロウレベルを短絡して、相補データ線Ｄ
０，Ｄ０を約ＶＣＬ／２（ＨＶＣ）のプリチャージ電圧
とする。特に制限されないが、チップが比較的長い時間
非選択状態に置かれる場合、上記プリチャージレベル
は、リーク電流等によって低下する。そこで、この実施
例では、スイッチＭＯＳＦＥＴＱ４５及びＱ４６を設け
て、ハーフプリチャージ電圧ＨＶＣを供給するようにす
る。このハーフプリチャージ電圧ＨＶＣを形成する電圧
発生回路は、その具体的回路は図示しないが、上記リー
ク電流等を補うよう比較的小さな電流供給能力しか持た
ないようにされる。これによって、消費電力が増大する
のを抑えている。In FIG. 8, the precharge circuit PC is
As in the MOSFETQ5 shown as a representative, the switch MOSFET provided between the complementary data lines D0, D 0
It is composed of The MOSFET Q5 is turned on in the chip non-selected state or before the memory cell is selected by supplying the gate with the precharge signal pc generated in the chip non-selected state.
Thus, in the previous operation cycle, the complementary data lines due to the amplification operation of the sense amplifier SA to be described later D0, D 0
Of the complementary data line D by shorting the high level and the low level of
0 and D 0 are precharge voltages of about VCL / 2 (HVC). Although not particularly limited, when the chip is left in a non-selected state for a relatively long time, the precharge level is lowered due to a leak current or the like. Therefore, in this embodiment, the switch MOSFETs Q45 and Q46 are provided to supply the half precharge voltage HVC. The voltage generating circuit for forming the half precharge voltage HVC has a relatively small current supply capability so as to compensate for the leak current and the like, although its specific circuit is not shown. This suppresses an increase in power consumption.

【００２２】ＲＡＭのチップ非選択状態等により上記プ
リチャージＭＯＳＦＥＴＱ５等がオン状態にされる前
に、上記センスアンプＳＡは非動作状態にされる。この
とき、上記相補データ線Ｄ０，Ｄ０はハイインピーダン
ス状態でハイレベルとロウレベルを保持するものとなっ
ている。また、ＲＡＭが動作状態にされると、センスア
ンプＳＡが動作状態にされる前に上記プリチャージＭＯ
ＳＦＥＴＱ５、Ｑ４５及びＱ４６等はオフ状態にされ
る。これにより、相補データ線Ｄ０，Ｄ０は、ハイイン
ピーダンス状態で上記ハーフプリチャージレベルＨＶＣ
を保持するものである。このようなハーフプリチャージ
方式にあっては、相補データ線Ｄ０，Ｄ０のハイレベル
とロウレベルを単に短絡して形成するものであるので、
低消費電力化が図られる。また、センスアンプＳＡの増
幅動作において、上記プリチャージレベルを中心として
相補データ線Ｄ０，Ｄ０がハイレベルとロウレベルのよ
うにコモンモードで変化するので、容量カップリングに
より発生するノイズレベルを低減できるものとなる。Before the precharge MOSFET Q5 or the like is turned on by the chip non-selection state of the RAM or the like, the sense amplifier SA is deactivated. In this case, the complementary data lines D0, D 0 has become to hold the high and low levels in a high impedance state. In addition, when the RAM is put into operation, the precharge MO before the sense amplifier SA is put into operation.
The SFETs Q5, Q45, Q46, etc. are turned off. Thus, the complementary data lines D0, D 0 is the half precharge level at a high impedance state HVC
Is to hold. Since In such a half precharge scheme is merely formed by short-circuiting high and low levels of the complementary data lines D0, D 0,
Low power consumption can be achieved. Further, in the amplifying operation of the sense amplifier SA, since the precharge level complementary data lines around the D0, D 0 is changed in the common mode, as high and low levels, can be reduced the noise level generated by the capacitive coupling Will be things.

【００２３】センスアンプＳＡは、その単位回路ＵＳＡ
が例示的に示されており、ＰチャンネルＭＯＳＦＥＴＱ
７，Ｑ９と、ＮチャンネルＭＯＳＦＥＴＱ６，Ｑ８とか
らなるＣＭＯＳラッチ回路で構成され、その一対の入出
力ノードが上記相補データ線Ｄ０，Ｄ０に結合されてい
る。また、上記ラッチ回路には、特に制限されないが、
並列形態のＮチャンネルＭＯＳＦＥＴＱ１２，Ｑ１３を
通して電源電圧ＶＣＬとＰチャンネルＭＯＳＦＥＴＱ１
４を通して昇圧電圧ＶＣＨが供給され、並列形態のＮチ
ャンネルＭＯＳＦＥＴＱ１０，Ｑ１１を通して回路の接
地電圧ＶＳＳが供給される。これらのパワースイッチＭ
ＯＳＦＥＴＱ１０，Ｑ１１及びＭＯＳＦＥＴＱ１２〜Ｑ
１４は、同じメモリアレイ（又はメモリマット）内の他
の同様な行に設けられたラッチ回路（単位回路）に対し
て共通に用いられる。言い換えるならば、同じメモリア
レイ内のラッチ回路におけるＰチャンネルＭＯＳＦＥＴ
とＮチャンネルＭＯＳＦＥＴとはそれぞれそのソースＰ
Ｓ及びＳＮが共通接続される。上記ＭＯＳＦＥＴＱ１
０，Ｑ１２のゲートには、動作サイクルではセンスアン
プＳＡを活性化させるクロックパルスｓｃ１が印加さ
れ、ＭＯＳＦＥＴＱ１１，Ｑ１３のゲートには、上記ク
ロックパルスｓｃ１より遅れて形成されるクロックパル
スｓｃ２が印加される。The sense amplifier SA has its unit circuit USA.
Is shown as an example, and a P-channel MOSFET Q
7 and Q9 and N-channel MOSFETs Q6 and Q8, and a pair of input / output nodes are coupled to the complementary data lines D0 and D0. The latch circuit is not particularly limited,
Power supply voltage VCL and P-channel MOSFET Q1 through N-channel MOSFETs Q12 and Q13 in parallel form.
4, the boosted voltage VCH is supplied, and the ground voltage VSS of the circuit is supplied through parallel N-channel MOSFETs Q10 and Q11. These power switches M
OSFETs Q10 and Q11 and MOSFETs Q12 to Q
14 is commonly used for latch circuits (unit circuits) provided in other similar rows in the same memory array (or memory mat). In other words, a P-channel MOSFET in a latch circuit in the same memory array
And N-channel MOSFETs have their sources P
S and SN are commonly connected. The MOSFET Q1
A clock pulse sc1 for activating the sense amplifier SA in the operation cycle is applied to the gates of 0 and Q12, and a clock pulse sc2 formed later than the clock pulse sc1 is applied to the gates of the MOSFETs Q11 and Q13. .

【００２４】これにより、センスアンプＳＡの動作はま
ず２段階に分けられる。クロックパルスｓｃ１が発生さ
れたとき、すなわち、第１段階においては、比較的小さ
いコンダクタンスを持つＭＯＳＦＥＴＱ１０及びＱ１２
による電流制限作用によってメモリセルからの一対のデ
ータ線間に与えられた微小読み出し電圧は、不所望なレ
ベル変動を受けることなく増幅される。上記センスアン
プＳＡでの増幅動作によって相補データ線電位の差があ
る程度大きくされた後、クロックパルスｓｃ２が発生さ
れると、言い換えるならば、第２段階に入ると比較的大
きなコンダクタンスを持つＭＯＳＦＥＴＱ１１，Ｑ１３
がオン状態にされる。センスアンプＳＡの増幅動作は、
ＭＯＳＦＥＴＱ１１，Ｑ１３がオン状態にされることに
よって速くされる。そして、特に制限されないが、第３
段階にはクロックパルスｓｃ３が発生されて、センスア
ンプのハイレベル側の動作電圧を昇圧電圧ＶＣＨに切り
換える。これにより、ハイレベルにされるべきデータ線
の電位を短時間内にＶＣＬのようなハイレベルに到達さ
せることができる。このように３段階に分けて、センス
アンプＳＡの増幅動作を行わせることによって、相補デ
ータ線における不所望なレベル変化を防止しつつデータ
の高速読み出しとともにその再書き込みを早いタイミン
グで終了させることができる。As a result, the operation of the sense amplifier SA is first divided into two stages. When the clock pulse sc1 is generated, that is, in the first stage, MOSFETs Q10 and Q12 having a relatively small conductance are used.
The minute read voltage applied between the pair of data lines from the memory cell due to the current limiting action of is amplified without undergoing an undesired level fluctuation. The clock pulse sc2 is generated after the difference between the complementary data line potentials is increased to some extent by the amplification operation in the sense amplifier SA, in other words, MOSFETs Q11 and Q13 having relatively large conductances in the second stage.
Is turned on. The amplification operation of the sense amplifier SA is
It is accelerated by turning on the MOSFETs Q11 and Q13. And, although not particularly limited,
In the step, the clock pulse sc3 is generated to switch the operating voltage on the high level side of the sense amplifier to the boost voltage VCH. As a result, the potential of the data line to be set to the high level can reach the high level such as VCL within a short time. By thus performing the amplifying operation of the sense amplifier SA in three stages, it is possible to prevent an undesired level change in the complementary data line and finish high-speed reading of data and its rewriting at an early timing. it can.

【００２５】この実施例における図８のように、センス
アンプにハイレベルを供給するパワースイッチＭＯＳＦ
ＥＴとして、ＮチャンネルＭＯＳＦＥＴを用いた場合に
は、その素子サイズをＰチャンネルＭＯＳＦＥＴを用い
た場合に比べて約１／３に低減できる。ただし、Ｎチャ
ンネルＭＯＳＦＥＴを用いた場合には、電圧ＶＣＬ−Ｖ
thまでしか電圧供給ができない。ここでＶthは上記Ｎチ
ャンネルＭＯＳＦＥＴのしきい値電圧である。しかしな
がら、ＰチャンネルＭＯＳＦＥＴを用いて昇圧電圧ＶＣ
Ｈを供給する構成を採る場合には、第１及び第２段階で
のセンスアンプの増幅ハイレベルをＶＣＬにする必要が
ないから実質的には何等問題が生じない。これにより、
パワースイッチＭＯＳＦＥＴが占める占有面積を小さく
できるものとなる。In this embodiment, as shown in FIG. 8, a power switch MOSF for supplying a high level to the sense amplifier.
When an N-channel MOSFET is used as ET, its element size can be reduced to about 1/3 of that when a P-channel MOSFET is used. However, when the N-channel MOSFET is used, the voltage VCL-V
Voltage can be supplied only up to th. Here, Vth is the threshold voltage of the N-channel MOSFET. However, using the P-channel MOSFET, the boosted voltage VC
In the case of adopting the configuration of supplying H, it is not necessary to set the amplification high level of the sense amplifier in the first and second stages to VCL, so that there is practically no problem. This allows
The occupied area of the power switch MOSFET can be reduced.

【００２６】図７において、Ｘ（ロウ）アドレスデコー
ダは、特に制限されないが、ゲート回路Ｇ１〜Ｇ４から
なる第１のアドレスデコーダ回路と、単位回路ＵＸＤＣ
Ｒのような第２のアドレスデコーダ回路からなるように
２分割されて構成される。同図には、第２のアドレスデ
コーダ回路を構成する１回路分（単位回路）ＵＸＤＣＲ
と、第１のアドレスデコーダ回路を構成するノア（ＮＯ
Ｒ）ゲート回路Ｇ１〜Ｇ４が示されている。なお、ゲー
ト回路Ｇ２とＧ３は回路記号が省略されている。上記単
位回路ＵＸＤＣＲは、ワード線４本分のデコード信号を
形成する。第１のＸデコーダ回路を構成する４個のゲー
ト回路Ｇ１〜Ｇ４には、下位２ビットのアドレス信号に
対応したワード線選択信号ｘ０，ｘ１の組み合わせによ
り４通りのワード線選択タイミング信号φx0ないしφx3
を形成する。これらのワード線選択タイミング信号φx0
〜φx3は、伝送ゲート上記ＭＯＳＦＥＴＱ２０〜Ｑ２３
を介して単位のワード線ドライバＵＷＤ０〜ＵＷＤ３に
入力される。In FIG. 7, the X (row) address decoder is not particularly limited, but the first address decoder circuit including the gate circuits G1 to G4 and the unit circuit UXDC.
It is configured by being divided into two so as to include a second address decoder circuit such as R. In the figure, one circuit (unit circuit) UXDCR forming the second address decoder circuit is shown.
And a NOR (NO) forming the first address decoder circuit.
R) Gate circuits G1-G4 are shown. The circuit symbols of the gate circuits G2 and G3 are omitted. The unit circuit UXDCR forms a decode signal for four word lines. The four gate circuits G1 to G4 forming the first X decoder circuit have four different word line selection timing signals φx0 to φx3 depending on the combination of the word line selection signals x0 and x1 corresponding to the address signal of the lower 2 bits.
To form. These word line selection timing signals φx0
~ Φx3 is the transmission gate above MOSFETQ20 ~ Q23
Is input to the unit word line drivers UWD0 to UWD3.

【００２７】ワード線ドライバＷＤは、単位回路ＵＷＤ
０が代表として例示的に示されているように、Ｐチャン
ネルＭＯＳＦＥＴＱ２６とＮチャンネルＭＯＳＦＥＴＱ
２７からなるＣＭＯＳ駆動回路と、その入力と動作電圧
端子ＶＣＨとの間に設けられたＰチャンネルＭＯＳＦＥ
ＴＱ２４，Ｑ２５から構成される。ＰチャンネルＭＯＳ
ＦＥＴＱ２４のゲートには前記のようなレベル変換回路
によりレベル変換されたプリチャージ信号ｗｐｈが供給
される。ＰチャンネルＭＯＳＦＥＴＱ２５のゲートには
ワード線Ｗ０の駆動出力が供給される。すなわち、ＭＯ
ＳＦＥＴＱ２５は、内部降圧電圧ＶＣＬに従って形成さ
れたワード線選択タイミング信号φx0がハイレベルにさ
れて、ワード線Ｗ０を接地電位のような非選択レベルに
するとき、そのロウレベルを受けてＣＭＯＳ回路の入力
レベルを高電圧ＶＣＨまでプルアップしてＰチャンネル
ＭＯＳＦＥＴＱ２６を確実にオフ状態にする。これによ
り、非選択のワード線に対応したＣＭＯＳ駆動回路を構
成するＰチャンネルＭＯＳＦＥＴＱ２６とＱ２７との間
で直流電流が消費されるのを防ぐものである。Ｘアドレ
スデコーダを上記のように２分割することによって、第
２のＸアドレスデコーダ回路を構成する単位回路ＵＸＤ
ＣＲのピッチ（間隔）とワード線のピッチとを合わせる
ことができる。その結果、無駄な空間が半導体基板上に
生じなくすることができる。The word line driver WD is a unit circuit UWD.
0 is representatively shown as a typical example, and P-channel MOSFET Q26 and N-channel MOSFET Q
CMOS drive circuit composed of 27 and P-channel MOSFE provided between its input and operating voltage terminal VCH
It is composed of TQ24 and Q25. P channel MOS
The gate of the FET Q24 is supplied with the precharge signal wph level-converted by the level conversion circuit as described above. The drive output of the word line W0 is supplied to the gate of the P-channel MOSFET Q25. That is, MO
When the word line selection timing signal φx0 formed according to the internal step-down voltage VCL is set to a high level and the word line W0 is set to a non-selection level such as the ground potential, the SFET Q25 receives the low level and receives the input level of the CMOS circuit. Is pulled up to the high voltage VCH to surely turn off the P-channel MOSFET Q26. This prevents the direct current from being consumed between the P-channel MOSFETs Q26 and Q27 forming the CMOS drive circuit corresponding to the non-selected word line. A unit circuit UXD that constitutes a second X address decoder circuit by dividing the X address decoder into two as described above.
The pitch (spacing) of CR and the pitch of word lines can be matched. As a result, useless space can be prevented from being generated on the semiconductor substrate.

【００２８】ワード線の遠端側と回路の接地電位との間
にはスイッチＭＯＳＦＥＴＱ１〜Ｑ４等が設けられる。
これらのスイッチＭＯＳＦＥＴＱ１〜Ｑ４のゲートに
は、それに対応したワード線Ｗ０〜Ｗ３に供給される選
択信号とは逆相の信号ＷＣ０〜ＷＣ３が供給される。こ
れにより、選択されたワード線に対応したスイッチＭＯ
ＳＦＥＴのみがオフ状態に、他のスイッチＭＯＳＦＥＴ
はオン状態にされる。これにより、選択ワード線の立ち
上がりによる容量結合によって非選択ワード線が不所望
に中間電位に持ち上げられてしまうことが防止できる。Switch MOSFETs Q1 to Q4 and the like are provided between the far end side of the word line and the ground potential of the circuit.
Signals WC0 to WC3 having a phase opposite to the selection signal supplied to the corresponding word lines W0 to W3 are supplied to the gates of these switch MOSFETs Q1 to Q4. Thereby, the switch MO corresponding to the selected word line
Only SFET turned off, other switch MOSFET
Is turned on. As a result, it is possible to prevent the unselected word line from being undesirably raised to the intermediate potential due to capacitive coupling due to the rising of the selected word line.

【００２９】図８において、ロウ（Ｘ）アドレスバッフ
ァＲ−ＡＤＢは、外部端子から供給されたチップイネー
ブル信号ＣＥに基づいて後述する制御回路ＣＯＮＴによ
り形成されたクロックパルス（図示せず）により動作状
態にされ、その動作状態において外部端子から供給され
たアドレス信号Ａ０〜Ａｍを取り込み、それを保持する
ととに上記のような降圧電圧ＶＣＬに対応してレベル変
換された内部相補アドレス信号ａ０〜ａｍを形成して上
記第１及び第２のロウアドレスデコーダに伝える。内部
相補アドレス信号ａ０〜ａｍは、外部端子から供給され
るアドレス信号Ａ０〜Ａｍに対して一対からなる同相信
号と逆相信号とから構成される。カラム（Ｙ）アドレス
バッファＣ−ＡＤＢは、上記チップイネーブル信号ＣＥ
に基づいて形成されたクロックパルス（図示せず）によ
り動作状態にされ、その動作状態において外部端子から
供給されたアドレス信号Ａ０〜Ａｎを取り込み、それを
保持するとともに上記のような降圧電圧ＶＣＬに対応し
てレベル変換された内部相補アドレス信号ａ０〜ａｎを
形成してカラムアドレスデコーダＣ−ＤＣＲに伝える。
内部相補アドレス信号ａ０〜ａｎは、上記同様に外部端
子から供給されるアドレス信号Ａ０〜Ａｎに対して一対
からなる同相信号と逆相信号とから構成される。In FIG. 8, the row (X) address buffer R-ADB is in an operating state by a clock pulse (not shown) formed by a control circuit CONT described later based on the chip enable signal CE supplied from the external terminal. In this operating state, the address signals A0-Am supplied from the external terminals are taken in and held, and the internal complementary address signals a0-am whose levels are converted corresponding to the step-down voltage VCL as described above are stored. It is formed and transmitted to the first and second row address decoders. The internal complementary address signals a0-am are composed of a pair of in-phase signal and anti-phase signal with respect to the address signals A0-Am supplied from the external terminals. The column (Y) address buffer C-ADB receives the chip enable signal CE.
Is operated by a clock pulse (not shown) formed on the basis of the address signal A0-An supplied from an external terminal in the operating state, and it is held at the step-down voltage VCL as described above. Corresponding level-converted internal complementary address signals a0-an are formed and transmitted to the column address decoder C-DCR.
The internal complementary address signals a0 to an are composed of a pair of an in-phase signal and an anti-phase signal with respect to the address signals A0 to An supplied from the external terminals as described above.

【００３０】カラムデコーダＣ−ＤＣＲは、基本的には
上記Ｘアドレスデコーダと類似のアドレスデコーダ回路
により構成され、クロックパルスＣ２’により活性化さ
れてカラムアドレスバッファＣ−ＡＤＢから供給される
相補アドレス信号ａ０〜ａｎを解読してカラムスイッチ
Ｃ−ＳＷに供給すべき選択信号を形成する。カラムスイ
ッチＣ−ＳＷは、代表として示されているＮチャンネル
ＭＯＳＦＥＴＱ４２，Ｑ４３のように、相補データ線Ｄ
０，Ｄ０と共通相補データ線ＣＤ，ＣＤを選択的に結合
させる。これらのＭＯＳＦＥＴＱ４２，Ｑ４３のゲート
には、上記カラムデコーダＣ−ＤＣＲからの選択信号が
供給される。上記共通相補データ線ＣＤ，ＣＤ間には、
上記同様なプリチャージ回路を構成するＮチャンネル型
のプリチャージＭＯＳＦＥＴＱ４４が設けられている。
この共通相補データ線ＣＤ，ＣＤには、上記単位のセン
スアンプＵＳＡと類似の回路構成のメインアンプＭＡの
一対の入出力ノードが結合されている。The column decoder C-DCR is basically composed of an address decoder circuit similar to the above X address decoder, is activated by a clock pulse C2 ', and is supplied with a complementary address signal supplied from the column address buffer C-ADB. It decodes a0 to an to form a selection signal to be supplied to the column switch C-SW. The column switch C-SW, like the representatively shown N-channel MOSFETs Q42 and Q43, has a complementary data line D.
0, D 0 and the common complementary data lines CD, CD are selectively coupled. A selection signal from the column decoder C-DCR is supplied to the gates of these MOSFETs Q42 and Q43. Between the common complementary data lines CD, CD ,
An N-channel type precharge MOSFET Q44 forming a precharge circuit similar to the above is provided.
A pair of input / output nodes of a main amplifier MA having a circuit configuration similar to that of the sense amplifier USA described above is coupled to the common complementary data lines CD, CD .

【００３１】メイアンプＭＡの一対の出力ノードＭＯ、
ＭＯの読み出し信号は、データ出力バッファＤＯＢを介
して外部端子Ｄout から外部へ送出される。読み出し動
作モードならば、データ出力バッファＤＯＢはその活性
化信号ｄｏｃによって動作状態にされ、このとき動作状
態にされるメインアンプＭＡの増幅出力信号を増幅する
とともに外部電源電圧ＶＣＣに対応したレベルにレベル
変換して外部端子Ｄout へ送出する。書込み動作モード
なら、上記信号ｄｏｃによってデータ出力バッファＤＯ
Ｂの出力端子Ｄout はハイインピーダンス状態される。A pair of output nodes MO of the main amplifier MA,
The MO read signal is sent to the outside from the external terminal Dout via the data output buffer DOB. In the read operation mode, the data output buffer DOB is activated by the activation signal doc, amplifies the amplified output signal of the main amplifier MA which is activated at this time, and sets the level to a level corresponding to the external power supply voltage VCC. It is converted and sent to the external terminal Dout. In the write operation mode, the data output buffer DO is generated by the signal doc.
The output terminal Dout of B is in a high impedance state.

【００３２】上記共通相補データ線ＣＤ，ＣＤは、デー
タ入力バッファＤＩＢの出力端子が結合される。書込み
動作モードならば、データ入力バッファＤＩＢは、その
活性化パルスｄｉｃによって動作状態にされ、外部端子
Ｄinから供給された書込み信号に従った相補書込み信号
を内部降圧電圧ＶＣＬに対応したレベルにレベル変換し
て上記共通相補データ線ＣＤ，ＣＤに伝えることによ
り、選択されたメモリセルへの書込みが行われる。読み
出し動作モードなら、上記信号ｄｉｃによってデータ入
力バッファＤＩＢの出力はハイインピーダンス状態にさ
れる。The output terminals of the data input buffer DIB are coupled to the common complementary data lines CD, CD . In the write operation mode, the data input buffer DIB is activated by its activation pulse dic and level-converts the complementary write signal according to the write signal supplied from the external terminal Din to a level corresponding to the internal step-down voltage VCL. Then, by transmitting to the common complementary data lines CD, CD , writing to the selected memory cell is performed. In the read operation mode, the output of the data input buffer DIB is brought to a high impedance state by the signal dic.

【００３３】図９において、上述した各種タイミング信
号は、制御回路ＣＯＮＴにより形成される。制御回路Ｃ
ＯＮＴは、上記代表として示された主要なタイミング信
号等のようにＲＡＭの動作に必要な各種タイミング信号
を形成する。すなわち、この制御回路ＣＯＮＴは、外部
端子から供給されたチップイネーブル信号ＣＥとライト
イネーブル信号ＷＥを受けて、上記一連の各種タイミン
グパルスを形成する。特に制限されないが、チップイネ
ーブル信号ＣＥをロウレベルに固定して、アドレス信号
の変化により連続してメモリアクセスを行う場合には、
アドレス信号変化検出回路が設けられる。すなわち、上
記アドレスバッファＲ−ＡＤＢとＣ−ＡＤＢにより形成
された内部アドレス信号を排他的論理和回路を用いて構
成されたアドレス信号変換検出回路に入力し、いずれか
１ビットのアドレス信号が変化された場合でも、それを
検出パルスをチップイネーブル信号に代りに用いて内部
のプリチャージ（リセット）と前記のようなＲＡＭの動
作に必要なクロックパルスを形成する。In FIG. 9, the various timing signals described above are formed by the control circuit CONT. Control circuit C
The ONT forms various timing signals necessary for the operation of the RAM, such as the main timing signals shown as the representative above. That is, the control circuit CONT receives the chip enable signal CE and the write enable signal WE supplied from the external terminal and forms the above-mentioned series of various timing pulses. Although not particularly limited, when the chip enable signal CE is fixed to the low level and the memory access is continuously performed by the change of the address signal,
An address signal change detection circuit is provided. That is, the internal address signal formed by the address buffers R-ADB and C-ADB is input to the address signal conversion detection circuit configured by using the exclusive OR circuit, and any one bit address signal is changed. In that case, the detection pulse is used instead of the chip enable signal to form the internal precharge (reset) and the clock pulse necessary for the operation of the RAM as described above.

【００３４】回路記号ＲＥＦＣで示されているのは、自
動リフレッシュ回路であり、リフレッシュアドレスカウ
ンタ等を含んでいる。この自動リフレッシュ回路ＲＥＦ
Ｃは、特に制限されないが、リフレッシュ制御信号ＲＦ
ＳＨとチップイネーブル信号ＣＥとを受ける論理回路に
より、オートリフレッシュとセルフリフレッシュを識別
してＣＥをクロックとするオートリフレッシュと、内部
のタイマー回路によるセルフリフレッシュを行う。The circuit symbol REFC is an automatic refresh circuit, which includes a refresh address counter and the like. This automatic refresh circuit REF
C is not particularly limited, but the refresh control signal RF
A logic circuit that receives SH and the chip enable signal CE distinguishes between auto-refresh and self-refresh and performs auto-refresh using CE as a clock and self-refresh by an internal timer circuit.

【００３５】内部降圧回路ＶＣＬＧは、前記図１ないし
図３により示された回路により構成され、外部端子から
供給される電源電圧ＶＣＣを受けて、約３Ｖのような安
定化された内部降圧電圧ＶＣＬを発生させる。この場
合、外部端子から供給される電源電圧ＶＣＣが上記約３
Ｖ以下に低下すると、内部降圧回路ＶＣＬＧは前記のよ
うに降圧動作を自動的に停止して電源電圧ＶＣＣをその
まま出力電圧ＶＣＬとして出力させる。これにより、約
１．５Ｖのような低い電池電圧が内部降圧回路によって
更に低下させることなく、そのまま内部回路に供給され
るのでバッテリーバックアップ動作を効率よく行うこと
ができる。内部昇圧回路ＶＣＨＧは、この安定化された
内部降圧電圧ＶＣＬに基づいて形成されるパルス信号を
受けて、ワード線の選択動作及びセンスアンプに必要な
昇圧電圧を形成する。基板電圧発生回路ＶＢＧは、特に
制限されないが、上記安定化された内部降圧電圧ＶＣＬ
に基づいて形成されるパルス信号を受けて、基板に与え
る負のバイアス電圧−Ｖbbを発生させる。The internal step-down circuit VCLG is constituted by the circuit shown in FIGS. 1 to 3, receives the power supply voltage VCC supplied from the external terminal, and receives a stabilized internal step-down voltage VCL of about 3V. Generate. In this case, the power supply voltage VCC supplied from the external terminal is about 3 above.
When the voltage drops below V, the internal step-down circuit VCLG automatically stops the step-down operation as described above and outputs the power supply voltage VCC as it is as the output voltage VCL. As a result, a battery voltage as low as about 1.5 V is supplied to the internal circuit as it is without being further reduced by the internal voltage down converter, so that the battery backup operation can be efficiently performed. The internal booster circuit VCHG receives a pulse signal formed based on the stabilized internal step-down voltage VCL and forms a boosted voltage required for the word line selection operation and the sense amplifier. The substrate voltage generating circuit VBG is not particularly limited, but the stabilized internal step-down voltage VCL is used.
A negative bias voltage -Vbb applied to the substrate is generated by receiving a pulse signal formed based on the above.

【００３６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ゲートとソース間に定電圧を受けて定電流を形
成する第１のＭＯＳＦＥＴと同じ構造のＭＯＳＦＥＴを
用い、それに上記定電流を流すとともにダイオード形態
にして１ないし複数個を直列接続し、これら１ないし複
数の直列ＭＯＳＦＥＴによるゲート，ソース間電圧を出
力基準電圧として用いる。この構成においては、１ない
し複数個のＭＯＳＦＥＴのそれぞれのゲート，ソース間
電圧は、上記定電流を形成するＭＯＳＦＥＴのゲート，
ソース間に供給される定電圧と等しくなるからそれと同
じか整数倍にされた出力基準電圧を得ることができると
いう効果が得られる。 （２） 定電圧を形成する回路として、一対からなる同
一構造のＭＯＳＦＥＴのうちの一方のＭＯＳＦＥＴのチ
ャンネル領域表面にイオン打ち込み技術により不純物を
導入してその差電圧を用いる構成とすることにより、Ｍ
ＯＳＦＥＴを形成するプロセスバラツキに影響されず、
イオン打ち込量により制御された比較的高い精度の定電
圧を得ることができるという効果が得られる。 （３） 上記基準電圧をボルテージフォロワ形態の内部
降圧回路に供給して降圧電圧を得る構成とすることによ
り、ボルテージフォロワ回路を構成する増幅回路が広範
囲の電源電圧に対して発振することなく動作させること
ができるという効果が得られる。The functions and effects obtained from the above-mentioned embodiment are as follows. (1) A MOSFET having the same structure as the first MOSFET that receives a constant voltage between a gate and a source to form a constant current is used. However, the gate-source voltage of these one or more series MOSFETs is used as the output reference voltage. In this configuration, the gate-source voltage of each of the one or more MOSFETs is the gate of the MOSFET forming the constant current,
Since it is equal to the constant voltage supplied between the sources, it is possible to obtain an output reference voltage that is equal to or an integral multiple of the constant voltage. (2) As a circuit for forming a constant voltage, by adopting a structure in which impurities are introduced into the channel region surface of one of the pair of MOSFETs having the same structure by the ion implantation technique and the difference voltage is used,
It is not affected by the process variation of forming the OSFET,
The effect that a relatively high-precision constant voltage controlled by the amount of ion implantation can be obtained is obtained. (3) By supplying the reference voltage to an internal voltage down converter in the form of voltage follower to obtain the down voltage, the amplifier circuit forming the voltage follower circuit operates without oscillating against a wide range of power supply voltages. The effect that can be obtained is obtained.

【００３７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本願発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
図１において、ＭＯＳＦＥＴＭ６とＭ７のゲート電極の
導電型を変えることにより、しきい値電圧に差を持たせ
てシリコンバンドギャップに従った定電圧を発生させる
ものであってもよい。このように定電流ｉｒを形成する
ＭＯＳＦＥＴＭ９のゲートに供給される定電圧を発生さ
せる回路は種々の実施形態を採ることができるものであ
る。基準電圧ＶＲＥＦを発生させるＭＯＳＦＥＴの数
は、必要な出力電圧ＶＲＥＦに応じて１〜複数個にすれ
ばよい。図７〜図９のＲＡＭにおいて、アドレスバッフ
ァやアドレスデコーダは、ＣＭＯＳ等のようにＭＯＳＦ
ＥＴにより構成されるもの他、ＣＭＯＳ回路にバイポー
ラ型トランジスタを組み合わせたＢｉ−ＣＭＯＳ回路を
用いるものであってもよい。ＲＡＭは、Ｘ系とＹ系のア
ドレス信号をアドレスストローブ信号に同期して時系列
的に入力するダイナミック型ＲＡＭであってもよい。こ
の発明は、内部降圧回路を持つダイナミック型ＲＡＭや
擬似スタティック型ＲＡＭの他、アナログ／ディジタル
変換回路やディジタル／アナログ変換回路のように一定
の基準電圧を必要する回路を含む各種半導体集積回路装
置に広く利用できるものである。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Needless to say. For example,
In FIG. 1, the conductivity type of the gate electrodes of MOSFETs M6 and M7 may be changed to give a difference in threshold voltage to generate a constant voltage in accordance with the silicon band gap. The circuit for generating the constant voltage supplied to the gate of the MOSFET M9 that forms the constant current ir can adopt various embodiments. The number of MOSFETs that generate the reference voltage VREF may be 1 to a plurality depending on the required output voltage VREF. In the RAMs of FIGS. 7 to 9, the address buffers and address decoders are MOSFs such as CMOSs.
Besides ET, a Bi-CMOS circuit in which a CMOS circuit is combined with a bipolar transistor may be used. The RAM may be a dynamic RAM that inputs X-system and Y-system address signals in time series in synchronization with the address strobe signal. The present invention provides various types of semiconductor integrated circuit devices including a dynamic RAM having an internal voltage down converter, a pseudo static RAM, and a circuit that requires a constant reference voltage such as an analog / digital conversion circuit or a digital / analog conversion circuit. It is widely available.

【００３８】[0038]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ゲートとソース間に定電圧
を受けて定電流を形成する第１のＭＯＳＦＥＴと同じ構
造のＭＯＳＦＥＴを用い、それに上記定電流を流すとと
もにダイオード形態にして１ないし複数個を直列接続
し、これら１ないし複数の直列ＭＯＳＦＥＴによるゲー
ト，ソース間電圧を出力基準電圧として用いる。この構
成においては、１ないし複数個のＭＯＳＦＥＴのそれぞ
れのゲート，ソース間電圧は、上記定電流を形成するＭ
ＯＳＦＥＴのゲート，ソース間に供給される定電圧と等
しくなるからそれと同じか整数倍にされた出力基準電圧
を得ることができる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, a MOSFET having the same structure as the first MOSFET that receives a constant voltage between the gate and the source to form a constant current is used, and the above constant current is flown to the MOSFET and one or more of them are connected in series in a diode form. The gate-source voltage of one to a plurality of series MOSFETs is used as the output reference voltage. In this configuration, the gate-source voltage of each of the one to a plurality of MOSFETs forms the constant current M.
Since it becomes equal to the constant voltage supplied between the gate and the source of the OSFET, it is possible to obtain an output reference voltage that is equal to or a multiple of the constant voltage.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明に係る基準電圧発生回路の一実施例を
示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a reference voltage generating circuit according to the present invention.

【図２】この発明に係る内部降圧回路の一実施例を示す
回路図である。FIG. 2 is a circuit diagram showing an embodiment of an internal step-down circuit according to the present invention.

【図３】この発明に係る内部降圧回路の他の一実施例を
示す回路図である。FIG. 3 is a circuit diagram showing another embodiment of the internal voltage down converter according to the present invention.

【図４】図３に示した内部降圧回路の動作の一例を説明
するための等価回路図である。FIG. 4 is an equivalent circuit diagram for explaining an example of the operation of the internal step-down circuit shown in FIG.

【図５】図３に示した内部降圧回路の動作の他の一例を
説明するための等価回路図である。5 is an equivalent circuit diagram for explaining another example of the operation of the internal step-down circuit shown in FIG.

【図６】図３に示した内部降圧回路の動作を説明するた
めの動作特性図である。FIG. 6 is an operating characteristic diagram for explaining the operation of the internal voltage down converting circuit shown in FIG.

【図７】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すメモリアレイとロウ系の選択回路の
回路図である。FIG. 7 is a pseudo static RA to which the present invention is applied.
FIG. 7 is a circuit diagram of a memory array and a row selection circuit according to an embodiment of M.

【図８】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すセンスアンプ、カラム系選択回路の
回路図である。FIG. 8 is a pseudo static RA to which the present invention is applied.
7 is a circuit diagram of a sense amplifier and column system selection circuit showing an embodiment of M. FIG.

【図９】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示す制御系と電源系のブロック図であ
る。FIG. 9 is a pseudo static RA to which the present invention is applied.
3 is a block diagram of a control system and a power supply system showing an embodiment of M. FIG.

【符号の説明】[Explanation of symbols]

Ｍ１〜Ｍ１６，Ｑ１〜Ｑ４６…ＭＯＳＦＥＴ、ＭＡＲＹ
…メモリアレイ、ＷＤ…ワード線ドライバ、ＰＣ…プリ
チャージ回路、ＵＳＡ…センスアンプ単位回路、ＳＡ…
センスアンプ、ＭＡ…メインアンプ、Ｃ−ＳＷ…カラム
スイッチ、ＡＤＢ…アドレスバッファ、Ｒ−ＤＣＲ…Ｘ
系アドレスデコーダ、Ｃ−ＤＣＲ…Ｙ系アドレスデコー
ダ、ＣＯＮＴ…制御回路、ＲＥＦＣ…自動リフレッシュ
回路、ＤＯＢ…データ出力バッファ、ＤＩＢ…データ入
力バッファ、ＶＢＧ…基板バイアス発生回路、Ｇ１〜Ｇ
４…ゲート回路、ＵＷＤ０〜ＵＷＤ３…ワード線ドライ
バ単位回路、ＶＣＬＧ…内部降圧回路、ＶＣＨＧ…内部
昇圧回路。M1 to M16, Q1 to Q46 ... MOSFET, MARY
... memory array, WD ... word line driver, PC ... precharge circuit, USA ... sense amplifier unit circuit, SA ...
Sense amplifier, MA ... Main amplifier, C-SW ... Column switch, ADB ... Address buffer, R-DCR ... X
System address decoder, C-DCR ... Y system address decoder, CONT ... Control circuit, REFC ... Automatic refresh circuit, DOB ... Data output buffer, DIB ... Data input buffer, VBG ... Substrate bias generation circuit, G1-G
4 ... Gate circuit, UWD0 to UWD3 ... Word line driver unit circuit, VCLG ... Internal step-down circuit, VCHG ... Internal step-up circuit.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 ゲートとソース間に定電圧を受けて定電
流を形成する第１のＭＯＳＦＥＴと、上記第１のＭＯＳ
ＦＥＴと同じ構造のＭＯＳＦＥＴであって上記定電流を
流すようにされたダイオード形態の１ないし複数の直列
ＭＯＳＦＥＴとを含み、上記１ないし複数の直列ＭＯＳ
ＦＥＴによるゲート，ソース間電圧を出力基準電圧とす
る基準電圧発生回路を備えてなることを特徴とする半導
体集積回路装置。1. A first MOSFET for receiving a constant voltage between a gate and a source to form a constant current, and the first MOS.
A MOSFET having the same structure as the FET, including one or a plurality of diode-type series MOSFETs configured to flow the constant current, and the one or a plurality of series MOSs.
A semiconductor integrated circuit device comprising a reference voltage generating circuit using a gate-source voltage of an FET as an output reference voltage. 【請求項２】 上記第１のＭＯＳＦＥＴのゲートとソー
スに供給される定電圧は、上記第１のＭＯＳＦＥＴと同
じ導電型のＭＯＳＦＥＴであって異なるしきい値電圧を
持つ２つのＭＯＳＦＥＴに同じ電流を流すことによって
形成されたしきい値電圧の差電圧を用いるものであるこ
とを特徴とする請求項１の半導体集積回路装置。2. The constant voltage supplied to the gate and the source of the first MOSFET is the same conductivity type MOSFET as the first MOSFET, and the same current is applied to two MOSFETs having different threshold voltages. 2. The semiconductor integrated circuit device according to claim 1, wherein a differential voltage of the threshold voltage formed by flowing the liquid crystal is used. 【請求項３】 上記出力基準電圧は、外部端子から供給
された電源電圧を受けて内部回路の動作に必要な動作電
圧を形成する内部降圧回路の基準電圧として用いられる
ものであることを特徴とする請求項１又は請求項２の半
導体集積回路装置。3. The output reference voltage is used as a reference voltage of an internal step-down circuit which receives a power supply voltage supplied from an external terminal and forms an operating voltage necessary for operating an internal circuit. 3. The semiconductor integrated circuit device according to claim 1 or 2. 【請求項４】 上記内部降圧電圧は、ダイナミック型メ
モリセルを用いつつバッテリーバックアップ機能を備え
たＲＡＭに用いられるものであることを特徴とする請求
項３の半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 3, wherein the internal step-down voltage is used for a RAM having a battery backup function while using a dynamic memory cell.