JPH06187795A - Semiconductor memory device with built-in multiple error-correcting circuit - Google Patents
Semiconductor memory device with built-in multiple error-correcting circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は誤り訂正回路（Error Ch
eck and Correction circuit：ＥＣＣ）を内蔵する半導
体メモリ装置に関し、特に多数個に分割されたメモリセ
ルアレイを有する場合に誤り訂正回路を内蔵する半導体
メモリ装置に関するものである。BACKGROUND OF THE INVENTION The present invention relates to an error correction circuit (Error Ch
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a built-in ECC and correction circuit (ECC), and particularly to a semiconductor memory device having an error correction circuit when it has a memory cell array divided into a large number.
【０００２】[0002]
【従来の技術】半導体メモリ装置の高集積化につれて、
工程上の問題と電気的なストレスによって発生するビッ
ト性欠陥（bit failure ）又はシンドロームビット（Sy
ndromebits;不良ビット）は、製品の歩留りや信頼性に
重大な悪影響を及ぼすようになっている。特に、高信頼
性の要求される不揮発性メモリ製品であるＥＥＰＲＯＭ
やマスクＲＯＭのようなメモリ装置では、誤り訂正回路
の使用が一般的になってきている。この誤り訂正回路の
使用は、パリティセル（parity cell ）の追加によるチ
ップの大きさの増大、訂正回路による動作速度の低下等
の短所を伴うものの、信頼性及び歩留りの向上に対する
効果が大きいため、ＥＥＰＲＯＭやマスクＲＯＭ等に適
用されている。特に、読出専用の高集積メモリ装置の場
合には冗長回路を適用しにくいので、歩留り及び信頼性
の向上のために誤り訂正回路の内蔵は必須的である。2. Description of the Related Art As semiconductor memory devices become highly integrated,
Bit failure or syndrome bit (Sy) caused by process problems and electrical stress
Ndromebits have a significant negative impact on product yield and reliability. In particular, EEPROM, which is a nonvolatile memory product that requires high reliability
In a memory device such as a mask ROM or a mask ROM, an error correction circuit is generally used. Although the use of this error correction circuit has disadvantages such as increase in chip size due to addition of a parity cell (parity cell) and reduction in operation speed due to the correction circuit, it is highly effective in improving reliability and yield. It is applied to EEPROM, mask ROM and the like. In particular, since it is difficult to apply a redundant circuit in the case of a read-only highly integrated memory device, it is essential to incorporate an error correction circuit in order to improve yield and reliability.
【０００３】誤り訂正回路の基本的な動作は、入力動作
時の入力データによりパリティデータを発生させ、入力
データ及びパリティビットを共に貯蔵した後、データの
出力時に１バイト又は１ワードに該当するメモリセルに
貯蔵された前記入力データとパリティデータとを比較し
て検出された誤りを訂正するものである。即ち、パリテ
ィデータは入力データによって生じた情報である。The basic operation of the error correction circuit is to generate parity data according to input data at the time of input operation, store both the input data and the parity bit, and then output the data to a memory corresponding to 1 byte or 1 word. The detected error is corrected by comparing the input data stored in the cell with the parity data. That is, the parity data is information generated by the input data.
【０００４】参考として、１バイト又は１ワードに該当
するデータのビット数に応じて必要なパリティデータの
ビット数はハミングコード（Hamming code）により決定
され、これは次の式によって求められる。 ２k ≧ｍ＋ｋ＋１ ここで、ｍは入力データのビット数で、ｋはパリティデ
ータのビット数である。この式によると、入力データの
ビット数が８個の場合はパリティデータのビット数が４
個で、入力データのビット数が１６個の場合はパリティ
データのビット数が５個となる。For reference, the number of bits of parity data required according to the number of bits of data corresponding to 1 byte or 1 word is determined by a Hamming code, which is obtained by the following equation. 2 k ≧ m + k + 1 where m is the number of bits of input data and k is the number of bits of parity data. According to this equation, if the input data has 8 bits, the parity data has 4 bits.
When the number of input data bits is 16, the number of parity data bits is 5.
【０００５】これに関連して、従来の誤り訂正回路を内
蔵する半導体メモリ装置のブロック図を図６に示す。同
図は１２８ビットの誤り訂正回路を使用する場合を例に
あげたもので、このときパリティデータのビット数は８
個である。その構成は、メモリセルアレイ１０Ａと、メ
モリセルアレイ１０Ａのデータを感知するセンスアンプ
部２０Ａと、センスアンプ部２０Ａの出力信号を一時ラ
ッチするセンスアンプ部出力ラッチ部３０Ａと、センス
アンプ部出力ラッチ部３０Ａを通過する１２８ビットの
データのうちのシンドロームビットを、８ビットのパリ
ティビットによって訂正する誤り訂正回路４０Ａと、誤
り訂正回路４０Ａの１２８ビットの出力を３個のアドレ
スにより生じる８ビットのプリデコーディング信号ＳＡ
Ｄ０〜ＳＡＤ７を用いて１６ビットずつ順次出力可能に
する出力デコーダ５０Ａと、アドレス信号Ａｉ、バーＡ
ｉ、Ａｊ、バーＡｊ、及びＡｋ、バーＡｋを入力として
プリデコーディング信号ＳＡＤ０〜ＳＡＤ７を出力デコ
ーダ５０Ａに供給するプリデコーダ８０Ａと、出力デコ
ーダ５０Ａにより１６ビットずつに分けられた出力をメ
モリ装置の外部に出力する出力バッファ６０Ａと、およ
び出力パッド７０Ａからなる。In connection with this, a block diagram of a conventional semiconductor memory device having an error correction circuit built therein is shown in FIG. This figure shows an example in which a 128-bit error correction circuit is used. At this time, the number of bits of parity data is 8
It is an individual. The configuration is as follows: a memory cell array 10A, a sense amplifier unit 20A that senses data in the memory cell array 10A, a sense amplifier unit output latch unit 30A that temporarily latches the output signal of the sense amplifier unit 20A, and a sense amplifier unit output latch unit 30A. Error correction circuit 40A that corrects the syndrome bits of the 128-bit data that passes through 8 bits by the 8-bit parity bits, and 8-bit predecoding that produces the 128-bit output of the error correction circuit 40A by three addresses Signal SA
An output decoder 50A capable of sequentially outputting 16 bits at a time using D0 to SAD7, an address signal Ai, and a bar A
i, Aj, bar Aj, and Ak, bar Ak are input to the predecoder 80A for supplying the predecoding signals SAD0 to SAD7 to the output decoder 50A, and the output decoder 50A divides the output divided into 16 bits by the memory device. It comprises an output buffer 60A for outputting to the outside, and an output pad 70A.
【０００６】貯蔵されたデータの読出し時には、センス
アンプ部２０Ａの出力をセンスアンプ部出力ラッチ部３
０Ａでラッチした後、誤り訂正回路４０Ａを経てから、
アドレスによって決定されるプリデコーディング信号Ｓ
ＡＤ０〜ＳＡＤ７により、出力デコーダ５０Ａと出力バ
ッファ６０Ａを介して１６ビットずつデータを順次出力
するので、データアクセスの速度を高速とすることがで
きる（このような高速のデータアクセスモードをページ
モードという）。At the time of reading the stored data, the output of the sense amplifier section 20A is supplied to the sense amplifier section output latch section 3
After latching at 0A, passing through the error correction circuit 40A,
Predecoding signal S determined by address
Since data is sequentially output in 16-bit units via the output decoder 50A and the output buffer 60A by the AD0 to SAD7, the data access speed can be increased (such a high-speed data access mode is called a page mode). .
【０００７】しかし、ページモードでなくノーマルモー
ドではセンスアンプ部２０Ａを構成する１３６個のセン
スアンプと誤り訂正回路４０Ａが無駄に全部同時に動作
するので電力消費が増加する。したがって、ページモー
ドとノーマルモードのそれぞれに対応して適切な電力消
費となるように、モード設定に応じて回路の動作を変更
させるのが望しいが、図６のような従来の構造では不可
能であった。However, in the normal mode instead of the page mode, the 136 sense amplifiers constituting the sense amplifier section 20A and the error correction circuit 40A operate wastefully all at the same time, resulting in an increase in power consumption. Therefore, it is desirable to change the operation of the circuit according to the mode setting so that the power consumption is appropriate corresponding to each of the page mode and the normal mode, but it is impossible with the conventional structure as shown in FIG. Met.
【０００８】[0008]
【発明が解決しようとする課題】したがって本発明の目
的は、ノーマルモード時に消耗する電力を減少させられ
るような誤り訂正回路を内蔵した半導体メモリ装置を提
供することにある。本発明の他の目的は、ノーマルモー
ドとページモードに応じて簡単な方法で回路の動作を変
更することができる誤り訂正回路を内蔵した半導体メモ
リ装置を提供することにある。SUMMARY OF THE INVENTION It is, therefore, an object of the present invention to provide a semiconductor memory device having a built-in error correction circuit capable of reducing the power consumed in the normal mode. Another object of the present invention is to provide a semiconductor memory device incorporating an error correction circuit capable of changing the operation of the circuit by a simple method according to a normal mode and a page mode.
【０００９】[0009]
【課題を解決するための手段】このような目的を達成す
るために本発明は、パリティデータを発生して誤り訂正
動作を行うようになった半導体メモリ装置において、こ
れらのサブセルアレイに分割されたメモリセルアレイ
と、これらのサブセルアレイにそれぞれ接続された複数
のセンスアンプ部と、これらのセンスアンプ部にそれぞ
れ接続された複数の誤り訂正回路と、これらの誤り訂正
回路にそれぞれ接続された出力デコーダとを備え、ノー
マルモードではサブセルアレイのうちいずれか一つが選
択されて動作し、ページモードではサブセルアレイ全て
が選択されて動作するようにされていることを特徴とす
る。In order to achieve such an object, the present invention is divided into these sub cell arrays in a semiconductor memory device adapted to generate parity data and perform an error correction operation. A memory cell array, a plurality of sense amplifier units connected to these sub cell arrays, a plurality of error correction circuits connected to these sense amplifier units, and an output decoder connected to each of these error correction circuits. In the normal mode, one of the sub cell arrays is selected to operate, and in the page mode, all the sub cell arrays are selected to operate.
【００１０】[0010]
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。本発明による多重誤り訂正回
路を内蔵した半導体メモリ装置がノーマルモードで動作
する場合とページモードで動作する場合の例をそれぞれ
図１及び図５に示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will now be described in detail with reference to the accompanying drawings. 1 and 5 show examples of a semiconductor memory device having a multiple error correction circuit according to the present invention operating in a normal mode and a page mode, respectively.
【００１１】図１のノーマルモードの場合において、ノ
ーマルセルとパリティセルを含み４個に分割配置される
サブセルアレイ１００Ａ、１００Ｂ、１００Ｃ、１００
Ｄと、これらサブセルアレイ１００Ａ〜１００Ｄのビッ
ト線にそれぞれ接続され、各々がノーマルセンスアンプ
及びパリティセンスアンプを有する４個のセンスアンプ
部１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄと、これら
センスアンプ部１１０Ａ〜１１０Ｄの出力信号をそれぞ
れ一時ラッチする４個のラッチ部１２０Ａ、１２０Ｂ、
１２０Ｃ、１２０Ｄと、ラッチ部１２０Ａ〜１２０Ｄに
それぞれ接続されてシンドロームビットを検索し訂正す
る４個の誤り訂正回路１３０Ａ、１３０Ｂ、１３０Ｃ、
１３０Ｄと、これら誤り訂正回路１３０Ａ〜１３０Ｄに
それぞれ接続される出力デコーダ１４０Ａ、１４０Ｂ、
１４０Ｃ、１４０Ｄと、これら出力デコーダ１４０Ａ〜
１４０Ｄの出力信号が入力される出力バッファ１６０
と、及び出力パッド１７０とから構成される。In the case of the normal mode shown in FIG. 1, subcell arrays 100A, 100B, 100C and 100 are divided into four and include normal cells and parity cells.
D, four sense amplifier sections 110A, 110B, 110C and 110D, which are respectively connected to the bit lines of these sub cell arrays 100A to 100D and each have a normal sense amplifier and a parity sense amplifier, and these sense amplifier sections 110A to 110D. Four latch sections 120A, 120B for temporarily latching the output signals of
120C and 120D and four error correction circuits 130A, 130B and 130C, which are respectively connected to the latch units 120A to 120D to search for and correct syndrome bits.
130D and output decoders 140A and 140B connected to the error correction circuits 130A to 130D, respectively.
140C, 140D, and these output decoders 140A-
Output buffer 160 to which the output signal of 140D is input
And an output pad 170.
【００１２】さらに、所定のアドレス信号Ａｉ、バーＡ
ｉ及びＡｊ、バーＡｊを入力として、サブセルアレイ１
００Ａ〜１００Ｄをそれぞれ選択するためのブロック選
択信号Ｂ０〜Ｂ３を発生するブロック選択回路１５０
と、ブロック選択信号Ｂ０〜Ｂ３を入力としてセンスア
ンプ部１１０Ａ〜１１０Ｄをそれぞれ選択するセンスア
ンプ部選択信号φＳＡ０〜φＳＡ３を発生するセンスア
ンプ部選択回路１５０Ａと、アドレス信号Ａｉ、バーＡ
ｉ、Ａｊ、バーＡｊ及びＡｋ、バーＡｋを入力としてプ
リデコーディング信号ＳＡＤ０〜ＳＡＤ７を発生し、こ
れらを出力デコーダ１４０Ａ〜１４０Ｄに供給すること
により、３２ビットの誤り訂正回路１３０Ａ〜１３０Ｄ
の出力をそれぞれ１６ビットずつに分割し、各出力デコ
ーダが出力バッファ１６０に伝送するようにするための
プリデコーダ１４０とを有する。Further, a predetermined address signal Ai and a bar A
i and Aj, and bar Aj as input, the sub cell array 1
Block selection circuit 150 for generating block selection signals B0 to B3 for selecting 00A to 100D, respectively.
And a sense amplifier section selection circuit 150A for generating sense amplifier section selection signals .phi.SA0 to .phi.SA3 for selecting the sense amplifier sections 110A to 110D by inputting the block selection signals B0 to B3, respectively, and an address signal Ai and a bar A.
32 bit error correction circuits 130A to 130D are generated by generating predecoding signals SAD0 to SAD7 using i, Aj, bars Aj and Ak, and bar Ak as inputs and supplying these to output decoders 140A to 140D.
Output is divided into 16 bits, and each output decoder has a predecoder 140 for transmission to the output buffer 160.
【００１３】図２に示すように、ブロック選択回路１５
０は、アドレス信号Ａｉ、バーＡｉ、Ａｊ、バーＡｊを
入力として、４個のサブセルアレイ１００Ａ〜１００Ｄ
を選択するための４個のブロック選択信号Ｂ０〜Ｂ３を
発生するＮＡＮＤゲートＮＤ５０〜ＮＤ５３及びインバ
ータＩ５０〜Ｉ５３から構成される。図３に示すよう
に、センスアンプ部選択回路１５０Ａは、ブロック選択
回路１５０から入力されるブロック選択信号Ｂ０〜Ｂ３
を入力としてセンスアンプ部選択信号φＳＡ０〜φＳＡ
３を発生するインバータＩ６１〜Ｉ６８で構成される。
図４に示すように、プリデコーダ１４０は、アドレス信
号Ａｉ、バーＡｉ、Ａｊ、バーＡｊ、及びＡｋ、バーＡ
ｋを入力としてプリデコーディング信号ＳＡＤ０〜ＳＡ
Ｄ７を発生するＮＡＮＤゲートＮＤ７１〜ＮＤ７８及び
インバータＩ７１〜Ｉ７８とから構成される。As shown in FIG. 2, the block selection circuit 15
0 receives the address signal Ai, the bars Ai, Aj, and the bar Aj as input, and has four sub cell arrays 100A to 100D.
It is composed of NAND gates ND50 to ND53 and inverters I50 to I53 for generating four block selection signals B0 to B3 for selecting. As shown in FIG. 3, the sense amplifier section selection circuit 150A includes block selection signals B0 to B3 input from the block selection circuit 150.
To the sense amplifier section selection signals φSA0 to φSA
It is composed of inverters I61 to I68 that generate 3 (3).
As shown in FIG. 4, the predecoder 140 includes address signals Ai, Ai, Aj, Aj, Ak, and Ak.
Predecoding signals SAD0 to SA with k as input
It is composed of NAND gates ND71 to ND78 for generating D7 and inverters I71 to I78.
【００１４】上記構成において、センスアンプ部１１０
Ａ〜１１０Ｄ、ラッチ部１２０Ａ〜１２０Ｄ、誤り訂正
回路１３０Ａ〜１３０Ｄ及び出力デコーダ１４０Ａ〜１
４０Ｄは、４個のサブセルアレイ１００Ａ〜１００Ｄに
分割配置したことに伴いそれぞれ４個ずつ備えられ、サ
ブセルアレイの数と対応して同数となっている。なお、
センスアンプ部１１０Ａ〜１１０Ｄ及び誤り訂正回路１
３０Ａ〜１３０Ｄにおいて各ブロック当り３８個のセン
スアンプが必要な理由は、３２ビットのノーマルデータ
用のセンスアンプと６ビットのパリティデータ用のセン
スアンプを使うためである。この６個のパリティデータ
は、３２ビットのノーマルデータに含まれる唯一つのビ
ット欠陥を救済するために使う。In the above structure, the sense amplifier section 110
A-110D, latch units 120A-120D, error correction circuits 130A-130D, and output decoders 140A-1.
40D are provided for each of the four sub-cell arrays 100A to 100D, and four sub-cell arrays 100A to 100D are provided. In addition,
Sense amplifier units 110A to 110D and error correction circuit 1
The reason why 38 sense amplifiers are required for each block in 30A to 130D is that a sense amplifier for 32 bits of normal data and a sense amplifier for 6 bits of parity data are used. The 6 pieces of parity data are used to repair the only bit defect included in the 32-bit normal data.
【００１５】図１の本実施例の構成上の特徴は、電流消
費の減少及び動作速度改善のためにメモリセルアレイを
４個のサブセルアレイに分け、ビット性欠陥を救済する
ために誤り訂正回路を各サブセルアレイ毎に備え多重誤
り訂正回路としたところにある。つまり、４個のサブセ
ルアレイ１００Ａ〜１００Ｄは相互に独立的に動作し、
誤り訂正回路１３０Ａ〜１３０Ｄが各サブセルアレイ１
００Ａ〜１００Ｄにそれぞれ備えられているので、一つ
のサブセルアレイの誤り訂正回路は他のサブセルアレイ
のセンスアンプ部の影響を受けないようになっている。
すなわち、図６の従来の回路で使われた１２８個のセン
スアンプ（ノーマル）の出力を受ける誤り訂正回路２０
Ａの代りに、サブセルアレイ１個当り３２個のセンスア
ンプ（ノーマル）の出力を受けて処理する３２ビットの
誤り訂正回路１３０Ａ〜１３０Ｄを４個備えてなってい
る。The structure of this embodiment shown in FIG. 1 is characterized in that the memory cell array is divided into four sub cell arrays in order to reduce the current consumption and improve the operation speed, and an error correction circuit is provided to relieve bit defects. A multiple error correction circuit is provided for each sub cell array. That is, the four sub cell arrays 100A to 100D operate independently of each other,
The error correction circuits 130A to 130D are used for each sub cell array 1
Since they are provided in each of 00A to 100D, the error correction circuit of one sub cell array is not affected by the sense amplifier section of the other sub cell array.
That is, the error correction circuit 20 that receives the outputs of 128 sense amplifiers (normal) used in the conventional circuit of FIG.
Instead of A, four 32-bit error correction circuits 130A to 130D for receiving and processing the outputs of 32 sense amplifiers (normal) per sub-cell array are provided.
【００１６】そして、図２に示すように、ブロック選択
回路１５０は、サブセルアレイが４個に分けられて配置
されているので、２組のアドレス信号Ａｉ、バーＡｉ及
びＡｊ、バーＡｊを受け、ＮＡＮＤゲートＮＤ５０〜Ｎ
Ｄ５３とインバータＩ５０〜Ｉ５３を介して４個のブロ
ック選択信号Ｂ０〜Ｂ３を発生するようになっている。As shown in FIG. 2, the block selection circuit 150 has four sub-cell arrays arranged so that it receives two sets of address signals Ai, Ai and Aj, and Aj. NAND gates ND50 to N
Four block selection signals B0 to B3 are generated via D53 and inverters I50 to I53.
【００１７】本実施例のノーマルモードの場合における
動作の流れは次の通りである。データの出力動作時、サ
ブセルアレイ１００Ａ〜１００Ｄのうち、例えばサブセ
ルアレイ１００Ａから出力されるデータの中でノーマル
データはセンスアンプ部１１０Ａ内のノーマルセンスア
ンプで感知され、パリティデータはパリティセンスアン
プで感知される。そして、このノーマルデータ及びパリ
ティデータはラッチ部１２０Ａでラッチされる。次に、
これらのデータは誤り訂正回路１３０Ａへ送られ、もし
もシンドロームビットが発見された場合には誤り訂正回
路１３０Ａで訂正される。その後、このデータは出力デ
コーダ１４０Ａでデコーディングされ、出力バッファ１
６０を経てチップの外部に出力される。The flow of operation in the normal mode of this embodiment is as follows. In the data output operation, of the sub cell arrays 100A to 100D, for example, the normal data among the data output from the sub cell array 100A is detected by the normal sense amplifier in the sense amplifier unit 110A, and the parity data is detected by the parity sense amplifier. To be done. Then, the normal data and the parity data are latched by the latch unit 120A. next,
These data are sent to the error correction circuit 130A, and if the syndrome bits are found, they are corrected by the error correction circuit 130A. Thereafter, this data is decoded by the output decoder 140A, and output buffer 1
It is output to the outside of the chip via 60.
【００１８】ここで、サブセルアレイ１００Ａが選択さ
れてセンスアンプ部１１０Ａ、ラッチ部１２０Ａ、誤り
訂正回路１３０Ａ、及び出力デコーダ１４０Ａが動作さ
れる時、選択されないサブセルアレイ１００Ｂ、１００
Ｃ、１００Ｄ、センスアンプ部１１０Ｂ、１１０Ｃ、１
１０Ｄ、ラッチ部１２０Ｂ、１２０Ｃ、１２０Ｄ、誤り
訂正回路１３０Ｂ、１３０Ｃ、１３０Ｄ、及び出力デコ
ーダ１４０Ｂ、１４０Ｃ、１４０Ｄはディスエーブル状
態にあるので、電流消費が従来の回路に比べて顕著に減
少することが分る。Here, when the sub cell array 100A is selected and the sense amplifier section 110A, the latch section 120A, the error correction circuit 130A, and the output decoder 140A are operated, the sub cell arrays 100B and 100 that are not selected are selected.
C, 100D, sense amplifier sections 110B, 110C, 1
Since 10D, the latch units 120B, 120C and 120D, the error correction circuits 130B, 130C and 130D, and the output decoders 140B, 140C and 140D are in the disabled state, the current consumption may be significantly reduced as compared with the conventional circuit. I understand.
【００１９】図５は、本実施例の半導体メモリ装置がペ
ージモードで動作する場合を示す図である。同図におい
て、ブロック選択回路１５０の入力は図１のノーマルモ
ードの場合のようにアドレス信号Ａｉ、バーＡｉ及びＡ
ｊ、バーＡｊに接続されず、電源電圧Ｖｃｃに接続され
る。このような接続の転換は半導体メモリ装置の上層部
に形成される金属層の変更によって可能である。すなわ
ち、ブロック選択回路１５０の入力端を金属層を通じて
電源電圧Ｖｃｃに連結すればよい。すると、ブロック選
択回路１５０の入力が論理“ハイ”のＣＭＯＳ論理レベ
ルである電源電圧Ｖｃｃに接続されるので、ブロック選
択信号Ｂ０〜Ｂ３が全て活性化され、図５の全てのサブ
セルアレイ１００Ａ〜１００Ｄが選択されることにな
る。FIG. 5 is a diagram showing a case where the semiconductor memory device of this embodiment operates in the page mode. In the figure, the input of the block selection circuit 150 is the address signals Ai, Ai and A as in the normal mode of FIG.
j, not connected to the bar Aj, but connected to the power supply voltage Vcc. The connection can be changed by changing the metal layer formed on the upper layer of the semiconductor memory device. That is, the input terminal of the block selection circuit 150 may be connected to the power supply voltage Vcc through the metal layer. Then, since the input of the block selection circuit 150 is connected to the power supply voltage Vcc which is the logic "high" CMOS logic level, all the block selection signals B0 to B3 are activated and all the sub cell arrays 100A to 100D of FIG. Will be selected.
【００２０】また、図３のセンスアンプ部選択回路１５
０Ａに入力されるブロック選択信号Ｂ０〜Ｂ３が全部活
性化されているので、信号φＳＡ０〜ＳＡ３も全部活性
化され、全てのセンスアンプ部１１０Ａ〜１１０Ｄを駆
動させる。そして、誤り訂正回路１３０Ａ〜１３０Ｄを
介して誤り訂正された各３２ビットのデータは出力デコ
ーダ１４０Ａ〜１４０Ｄに供給され、それぞれの出力デ
コーダ１４０Ａ〜１４０Ｄはプリデコーディング信号Ｓ
ＡＤ０〜ＳＡＤ７により１６ビットずつデータを順に出
力バッファ１６０に伝送することにより、ページモード
での誤り訂正動作が行われる。Further, the sense amplifier section selection circuit 15 of FIG.
Since the block selection signals B0 to B3 input to 0A are all activated, all the signals φSA0 to SA3 are also activated and drive all the sense amplifier units 110A to 110D. The 32-bit data that has been error-corrected via the error correction circuits 130A to 130D is supplied to the output decoders 140A to 140D, and the output decoders 140A to 140D respectively output the predecoding signal S.
The error correction operation in the page mode is performed by sequentially transmitting 16-bit data to the output buffer 160 by AD0 to SAD7.
【００２１】[0021]
【発明の効果】上述したように本発明は、誤り訂正回路
を内蔵する半導体メモリ装置でのノーマルモード時に消
耗する無駄な電力消費を減少させ、簡単な方法で金属層
への連結状態を変更してノーマルモードとページモード
に対応した動作モードに変更できるという効果がある。As described above, the present invention reduces wasteful power consumption in a normal mode in a semiconductor memory device having an error correction circuit, and changes a connection state to a metal layer by a simple method. There is an effect that it can be changed to an operation mode corresponding to the normal mode and the page mode.
【図１】本発明の実施例による多重誤り訂正回路を内蔵
する半導体メモリ装置のブロック図（ノーマルモード動
作時）。FIG. 1 is a block diagram of a semiconductor memory device including a multiple error correction circuit according to an embodiment of the present invention (during normal mode operation).
【図２】図１の回路のブロック選択回路の一例を示す回
路図。FIG. 2 is a circuit diagram showing an example of a block selection circuit of the circuit of FIG.
【図３】図１の回路のセンスアンプ部選択回路の一例を
示す回路図。FIG. 3 is a circuit diagram showing an example of a sense amplifier section selection circuit of the circuit of FIG.
【図４】図１の回路のプリデコーダの一例を示す回路
図。FIG. 4 is a circuit diagram showing an example of a predecoder of the circuit of FIG.
【図５】本発明の他の実施例による多重誤り訂正回路を
内蔵する半導体メモリ装置のブロック図（ページモード
動作時）。FIG. 5 is a block diagram of a semiconductor memory device incorporating a multiple error correction circuit according to another embodiment of the present invention (during page mode operation).
【図６】従来の誤り訂正回路を内蔵する半導体メモリ装
置のブロック図。FIG. 6 is a block diagram of a semiconductor memory device incorporating a conventional error correction circuit.
１００Ａ〜１００Ｄ サブセルアレイ １１０Ａ〜１１０Ｄ センスアンプ部 １２０Ａ〜１２０Ｄ ラッチ部 １３０Ａ〜１３０Ｄ 誤り訂正回路 １４０Ａ〜１４０Ｄ 出力デコーダ １４０ プリデコーダ １５０ ブロック選択回路 １５０Ａ センスアンプ部選択回路 １６０ 出力バッファ １７０ 出力パッド Ａｉ、バーＡｉ アドレス信号 Ａｊ、バーＡｊ アドレス信号 Ａｋ、バーＡｋ アドレス信号 Ｂ０〜Ｂ３ ブロック選択信号 φＳＡ０〜φＳＡ３ センスアンプ部選択信号 ＳＡＤ０〜ＳＡＤ７ プリデコーディング信号 100A to 100D Sub cell array 110A to 110D Sense amplifier section 120A to 120D Latch section 130A to 130D Error correction circuit 140A to 140D Output decoder 140 Predecoder 150 Block selection circuit 150A Sense amplifier section selection circuit 160 Output buffer 170 Output pad Ai, Bar Ai Address signal Aj, bar Aj address signal Ak, bar Ak address signal B0 to B3 block selection signal φSA0 to φSA3 sense amplifier section selection signal SAD0 to SAD7 predecoding signal
Claims (5)
を行うようになった半導体メモリ装置において、 複数のサブセルアレイに分割されたメモリセルアレイ
と、 これらのサブセルアレイにそれぞれ接続された複数のセ
ンスアンプ部と、 これらのセンスアンプ部にそれぞれ接続された複数の誤
り訂正回路と、 これらの誤り訂正回路にそれぞれ接続された出力デコー
ダとを備え、 ノーマルモードではサブセルアレイのうちいずれか一つ
が選択されて動作し、ページモードではサブセルアレイ
全てが選択されて動作するようにされていることを特徴
とする半導体メモリ装置。1. A semiconductor memory device adapted to generate parity data and perform an error correction operation, and a memory cell array divided into a plurality of sub cell arrays, and a plurality of sense amplifiers respectively connected to the sub cell arrays. Section, a plurality of error correction circuits connected to these sense amplifier sections, and an output decoder connected to each of these error correction circuits. In normal mode, one of the sub cell arrays is selected. A semiconductor memory device, wherein the semiconductor memory device is operated, and in the page mode, all sub-cell arrays are selected and operated.
のアドレス信号を入力とし、ページモードで動作する場
合には電源電圧を入力として選択動作を行うブロック選
択回路を更に備える請求項１記載の半導体メモリ装置。2. The semiconductor device according to claim 1, further comprising a block selection circuit that performs a selection operation using a plurality of address signals as inputs when operating in a normal mode and a power supply voltage as input when operating in a page mode. Memory device.
のセンスアンプ部のうちいずれか一つのセンスアンプ部
と、これに対応する誤り訂正回路とが動作し、ページモ
ードで動作する時には、複数のセンスアンプ部と対応す
る誤り訂正回路とが全部動作するようになっている請求
項２記載の半導体メモリ装置。3. When operating in a normal mode, one of a plurality of sense amplifier units and an error correction circuit corresponding thereto operates, and when operating in a page mode, a plurality of sense amplifier units are operated. 3. The semiconductor memory device according to claim 2, wherein the amplifier section and the corresponding error correction circuit are all operable.
御するプリデコーダを更に備える請求項１〜３のいずれ
か１項に記載の半導体メモリ装置。4. The semiconductor memory device according to claim 1, further comprising a predecoder that controls a data access operation of the output decoder.
パリティデータを発生して誤り訂正動作を行うようにな
った半導体メモリ装置において、 複数のサブセルアレイに分割されたメモリセルアレイ
と、 サブセルアレイの選択を行うブロック選択回路と、 各サブセルアレイにそれぞれ接続された複数のセンスア
ンプ部と、 各センスアンプ部からの出力信号をラッチする複数のラ
ッチ回路と、 これらラッチ回路に接続された多重誤り訂正回路と、 多重誤り訂正回路に接続された出力デコーダと、 出力デコーダからの出力信号を入力とする出力バッファ
とを備え、 ブロック選択回路の入力端に入力信号を伝える金属層の
連結状態を変更して入力信号を切り換えることでブロッ
ク選択回路の出力信号の状態が変化し、それにより動作
モードの変更が可能とされていることを特徴とする半導
体メモリ装置。5. A metal layer for signal transmission,
In a semiconductor memory device adapted to generate parity data and perform an error correction operation, a memory cell array divided into a plurality of sub cell arrays, a block selection circuit for selecting a sub cell array, and a sub cell array connected to each sub cell array. A plurality of sense amplifier units, a plurality of latch circuits for latching output signals from the respective sense amplifier units, a multiple error correction circuit connected to these latch circuits, and an output decoder connected to the multiple error correction circuit, The output signal of the block selection circuit is provided by changing the connection state of the metal layer that transmits the input signal to the input terminal of the block selection circuit by switching the input signal by providing the output buffer from the output decoder. Change, and thereby the operation mode can be changed. Location.
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