JPH0618618A - 集積回路波形なまり箇所検出方法 - Google Patents

Abstract

(57)【要約】 【目的】 設計された集積回路のマスクパターンから論
理素子を認識し、その接続関係が特性的な条件を満たし
正しく行われているかどうか判断可能にする。 【構成】 設計された集積回路マスクパターンから、回
路の各構成要素のサイズとその接続関係に関連して定ま
る回路特性情報を抽出し、設計上の特性許容値に対する
適否を検出する集積回路波形なまり箇所検出方法におい
て、集積回路マスクパターンから各素子の認識を行って
素子情報及び素子接続情報を抽出する段階と、素子情報
及び素子接続情報と、製造時のプロセス定数に基づい
て、回路の各構成要素の回路特性情報を抽出する段階
と、素子情報及び素子接続情報に基づいて、論理素子接
続情報を抽出する段階と、回路特性情報と論理素子接続
情報から、その論理素子の接続関係が特性的に正しく行
われているかどうか、前記設計上の特性許容値と照合し
検出する段階とから不所望な信号波形のなまりや遅延を
生ずる箇所を検出することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路マスクパターン
の検証方法、特に信号の波形のなまりや遅延を考慮して
マスクパターンを設計する際に設定される特性的な条件
により、なまり箇所を検出できる集積回路波形なまり箇
所検出方法に関する。

【０００２】

【従来の技術】集積回路を設計する場合、設計者が意図
した回路特性が得られるまで論理・回路シュミレーショ
ンを繰り返し、機能の確認が行われて回路の最適化が図
られる。回路シュミレーションは設計した回路をＲ、Ｃ
等の等価回路で表し、タイムステップで切って微分方程
式を解くものである。しかし、その時決定された素子の
Ｒ、Ｌ、Ｃ等の特性パラメータがマスクパターン設計後
も保証されているとは限らない。例えば、抵抗値に影響
するＡｌ配線の線幅、コンタクトホールの径やホール周
辺のマージン等が設計規約に則っているか否か保証され
ていない。

【０００３】そのため、実際に設計されたマスクパター
ンデータから回路動作を制御する特性パラメータを計算
して特性検証を行う必要がある。特性検証としては、ト
ランジスタレベルで回路素子を認識し、次いで各素子間
の接続情報を抽出する。接続情報の抽出方法としては、
デジタルデータで表現された図形情報に対して図形演算
を施し、各素子の認識及びその端子図形の位相関係の認
識を行って得られる方法が知られている。次いで絶縁膜
の厚み、配線の導電率、拡散深さ等のプロセス定数と、
マスクパターンから抽出した各素子の面積、寸法とから
特性パラメータを計算し、次いで回路シュミレーション
入力データへ変換し、回路シュミレーションを行う方法
等が知られている。

【０００４】

【発明が解決しようとする課題】一般に、マスクパター
ンを構成する各回路を伝搬する信号は、その回路の特性
や寄生効果により、信号波形のなまりや遅延を生じるた
め、それらを考慮して設計を行う必要がある。例えば、
クロック信号を集積回路内の各回路に供給する回路は、
インバータを構成要素とする木構造上の回路によって実
現される場合が多いが、クロック信号線の負荷やファン
アウト等による信号遅延を減少させるため、それらに対
して条件を設定し、設計する場合が多い。しかし、回路
シュミレーションにより特性検証を行うとすると、ＬＳ
Ｉでは素子数が膨大なため一度に行うことは不可能であ
り、逐次部分的に行わざるを得ず、多大な時間を要して
しまう。

【０００５】本発明は上記課題を解決するためのもの
で、設計されたマスクパターンから論理素子を認識し、
その論理素子の接続関係が特性的な条件を満たし、正し
く行われているかどうかを容易に判断できる集積回路波
形なまり箇所検出方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、設計された集
積回路マスクパターンから、回路の各構成要素のサイズ
とその接続関係に関連して定まる回路特性情報を抽出
し、設計上の特性許容値に対する適否を検出する集積回
路波形なまり箇所検出方法において、前記集積回路マス
クパターンから各素子の認識を行って素子情報及び素子
接続情報を抽出する段階と、前記素子情報及び素子接続
情報と、製造時のプロセス定数に基づいて、回路の各構
成要素の回路特性情報を抽出する段階と、前記素子情報
及び素子接続情報に基づいて、論理素子接続情報を抽出
する段階と、前記回路特性情報と論理素子接続情報か
ら、その論理素子の接続関係が特性的に正しく行われて
いるかどうか、前記設計上の特性許容値と照合し検出す
る段階と、からなることを特徴とする。

【０００７】

【作用】本発明によれば、集積回路マスクパターンから
回路の各構成要素のサイズとその接続関係に関連して定
まる回路特性パラメータを抽出し、抽出した特性パラメ
ータを、信号波形のなまりや遅延に関して設定される設
計上の特性的な条件とを照合するようにしたものであ
り、比較照合によって能率的に、その誤り箇所を検出
し、不所望な信号波形のなまりや遅延を生ずる箇所を検
出することが可能となる。

【０００８】

【実施例】以下、本発明を実施例に基づいて詳述する。
図１は本発明の一実施例に係わる集積回路マスクパター
ンの検証方法の手順を説明する図、図２は本発明の説明
用の回路図、図３は設計上の特性的条件の例を説明する
図、図４はマスクパターンのデジタルデータとしての取
り込みを説明する図、図５は素子認識を説明する図、図
６は各節点の位相関係の認識を説明する図、図７は特性
パラメータの例を示す図、図８は特性パラメータの算出
方法を説明する図、図９は論理素子接続情報の抽出を説
明する図、図１０は論理素子接続情報の例を示す図、図
１１は図２の回路図を回路特性を考慮して修正した図で
ある。まず、ステップＳ１において回路設計がなされ、
原回路図が作成される。この時意図した回路特性を得る
ために、ステップＳ２において回路シュミレーションを
行い回路の最適化が図られる。この際、回路を設計する
場合の特性上の条件が決定される。例えば、図２の節点
ａから入力した信号は、インバータＧ１において、その
上に図示したような波形１０となる。この波形の信号が
次段のインバータＧ２に至る時には波形はなまり、その
上に図示したような波形１１となる。このなまりの程度
は、前段のドライブ素子の特性や後段の配線長やファン
アウトに依存している。

【０００９】これらの条件は、論理素子サイズ（ゲート
サイズ）に依存した駆動能力、出力端子に付く負荷容量
やファンアウトの許容範囲等で設定される。ここでは、
図２のような論理回路を設計する場合を例にとり、その
特性的な条件として、図３のような条件が設定されたも
のとして、以下説明する。

【００１０】図３に示すファンアウトは、基準をインバ
ータＩＮＶ１のゲートサイズとし、それを指数１として
定義する。ゲートサイズはＭＯＳトランジスタのスイッ
チング速度を決める値であり、ＰＭＯＳトランジスタの
ゲート長／ゲート幅とＮＭＯＳトランジスタのゲート長
／ゲート幅との比で定義され、通常ゲート幅は一定であ
るのでゲート長の比で定義される。例えば、インバータ
ＩＮＶ１はゲートサイズ２０／１０（μｍＰ／Ｎ）、出
力負荷容量０．６〜０．８ｐｆ、後段に１ないし２個の
インバータＩＮＶ１の接続が可能であることを示してい
る。また、インバータＩＮＶ２はゲートサイズ４０／２
０（μｍＰ／Ｎ）、出力負荷容量０．８〜１．０ｐｆ、
後段に２ないし４個のインバータＩＮＶ１の接続が可能
であることを示している。また２ＮＡＮＤは、ゲートサ
イズ２０／１０（μｍＰ／Ｎ）、出力負荷容量０．６〜
０．８ｐｆ、後段に１ないし２個のインバータＩＮＶ１
の接続が可能であることを示している。

【００１１】次いでステップＳ３においてこの原回路図
と図３で説明した特性上の条件を基にしてマスクパター
ンが設計される。次いでステップＳ４においてマスクパ
ターンをデジタイズする。これは、設計したマスクパタ
ーンをデジタルデータとしてコンピュータに取り込む作
業であり、層別にパターンの輪郭をベクトルデータとし
て持つようにする。例えば、マスクパターンが図４
（ａ）に示すようなものであるとすると、各パターンを
図４（ｂ）に示すように、アルミ層１３、ポリシリコン
層１４、拡散層１５、コンタクトホール１６、ウェル層
１７のように認識して取り込む。

【００１２】次いでステップ５において、このデジタル
データに基づいて、素子認識を行い、回路素子情報とそ
の回路素子間の接続情報が抽出される。これはデジタル
データで表現された図形情報に対して、図形演算を施
し、各素子の認識および各ノード（節点）の位相関係の
認識を行うことによりなされる。

【００１３】各素子の認識を行うためには、例えば、あ
る特定の拡散層だけからなる領域は抵抗素子と認識し、
図５（ａ）に示すように、ある特定の拡散層にポリシリ
コン層が重なっている領域は、図５（ｂ）に示すように
ＭＯＳトランジスタとし、図５（ｃ）に示すような素子
として認識する。位相関係の認識は、例えば図６に示す
ように、領域２０に対して領域２１、２２、２３の位置
関係がどのようになっているかをみるものであり、領域
２０に対して、領域２１は囲まれ（contained)、領域２
２は離間し(not contained) 、領域２３は交わっている
(meet)というように認識する。

【００１４】次いでステップＳ６において、ステップＳ
５で抽出された回路素子情報とその回路素子間の接続情
報とより、各素子と配線の面積・寸法等を抽出し、プロ
セス定数を考慮して各素子の特性パラメータを算出す
る。素子、配線の面積・寸法の算出方法は、例えばステ
ップＳ５の図形演算で得られた回路素子毎あるいは配線
毎の抽出図形をベクトルデータで表現し算出できる。特
性パラメータの算出方法は、例えば出力端子の負荷容量
は、その端子がつながる配線図形の面積と接続している
全てのトランジスタのゲート図形の面積とプロセス定数
で算出できる。

【００１５】図７は図２の回路の各節点ａ〜ｅにおける
負荷容量の算出例を示したものである。図８（ａ）はト
ランジスタに関する特性パラメータの算出方法を示し、
特定の拡散層３０にポリシリコン層３１が重なってトラ
ンジスタとして認識され、 ゲート部３２の面積Ｓ ゲート周囲長Ｒ ゲート長Ｌ＝ＭＩＮ（Ｌ１，Ｌ２） ゲート幅Ｗ＝Ｒ−（Ｌ１＋Ｌ２） ゲート容量Ｃ＝Ｓ×（単位容量値） として求められる。

【００１６】図８（ｂ）コンデンサに関する特性パラメ
ータの算出方法を示し、拡散層３３とポリシリコン層３
４が交わってゲート部３５を形成し、 ゲート部３５の面積Ｓ ゲート周囲長Ｒ ゲート容量Ｃ＝Ｓ×（単位容量値） として求められる。

【００１７】図８（ｃ）は抵抗に関する特性パラメータ
の算出方法を示し、抵抗素子３６の両端は配線３７に接
続し、 抵抗部面積Ｓ 抵抗の幅Ｗ＝（Ｗ１＋Ｗ２）／２ 抵抗の長さＬ＝Ｓ／Ｗ 抵抗値Ｒ＝Ｌ／Ｗ×（比抵抗） として求められる。

【００１８】図８（ｄ）は節点寄生容量に関する特性パ
ラメータの算出方法を示し、基板３８に対して配線３９
が酸化膜４０を介して形成されると、基板との間に容量
が形成され、 配線図形の面積Ｓ 配線図形の周囲長Ｌ ノード寄生容量Ｃ＝Ｓ×（単位容量／面積）＋Ｌ×（単
位容量／周囲長） として求められる。

【００１９】次いでステップＳ７において、ステップＳ
５で得られた素子情報と素子接続情報に基づいて、論理
素子接続情報を抽出する。個々のトランジスタから論理
素子を認識する方法としては、ＰトランジスタとＮトラ
ンジスタの接続している節点（ＰＮノード）を論理素子
の出力端子とし、その節点から電源ＶＤＤ、グランドに
至るまでのトランジスタ群を論理抽出の基本とする。図
８（ａ）においては、トランジスタＮ１とトランジスタ
Ｐ１、Ｐ２が接続している節点からＶＤＤ、ＧＮＤに到
る４つのトランジスタが１グループとして認識される。
次いで、１グループのトランジスタ群よりＰ側とＮ側の
双方のトランジスタのゲート入力信号の組み合わせを対
照させ、同じもののみ抽出したトランジスタ群を１論理
素子を構成するトランジスタとする。図８（ａ）のＰ型
のａとＮ型のｂのゲート入力信号の組み合わせ（Ａ，
Ｂ）が等しいため、Ｐ１、Ｐ２、Ｎ１、Ｎ２が１論理素
子を構成するトランジスタ群として抽出される。

【００２０】そして、Ｐ側とＮ側でそれらの接続関係を
調べ、論理素子の種類を特定する。図８（ａ）におい
て、Ｐ１、Ｐ２は並列に接続しており、その入力信号は
ＯＲ（Ａ，Ｂ）の関係にあるとし、Ｎ１、Ｎ２は直列に
接続しており、その入力信号はＡＮＤ（Ａ，Ｂ）の関係
にあるとすると、ＣＭＯＳ論理の場合、Ｐ型とＮ型は相
補的な関係にあり、この場合その条件を満たしており、
ＮＡＮＤゲートに該当することになる。図８（ａ）に示
す回路は、図８（ｂ）に示すようなシンボルとして回路
図上に表現される。

【００２１】このようにして認識された論理素子の接続
関係を調べることにより、論理素子接続情報を抽出す
る。この時、１論理素子を構成するトランジスタの素子
サイズ（ゲートサイズ）の情報を付与しておく。これに
より、図３のように設定された条件との適合を調べる。
このような方法により図２の回路から得た論理素子接続
情報の例を図１０に示す。

【００２２】次いでステップＳ８において、ステップＳ
６で得られた特性パラメータ情報に基づいて、ステップ
Ｓ７で得られた論理素子相互の接続関係が、ステップＳ
２で設定された図３のような特性上の条件を満たしてい
るかどうか検証する。これを図１０と図１１を例に説明
する。図１０の各節点ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、
ｈ、ｉ、ｊの負荷容量Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、
Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０はステップＳ６におい
て図７のように算出している。そして、各論理素子のゲ
ートサイズを判断してステップＳ２における図２のよう
な駆動能力に関する条件を満たしているかどうかを検証
する。例えば、インバータＧ１は、ゲートサイズが４０
／２０であるので図３によりＩＮＶ２であることが分
り、その後段に接続しているＧ２、Ｇ６はゲートサイズ
が２０／１０であるのでＩＮＶ１、Ｇ７は２ＮＡＮＤに
該当する。従って、Ｇ１のファンアウトは４となり、図
３の条件を満たしている。さらに、Ｇ１の出力端子であ
る節点ｃの負荷容量Ｃ３も図３の条件を満たしているた
め、Ｇ１は正しく設計されていることが分かる。

【００２３】一方、インバータＧ２は、ゲートサイズが
２０／１０であるので図３によりＩＮＶ１であることが
分り、その後段に接続しているＧ３、Ｇ４、Ｇ５はゲー
トサイズが２０／１０であるのでＩＮＶ１に該当する。
従って、Ｇ２のファンアウトは３となり、図３の条件を
満たしていない。更に、Ｇ２の出力端子である節点ｄの
負荷容量Ｃ４も図３の条件を満たしていないため、Ｇ２
は誤って設計されていることが分かる。以後、同様に各
論理素子の接続関係が図３の条件を満たしているか否か
をチェックしていく。

【００２４】以上、本発明による集積回路マスクパター
ンの検証方法を一実施例について説明したが、本発明は
この実施例の方法に限定されるものではなく、この他に
も種々の様態で実施可能である。

【００２５】

【発明の効果】以上の通り本発明によれば、集積回路マ
スクパターンから抽出した回路の特性パラメータを、信
号の波形ななまりや遅延に関して設定される設計上の特
性的な条件を以て照合し、その誤り箇所を検出できる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係わる集積回路マスクパ
ターンの検証方法の手順を説明する図である。

【図２】 本発明の説明用の回路図である。

【図３】 設計上の特性的条件の例を説明する図であ
る。

【図４】 マスクパターンのデジタルデータとしての取
り込みを説明する図である。

【図５】 素子認識を説明する図である。

【図６】 各節点の位相関係の認識を説明する図であ
る。

【図７】 特性パラメータの例を示す図である。

【図８】 特性パラメータの算出方法を説明する図であ
る。

【図９】 論理素子接続情報の抽出を説明する図であ
る。

【図１０】 論理素子接続情報の例を示す図である。

【図１１】 図２の回路図を回路特性を考慮して修正し
た図である。

【符号の説明】

Ｇ１〜Ｇ８…論理素子、１０，１１…波形、１３…アル
ミ層、１４…ポリシリコン層、１５…拡散層、１６…コ
ンタクトホール、１７…ウエル層。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 設計された集積回路マスクパターンか
   ら、回路の各構成要素のサイズとその接続関係に関連し
   て定まる回路特性情報を抽出し、設計上の特性許容値に
   対する適否を検出する集積回路波形なまり箇所検出方法
   において、 前記集積回路マスクパターンから各素子の認識を行って
   素子情報及び素子接続情報を抽出する段階と、 前記素子情報及び素子接続情報と、製造時のプロセス定
   数に基づいて、回路の各構成要素の回路特性情報を抽出
   する段階と、 前記素子情報及び素子接続情報に基づいて、論理素子接
   続情報を抽出する段階と、 前記回路特性情報と論理素子接続情報から、その論理素
   子の接続関係が特性的に正しく行われているかどうか、
   前記設計上の特性許容値と照合し検出する段階と、から
   なることを特徴とする集積回路波形なまり箇所検出方
   法。