KR20040048824A - 누화 점검 방법 - Google Patents

누화 점검 방법 Download PDF

Info

Publication number
KR20040048824A
KR20040048824A KR1020030086238A KR20030086238A KR20040048824A KR 20040048824 A KR20040048824 A KR 20040048824A KR 1020030086238 A KR1020030086238 A KR 1020030086238A KR 20030086238 A KR20030086238 A KR 20030086238A KR 20040048824 A KR20040048824 A KR 20040048824A
Authority
KR
South Korea
Prior art keywords
parallel wiring
crosstalk
wiring length
parallel
driving capability
Prior art date
Application number
KR1020030086238A
Other languages
English (en)
Inventor
이와니시노부후사
Original Assignee
마쓰시타 덴키 산교 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마쓰시타 덴키 산교 가부시끼 가이샤 filed Critical 마쓰시타 덴키 산교 가부시끼 가이샤
Publication of KR20040048824A publication Critical patent/KR20040048824A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30Marginal testing, e.g. by varying supply voltage
    • G01R31/3016Delay or race condition test, e.g. race hazard test
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2853Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B3/00Line transmission systems
    • H04B3/02Details
    • H04B3/46Monitoring; Testing
    • H04B3/487Testing crosstalk effects
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/26Measuring noise figure; Measuring signal-to-noise ratio

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

레이아웃시에 누화 발생 부분을 점검하는 방법에서는 누화 발생이라고 판정되는 부분이 방대하고, 수정에는 처리 시간의 증대나 면적 증대를 초래한다. 레이아웃후에 타이밍을 고려하여 누화 발생 부분을 점검하는 방법에서는 수정이 필요해지면 되돌아가는 경우가 많아 공정수가 많아지며, 클록 등의 타이밍 맞춤을 실시한 후이기 때문에 수정이 어렵다.
병렬 배선 길이 추출 단계 S1600에 있어서, 레이아웃(1600)과 배선 피치에 따라서 다른 병렬 배선 길이의 제한치를 기술하는 피치별 기준치(100)를 입력으로서 이용하여, 인접 배선의 병렬 배선 길이를 추출한다. 피치별 병렬 배선 길이 점검 단계 S100에 있어서, 상기 병렬 배선 길이 추출 단계에서 추출한 인접 배선에 관해서 배선 피치를 계산하고, 인접 배선의 병렬 배선 길이와 피치별 기준치를 비교하여 병렬 배선 길이쪽이 큰 경우에 누화 발생 부분을 판정한다.

Description

누화 점검 방법{CROSSTALK CHECKING METHOD}
본 발명은 기본 논리 셀 또는 기능 매크로 블록을 셀 사이 배선을 접속하여 구성되는 반도체 집적 회로에 관해서, 그 레이아웃 설계에 있어서 인접한 배선 사이에서 한쪽의 배선의 신호 천이에 의해 발생하는 누화를 검사하는 누화 점검 방법에 관한 것이다.
종래 기술을 도 13a∼도 15를 이용하여 설명한다.
누화란, 인접하는 배선 사이에서 발생하는 현상으로, 인접 배선의 한쪽의 배선의 신호 변화가 다른쪽의 배선의 신호에 영향을 미치는 현상이다. 예를 도 13a, 도 13b, 도 14a 및 도 14b에 도시한다.
구동 셀(1300), 배선(1302), 피구동 셀(1301)로 구성되는 경로를 누화에 의한 영향을 미치는 측(어그레서: aggressor)이라고 하고, 구동 셀(1304), 배선(1306), 피구동 셀(1305)로 구성되는 경로를 누화에 의한 영향을 받는 측(빅팀: victim)이라고 하여 설명한다.
누화를 고려하지 않는 설계 방법에서는 배선(1302)과 배선(1306) 사이에 생기는 커플링 용량은 용량(1307) 및 용량(1308)과 같이 대접지의 용량으로서 표현하고, 지연 계산, 타이밍 검증이라는 단계에서 설계를 행한다. 따라서, 구동셀(1304)의 출력 신호 파형(1309)이나, 피구동 셀(1305)의 입력 신호 파형(1310)은 구동 셀(1304)이 용량(1308)을 갖는 배선(1306)을 구동한다고 하는 조건으로 계산되고 있으며, 배선(1306)의 배선 지연도 이들 2개의 신호 파형으로부터 배선 지연(1311)으로서 계산된다. 0.35 μm이나 0.25 μm정도까지는 이러한 설계 방법이라도 누화에 의한 영향이 미소하기 때문에 지연의 면에서 실동작과의 차이는 거의 없었다.
그러나, 상기 커플링 용량을 접지가 아니라, 용량(1312)과 같이 배선 사이의 용량으로서 그대로 나타내고, 지연 계산을 한 경우에 얻어지는 구동 셀(1304)의 출력 신호 파형(1313), 피구동 셀(1305)의 입력 신호 파형(1314), 및 출력 신호 파형(1313)과 입력 신호 파형(1314)으로부터 계산되는 배선 지연(1315)은 각각 출력 신호 파형(1309), 입력 신호 파형(1310), 배선 지연(1311)과는 다르다. 구동 셀(1300)과 구동 셀(1304)의 출력 신호 파형의 천이 방향이 동일한 경우, 예컨대, 모두 0으로부터 VDD로 변화하는 경우에는, (수학식 1)∼(수학식 3)의 관계가 성립되고, 반대로, 천이 방향이 다른 경우에는, (수학식 4)∼(수학식 6)의 관계가 성립한다. 여기서, 신호 파형 경사란 전압 0으로부터 VDD, 또는, VDD에서 0으로 신호가 천이하는 시간을 의미한다(상승, 하강의 구배가 아니다).
(수학식 1) 출력 신호 파형(1309)의 경사>출력 신호 파형(1313)
(수학식 2) 입력 신호 파형(1310)의 경사>입력 신호 파형(1314)
(수학식 3) 배선 지연(1311)>배선 지연(1315)
(수학식 4) 출력 신호 파형(1309)의 경사<출력 신호 파형(1313)
(수학식 5) 입력 신호 파형(1310)의 경사<입력 신호 파형(1314)
(수학식 6) 배선 지연(1311)<배선 지연(1315)
이들, (수학식 1)∼(수학식 6)의 부등식의 차는 커플링 용량(1312)이 커질수록 커진다. 또한, 누화의 영향을 받아 지연 변동이나 글리치(수염 모양의 펄스)가 발생하는 배선인 빅팀에 대하여 누화의 영향을 미치는 측의 배선인 어그레서의 신호 파형 경사 비율이 클수록 이 차는 커진다. 여기서 말하는 신호 파형 경사 비율이란 이하의 (수학식 7)로 계산되는 값이다.
(수학식 7) 신호 파형 경사 비율=빅팀의 신호 파형 경사/어그레서의 신호 파형 경사
즉, 출력 신호 파형(1313)의 경사/출력 신호 파형(1303)의 경사이다. 0.18 μm나 0.10 μm로 미세화가 진행함에 따라서 커플링 용량이 커져, 그 결과, (수학식 1)∼(수학식 6)으로 나타내는 부등식의 좌변과 우변의 차가 커져, 타이밍 설계상, 그 차를 무시할 수 없게 된다.
또한, 도 14a 및 도 14b에 도시한 바와 같이, 누화에 의해 발생한 글리치가 원인으로 오동작을 일으키는 경우도 있다. 도 14a 및 도 14b는 구동 셀(1304)의 출력은 변화하지 않고 구동 셀(1300)의 출력이 변화한 경우이다. 커플링 용량을 접지로 표현하고 있는 도 14a의 경우에는 구동 셀(1304)의 출력에 글리치가 일어나는 일은 없다.
그러나, 원래는 도 14b와 같이 결합 용량(1312)이 원인으로 구동 셀(1300)의 출력 신호 파형(1303)의 변화에 의해 구동 셀(1304)의 출력에 글리치(1404)가 발생한다. 이 글리치(1404)가 큰 경우 배선(1306), 피구동 셀(1305)을 전파하고, 그 후에 연결되는 플립플롭(1400)에까지 도달한다. 만약에 그 글리치가 플립플롭(1400)에 도달한 타이밍에 플립플롭(1400)에 클록이 입력된 경우, 원래, 0인 플립플롭의 출력 신호 파형(1403)이 0으로부터 VDD로 천이하는 신호(1407)로서 출력되고, 이후의 경로의 동작이 원하는 것이 아니게 된다.
그래서, 이들 문제에 대응하기 위해서 시판 툴로서 레이아웃중에 누화가 발생하는 부분을 추출하고, 수정하는 방법(예컨대, 특허 문헌 1 참조)이나, 레이아웃후에 누화가 발생하고 있는지 어떤지를 검증하는 방법(예컨대, 특허 문헌 2 참조)이 나와 있다.
우선, 레이아웃후에 누화 발생 부분을 추출하는 방법에 관해서, 도 15를 이용하여 설명한다.
P&R 단계(1500)에서는 전술한 바와 같이 배선 사이의 커플링 용량을 접지의 용량으로서 표현하고, 타이밍을 고려하면서 레이아웃을 하는 단계에서 레이아웃(1501)을 생성한다. RC 추출 단계(1502)에서는 레이아웃(1501)을 입력으로서 이용하여, 배선의 저항, 용량 성분이 기술된 RC 정보(1503)를 추출한다. 이 RC 정보(1503)에는 커플링 용량은 그대로 배선간 용량으로서 기술되어 있다. 타이밍 검증 단계(1504)에서는 RC 정보(1503)를 기초로 레이아웃(1501)을 구성하는 셀 및 배선의 지연 시간을 계산하고, 그 계산된 지연 정보를 이용하여 타이밍 해석을 행한다. 이 타이밍 해석시에 셀의 입출력 단자마다 신호가 천이하는 타이밍의 정보를 취득하여, 타이밍 정보(1505)로서 출력한다. 노이즈 해석 단계(1506)에서는 타이밍정보(1505)를 기초로 우선 모든 셀에 관해서 신호가 천이하는 타이밍을 조사한다. 다음에, 커플링 용량이 발생하고 있는 인접 배선을 추출하고, 인접 배선 각각의 구동 셀을 추출한다. 그 추출한 셀에 관해서 타이밍 정보(1505)에 기술한 신호 천이 타이밍을 조사하며, 인접 배선 사이에서 타이밍 윈도우의 중복이 생기고 있는지 어떤지를 판정한다. 만약에 타이밍 윈도우의 중복이 있는 경우에는, 수정 정보(1507)로서 출력한다. 이상의 타이밍 조사 및 타이밍 윈도우의 중복을 모든 셀에 대하여 평가한다. 이 타이밍 윈도우로부터 누화에 의한 지연 변동이 어떻게 되어 있는지를 계산하여, 정적인 타이밍 검증을 행한다. 그 결과, 타이밍을 만족하지 않는 경로와, 어디가 원인이 되고 있는지가 레포트되며, 수정하여야 할 부분이 발견된다.
다음에, 레이아웃 단계에서 누화가 발생하는 부분을 찾아내는 방법에 관해서 설명한다.
일반적으로 레이아웃 툴에서는 상기한 누화에 의해 지연 변동이 발생하고, 타이밍 에러가 일어나 있는지 어떤지를 조사하는 방법과, 누화의 예방책으로서 인접 배선의 병렬 배선 길이에 제한을 가하는 방법이 이용된다. 타이밍 에러 부분을 찾아내는 방법은 전술한 방법과 동일하기 때문에, 누화의 예방책에 관해서 설명한다.
구체예를 도 16, 도 17을 이용하여 설명한다.
레이아웃(1600) 중에 도 17에 도시한 바와 같은 인접 배선 사이에 병렬 배선이 있던 경우에, 그 병렬 배선의 길이가 레이아웃시에 입력되는 기준치(1601) 이하가 되어 있는지 어떤지를 판정하여, 만약에 기준치(1601) 이상이면 누화 발생 부분을 레이아웃 수정된다.
[특허 문헌 1]
특허 공개 평성 제7-249065호 공보(제2∼3페이지, 도 1∼도 5)
[특허 문헌 2]
특허 공개 평성 제5-243383호 공보(제2∼4페이지, 도 1∼도 7)
전술한 바와 같이 누화 발생 부분을 점검하는 방법으로서는 몇 개가 있다. 레이아웃후에 타이밍을 고려하여 누화 발생 부분을 점검하는 방법에서는 수정이 필요하게 되면 되돌아가는 경우가 많아 공정수가 많아진다. 또한, 레이아웃후에는 클록 등의 타이밍 맞춤을 실시한 후이기 때문에 수정하는 것이 어렵다.
또한, 레이아웃시에 누화 발생 부분을 점검하는 방법에서는 일률적인 병렬 배선 길이로 점검하게 되기 때문에, 누화 발생이라고 판정되는 부분이 방대해진다. 그 결과, 그 발생 부분을 수정하면 처리 시간의 증대나 면적 증대를 초래한다.
도 1은 본 발명의 제1 실시예에 따른 누화 점검 방법의 레이아웃시 누화 발생 부분의 판정에 있어서, 배선 피치에 따라서 제한용의 병렬 배선 길이를 바꾸는 방법을 나타내는 도면.
도 2a 및 도 2b는 도 1의 구체예를 나타내는 도면.
도 3은 본 발명의 제2 실시예에 따른 누화 점검 방법의 레이아웃시 누화 발생 부분의 판정에 있어서, 배선 구동 셀의 구동 능력에 따라서 제한용의 병렬 배선 길이를 바꾸는 방법을 나타내는 도면.
도 4a 및 도 4b는 도 3의 구체예를 나타내는 도면.
도 5는 본 발명의 제3 실시예에 따른 누화 점검 방법의 레이아웃시 누화 발생 부분의 판정에 있어서, 클록 배선에 주목하여 병렬 배선 길이를 점검하는 방법을 나타내는 도면.
도 6a 및 도 6b는 도 5의 구체예를 나타내는 도면.
도 7은 본 발명의 제4 실시예에 따른 누화 점검 방법의 레이아웃시 누화 발생 부분의 판정에 있어서, 인접 배선의 병렬 배선 길이로부터 지연 변동량을 계산하고, 타이밍 검증하는 방법을 나타내는 도면.
도 8a 및 도 8b는 도 7의 구체예를 나타내는 도면.
도 9는 본 발명의 제5 실시예에 따른 누화 점검 방법의 레이아웃시 누화 발생 부분의 판정에 있어서, IP 등의 구동 능력이 명확하지 않은 블록/셀에 대하여 구동 능력을 설정하고, 병렬 배선 길이를 제한하는 방법을 나타내는 도면.
도 10은 도 9에 도시하는 구동 능력 설정 단계를 보다 상세하게 단계를 나눠 기재한 도면.
도 11은 본 발명의 제6 실시예에 따른 누화 점검 방법의 레이아웃시 누화 발생 부분의 판정에 있어서, 계층 설계된 디자인에 대하여 계층에 걸쳐 인접하고 있는 인접 배선의 병렬 배선 길이를 점검하는 방법을 나타내는 도면.
도 12a 및 도 12b는 도 11에 도시하는 병렬 배선 길이 점검 방법의 구체예를 나타내는 도면.
도 13a 및 도 13b는 누화 현상을 나타내는 도면.
도 14a 및 도 14b는 누화 현상을 나타내는 도면.
도 15는 종래의 누화를 고려한 설계 플로우를 나타내는 도면.
도 16은 종래의 레이아웃시 누화 대처 방법을 나타내는 도면.
도 17은 도 16의 구체예를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
S100 : 피치별 병렬 배선 길이 점검 단계
S300 : 구동 능력별 병렬 배선 길이 점검 단계
S500 : 클록 네트 추출 단계
S501 : 어그레서/빅팀 판정 단계
S700 : 지연 변동량 계산 단계
S701 : 지연 정보 출력 단계
S900 : 구동 능력 설정 단계
S1000 : 마스터 셀 구동 능력 판정치 작성 단계
S1001 : 대상 셀 구동 능력 판정치 계산 단계
S1002 : 대상 셀 구동 능력 판정 단계
S1100 : 바운더리 정보 추출 단계
S1101 : 계층 조립 단계
S1102 : 병렬 배선 길이 점검 단계
100 : 피치별 기준치
300 : 구동 능력별 기준치
410 : 구동 능력별 병렬 배선 길이 제한치
411 : 구동 능력별 병렬 배선 길이 제한치
500 : 네트 리스트
501 : 각 셀 신호 파형의 경사 정보
700 : 지연 변동량 테이블
805 : 지연 변동량
900 : 지연 라이브러리
1000 : 마스터 셀
1001 : 대상 셀
1100 : 계층 네트 리스트
1600 : 레이아웃
상기한 과제를 해결하기 위해서 기본 논리셀 또는 매크로 블록을 셀 사이 배선으로 접속하여 구성되는 반도체 집적 회로에 있어서, 인접한 배선 사이에서 한쪽의 배선의 신호 천이에 의해 발생하는 누화를 검사하는 누화 점검 방법에 관해서 본 발명은 이하와 같은 수단을 강구한다.
제1 해결 수단으로서 본 발명에 의한 누화 점검 방법은 각각 다음과 같은 내용의 복수의 단계를 포함하는 것으로서 구성되어 있다. 즉, 병렬 배선 길이 추출단계와 피치별 병렬 배선 길이 점검 단계가다. 상기한 병렬 배선 길이 추출 단계에 있어서는, 레이아웃과 배선 피치에 따라서 다른 병렬 배선 길이의 제한치를 기술하는 피치별 기준치를 입력으로서 이용하여, 인접 배선의 병렬 배선 길이를 추출한다. 또한, 상기한 피치별 병렬 배선 길이 점검 단계에 있어서는, 상기 병렬 배선 길이 추출 단계에서 추출한 인접 배선에 관해서 배선 피치를 계산하고, 상기 인접 배선의 병렬 배선 길이와 상기 피치별 기준치를 비교하여, 상기 병렬 배선 길이쪽이 큰 경우에 누화 발생 부분을 판정한다.
이 구성에 따르면 인접 배선의 배선 피치에 따른 병렬 배선 길이 제한치(피치별 기준치)를 마련함으로써 일률적인 병렬 배선 길이 제한치로 처리하는 종래 기술에서는 수정하고 있던 부분을 수정하지 않더라도 좋고, 쓸데없는 셀 삽입이나 셀 사이징을 억제하고, 처리 공정수의 삭감을 도모할 수 있는 동시에, 면적 증가·소비 전력 증가를 억제할 수 있다.
제2 해결 수단으로서 본 발명에 의한 누화 점검 방법은 각각 다음과 같은 내용의 복수의 단계를 포함하는 것으로서 구성되어 있다. 즉, 병렬 배선 길이 추출 단계와 구동 능력별 병렬 배선 길이 점검 단계가다. 상기한 병렬 배선 길이 추출 단계에 있어서는, 레이아웃과 배선을 구동하는 셀의 구동 능력에 따라서 다른 병렬 배선 길이의 제한치를 기술하는 구동 능력별 기준치를 입력으로서 이용하여, 인접 배선의 병렬 배선 길이를 추출한다. 또한, 상기한 구동 능력별 병렬 배선 길이 점검 단계에 있어서는, 상기 병렬 배선 길이 추출 단계에서 추출한 인접 배선에 관해서 배선을 구동하는 셀의 구동 능력에 대응한 상기 구동 능력별 기준치를 추출하고, 상기 인접 배선의 병렬 배선 길이와 비교하여 상기 병렬 배선 길이쪽이 큰 경우에 누화 발생 부분을 판정한다.
이 구성에 의한 작용은 다음과 같다. 누화는 인접 배선 사이의 커플링 용량에 대하여 한쪽의 배선이 충전중에, 다른쪽의 배선이 충전을 돕거나, 방전함으로써 충전을 저해하거나 하는 것이 원인으로, 타이밍이 변화하거나, 전압이 변동하는 현상이다. 따라서, 구동 능력이 강한 쪽이 구동 능력이 약한 쪽보다도 다른 사람으로부터의 커플링 용량에의 충전, 방전의 영향을 상대적으로 받기 어려워지며, 누화에 의한 영향이 작아진다. 그 때문에, 구동 능력의 크기에 따라서 병렬 배선 길이 제한치를 변경할 수 있다. 상기한 구성에 따르면 배선을 구동하는 셀의 구동 능력에 따른 병렬 배선 길이 제한치(구동 능력별 기준치)를 마련함으로써 일률적인 병렬 배선 길이 제한치로 처리하는 종래 기술에서는 수정하고 있었던 부분을 수정하지 않더라도 좋고, 쓸데없는 셀 삽입이나 셀 사이징을 억제하며, 처리 공정수의 삭감을 도모할 수 있는 동시에, 면적 증가·소비 전력 증가를 억제할 수 있다.
제3 해결 수단으로서 본 발명에 의한 누화 점검 방법은 각각 다음과 같은 내용의 복수의 단계를 포함하는 것으로서 구성되어 있다. 즉, 병렬 배선 길이 추출 단계와 클록 네트(net) 추출 단계와 어그레서/빅팀 판정 단계가다. 상기한 병렬 배선 길이 추출 단계에 있어서는, 레이아웃과 병렬 배선 길이의 제한치를 기술하는 기준치를 입력으로서 이용하여, 인접 배선의 병렬 배선 길이를 추출한다. 또한, 상기한 클록 네트 추출 단계에 있어서는, 네트 리스트와 클록 소스 포인트를 입력으로서 이용하여, 경로를 추적하는 것에 의해, 클록 네트를 추출한다. 또한, 상기한어그레서/빅팀 판정 단계에 있어서는, 상기 네트 리스트에 기술의 셀 출력 단자에 있어서의 신호 파형 경사를 기술하는 경사 정보를 입력으로서 이용하여, 상기 병렬 배선 길이 추출 단계에서 추출하며, 또한, 상기 클록 네트 추출 단계에서 추출한 네트에 관해서 셀 출력 단자에서의 신호 파형 경사의 크기에 기초하여 인접 배선을 누화의 영향을 받는 측과 영향을 미치는 측으로 분류하고, 상기 네트가 누화의 영향을 받는 측인지 아닌지를 판정한다. 인접 배선 중 누화의 영향을 미치는 측의 배선을 어그레서라고 하며, 누화의 영향을 받아 지연 변동이나 글리치가 발생하는 쪽의 배선을 빅팀이라고 한다.
이 구성에 따르면, 클록 네트에 주목하고, 클록 네트로 누화가 발생하지 않는지 어떤지를 검증한다. 클록 네트가 누화에 의해 지연 변동하면 LSI 전체로 스큐를 맞춰 넣었던 것이 무너지고, 오동작으로 연결될 가능성이 있다. 또한, 글리치가 발생하면 예기치 않은 타이밍에 클록이 들어가고, 논리 에러가 발생하여, 오동작이 된다. 즉, 클록이 빅팀이 되는 설계는 수정해야 한다. 클록 네트는 스큐를 맞춰 넣고 있기 때문에 클록 네트를 수정하는 것이 아니라, 인접하는 네트쪽을 수정한다. 이에 따라, 시장 불량의 발생을 억제하고, 수율을 향상시킨다.
제4 해결 수단으로서 본 발명에 의한 누화 점검 방법은 각각 다음과 같은 내용의 복수의 단계를 포함하는 것으로서 구성되어 있다. 즉, 병렬 배선 길이 추출 단계와 지연 변동량 계산 단계와 지연 정보 출력 단계가다. 상기한 병렬 배선 길이 추출 단계에 있어서는, 레이아웃과 병렬 배선 길이의 제한치를 기술하는 기준치를 입력으로서 이용하여, 인접 배선의 병렬 배선 길이를 추출한다. 또한, 상기한 지연변동량 계산 단계에 있어서는, 병렬 배선 길이와, 다음과 같은 지연 변동량 테이블을 입력으로서 이용하여, 상기 병렬 배선 길이 추출 단계에서 추출한 병렬 배선 길이가 어느 정도의 지연 변동에 해당하는지 계산한다. 상기한 지연 변동량 테이블은 병렬 배선을 구동하는 셀의 구동 능력에 따라서 누화가 발생한 경우에 변동하는 지연 변동량을 기술하는 것이다. 또한, 상기한 지연 정보 출력 단계에 있어서는, 상기 지연 변동량 계산 단계에서 계산한 지연 변동량을 타이밍 검증용의 지연 정보에 출력한다.
이 구성에 따르면, 병렬 배선 길이에 기초하여 누화에 의해 변동하는 지연 변동량을 계산하고, 이것에 기인하여 타이밍 검증을 행함으로써 누화 발생 부분을 찾아낸다. 타이밍에 여유가 있는 부분에서는 인접 배선 사이의 병렬 배선 길이가 길더라도 수정할 필요가 없고, 수정 공정수를 삭감할 수 있다.
제5 해결 수단으로서 본 발명에 의한 누화 점검 방법은 각각 다음과 같은 내용의 복수의 단계를 포함하는 것으로서 구성되어 있다. 즉, 병렬 배선 길이 추출 단계와 구동 능력 설정 단계와 구동 능력별 병렬 배선 길이 점검 단계가다. 상기한 병렬 배선 길이 추출 단계에 있어서는, 레이아웃과 병렬 배선 길이의 제한치를 기술하는 기준치를 입력으로서 이용하여, 인접 배선의 병렬 배선 길이를 추출한다. 또한, 상기한 구동 능력 설정 단계에 있어서는, 지연 정보를 기술하는 라이브러리와 표준 또한 구동 능력 복수의 마스터 셀을 입력하고, 예컨대 IP 블록과 같은 구동 능력을 모르는 대상 셀 블록에 관해서 상기 라이브러리의 출력 신호 파형 경사 정보에 기초하여 상기 마스터 셀의 복수의 구동 능력마다 구동 능력 판정치를 계산하며, 다음에, 상기 대상 셀 블록의 구동 능력 판정치를 계산하고, 비교에 의해서 상기 대상 셀 블록의 구동 능력을 결정한다. 마스터 셀이란 인버터나 버퍼와 같이 표준셀로서 등록되어 있고, 또한, 복수의 구동 능력이 준비되어 있는 셀이다. 상기한 구동 능력별 병렬 배선 길이 점검 단계에 있어서는, 상기 병렬 배선 길이 추출 단계에서 추출한 인접 배선에 관해서, 그 인접 배선이 상기 대상 셀 블록에 의해 구동되는 경우에 상기 구동 능력 설정 단계에서 결정한 구동 능력에 대응하는 병렬 배선 길이 제한치에 의해 누화를 판정한다.
이 구성에 의한 작용은 다음과 같다. 사외(社外)로부터 IP 블록이나 셀을 도입한 경우, 자사의 구동 능력의 사고 방식과는 다른 것이 보통으로, 도입한 IP 블록이나 셀의 구동 능력이 명확하지 않은 경우가 많다. 이러한 구동 능력을 모르는 대상 셀 블록에 관해서 구동 능력을 설정한 뒤에 누화 발생 부분의 점검을 행한다. 따라서, 실제적으로 수정해야 하는 부분을 산출하여, 쓸데없는 면적 증가를 억제하면서, 레이아웃 수정을 행할 수 있다.
제6 해결 수단으로서 본 발명에 의한 누화 점검 방법은 각각 다음과 같은 내용의 복수의 단계를 포함하는 것으로서 구성되어 있다. 즉, 병렬 배선 길이 추출 단계와 바운더리 정보 추출 단계와 계층 조립 단계와 병렬 배선 길이 점검 단계가다. 상기한 병렬 배선 길이 추출 단계에 있어서는, 계층 설계된 레이아웃에 대하여 상기 레이아웃과 병렬 배선 길이의 제한치를 기술하는 기준치를 입력으로서 이용하여, 각 계층마다 인접 배선의 병렬 배선 길이를 추출한다. 또한, 상기한 바운더리 정보 추출 단계에 있어서는, 각 계층의 네트 리스트로부터 계층에 걸쳐 있는 배선의 접속 관계를 조사한다. 또한, 상기한 계층 조립 단계에 있어서는 계층에 걸쳐 있는 인접 배선의 동일 네트에 관해서 각 계층마다 추출한 병렬 배선 길이를 더하여 계층에 걸쳐 있는 병렬 배선 길이를 계산한다. 또한, 상기한 병렬 배선 길이 점검 단계에 있어서는, 계층에 걸쳐 있는 주행 배선 길이를 정해진 기준치와 비교하여 누화 발생 부분을 판정한다.
이 구성에 따르면, 계층 설계된 디자인이라도 계층을 전개한 상태로 병렬 배선 길이를 점검함으로써 누화의 영향을 경감하는 것이 가능하다.
이하, 본 발명에 따른 누화 점검 방법의 실시예를 도면에 기초하여 설명한다.
(실시예 1)
본 발명의 실시예 1에 있어서의 누화 점검 방법에 관해서 도면을 참조하면서 설명한다.
도 1은 레이아웃시의 누화 발생 부분의 판정에 있어서, 배선 피치에 따라서 제한용의 병렬 배선 길이를 바꾸는 방법을 나타내는 도면, 도 2a 및 도 2b는 도 1의 구체예를 나타내는 도면이다. 도 1에 있어서, S100은 피치별 병렬 배선 길이 점검 단계, 100은 피치별 기준치이다. 도 2a 및 도 2b에 있어서, 200∼207은 셀, 208은 셀(200, 202)에 의해서 구동되는 인접 배선이 병렬하고 있는 부분의 길이인 병렬 배선 길이, 209는 셀(204, 206)에 의해서 구동되는 인접 배선의 병렬 배선 길이, 210 및 211은 피치별 기준치(100)에 기술되어 있는 피치별 병렬 배선 길이 제한치, 212는 셀(200, 202)에 의해서 구동되는 인접 배선의 배선 피치, 213은셀(204, 206)에 의해서 구동되는 인접 배선의 배선 피치이다.
맨 처음에 단어의 정의를 해 둔다. 배선 피치란 인접 배선의 각 배선 중심 사이의 거리를 가리킨다.
병렬 배선 길이 추출 단계 S1600에 있어서, 레이아웃(1600)과 피치별 기준치(100)로부터 인접 배선의 병렬 배선 길이를 추출한다. 이 때, 병렬 배선 길이 추출 단계 S1600에서 참조하는 병렬 배선 길이 제한치는 피치별 기준치(100)에 기술된 피치별 병렬 배선 길이 제한치의 가장 작은 값이다.
피치별 기준치(100)에 관해서 설명한다. 피치별 기준치(100)에는 배선 피치마다 다른 병렬 배선 길이 제한치가 기술되어 있다. 이 배선 피치별 병렬 배선 길이 제한치는 미리, "hspice" 등의 회로 시뮬레이터를 이용하여 구한 것이다. 배선 피치와 상기 병렬 배선 길이 제한치의 관계에 관해서 설명한다. 도 2a 및 도 2b에 도시한 바와 같이 배선 피치(212)와 배선 피치(213)가 (수학식 8)의 관계로 한다.
(수학식 8) 배선 피치(212)<배선 피치(213)
이 경우, 병렬 배선 길이 제한치(210)와 병렬 배선 길이 제한치(211)의 관계는 (식 9)가 된다.
(수학식 9) 병렬 배선 길이 제한치(210)<병렬 배선 길이 제한치(211)
배선 피치가 넓어짐으로써 인접 배선 사이의 커플링 용량이 작아지고, 그 결과, 누화의 영향이 작아진다. 따라서, 배선 피치가 큰 쪽이 누화의 영향을 받기 어렵기 때문에 병렬 배선 길이 제한치는 커진다.
다음에, 피치별 병렬 배선 길이 점검 단계 S100에 있어서, 배선 피치에 대응한 병렬 배선 길이 제한치에 의해 병렬 배선 길이를 점검한다. 도 2a 및 도 2b의 예에서는 배선 피치(212)에 대응하는 병렬 배선 길이 제한치(210)와 병렬 배선 길이(208)를 비교하여, 병렬 배선 길이(208)쪽이 길기 때문에 이 인접 배선 그룹은 누화 발생 부분을 판정한다. 다음에, 배선 피치(213)에 대응하는 병렬 배선 길이 제한치(211)와 병렬 배선 길이(209)를 비교하여, 병렬 배선 길이(209)쪽이 짧기 때문에 이 인접 배선 그룹은 누화 발생 부분이 아니라고 판정한다. 이후, 모든 인접 배선에 대하여 같은 처리를 함으로써 누화 발생 부분인지 아닌지를 판정하고, 누화 발생 부분에 관해서는 레이아웃 수정을 행한다. 누화 발생 부분이라고 판정하지 않은 부분은 레이아웃 수정의 대상 외로 한다.
이상, 설명한 바와 같이 인접 배선의 배선 피치에 따른 병렬 배선 길이 제한치를 마련함으로써 일률적인 병렬 배선 길이 제한치로 처리하는 종래예에 대하여 레이아웃 수정 부분을 삭감할 수 있다. 그 결과, 처리 공정수의 삭감을 도모할 수 있는 동시에, 면적 증가를 억제할 수 있다. 또한, 종래에서는 수정하고 있었던 부분을 수정하지 않더라도 좋다고 판단함으로써 쓸데없는 셀 삽입이나 셀 사이징을 억제할 수 있으며, 소비 전력의 증가를 억제할 수 있다고 하는 효과도 있다.
(실시예 2)
본 발명의 실시예 2에 있어서의 누화 점검 방법에 관해서 도면을 참조하면서 설명한다.
도 3은 레이아웃시의 누화 발생 부분의 판정에 있어서 배선 구동 셀의 구동 능력에 따라서 제한용의 병렬 배선 길이를 바꾸는 방법을 나타내는 도면, 도 4a 및도 4b는 도 3의 구체예를 나타내는 도면이다. 도 3에 있어서, S300은 구동 능력별 병렬 배선 길이 점검 단계, 300은 구동 능력별 기준치이다. 도 4a 및 도 4b에 있어서, 400∼407은 셀, 408은 셀(400, 402)에 의해서 구동되는 인접 배선이 병렬하고 있는 부분의 길이인 병렬 배선 길이, 409는 셀(404, 406)에 의해서 구동되는 인접 배선의 병렬 배선 길이, 410 및 411은 구동 능력별 기준치(300)에 기술되어 있는 구동 능력별 병렬 배선 길이 제한치이다.
병렬 배선 길이 추출 단계 S1600에 있어서, 레이아웃(1600)과 구동 능력별 기준치(300)로부터 인접 배선의 병렬 배선 길이를 추출한다. 이 때, 추출에 사용되는 병렬 배선 길이 제한치는 구동 능력별 기준치(300)에 기술되어 있는 가장 작은 값이다.
구동 능력별 기준치(300)에 관해서 설명한다. 구동 능력별 기준치(300)에는 배선을 구동하는 셀의 구동 능력별로 점검하여야 할 병렬 배선 길이 제한치가 기술되어 있다. 이 구동 능력별 병렬 배선 길이 제한치는 미리 "hspice" 등의 회로 시뮬레이터를 이용하여 구한 것이다. 구동 능력과 병렬 배선 길이 제한치의 관계에 관해서 설명한다. 셀(400)의 구동 능력과 셀(404)의 구동 능력이 (수학식 10)의 관계로 한다.
(수학식 10) 셀(400)의 구동 능력>셀(404)의 구동 능력
이 경우, 병렬 배선 길이 제한치(410)와 병렬 배선 길이 제한치(411)의 관계는 (수학식 11)이 된다.
(수학식 11) 병렬 배선 길이 제한치(410)>병렬 배선 길이 제한치(411)
구동 능력이 강해짐으로써 인접 배선 사이의 커플링 용량에의 충전 및 방전하는 힘이 강해진다. 누화는 인접 배선 사이의 커플링 용량에 대하여 한쪽의 배선이 충전중에, 다른쪽의 배선이 충전을 돕거나, 방전함으로써 충전을 저해하거나 하는 것이 원인으로, 타이밍이 변화되거나, 전압이 변동하는 현상이다. 따라서, 구동 능력이 강한 쪽이 구동 능력이 약한 쪽보다도 다른 사람으로부터의 커플링 용량에의 충전, 방전의 영향이 상대적으로 받기 어려워져 누화에 의한 영향이 작아진다. 그 때문에, 구동 능력의 크기에 따라서 병렬 배선 길이 제한치를 변경할 수 있다.
다음에, 구동 능력별 병렬 배선 길이 점검 단계 S300에 있어서, 배선 구동 셀의 구동 능력에 대응한 병렬 배선 길이 제한치에 의해 병렬 배선 길이를 점검한다. 도 4a 및 도 4b의 예에서는 셀(400)의 구동 능력에 대응하는 병렬 배선 길이 제한치(410)와 병렬 배선 길이(408)를 비교하여, 병렬 배선 길이(408)쪽이 짧기 때문에 이 인접 배선 그룹은 누화 발생 부분이 아니라고 판정한다. 다음에, 셀(404)의 구동 능력에 대응하는 병렬 배선 길이 제한치(411)와 병렬 배선 길이(409)를 비교하여, 병렬 배선 길이(409)쪽이 길기 때문에 이 인접 배선 그룹은 누화 발생 부분이라고 판정한다. 이후, 모든 인접 배선에 대하여, 같은 처리를 함으로써 누화 발생 부분인지를 판정하고, 누화 발생 부분에 관해서는 레이아웃 수정을 행한다. 누화 발생 부분이 아니라고 판정한 인접 배선은 레이아웃 수정을 행하지 않는다.
이상, 설명한 바와 같이 배선을 구동하는 셀의 구동 능력에 따른 병렬 배선 길이 제한치를 마련함으로써 일률적인 병렬 배선 길이 제한치로 처리하는 종래예에 대하여, 레이아웃 수정 부분을 삭감할 수 있다. 그 결과, 처리 공정수의 삭감을 도모할 수 있는 동시에, 면적 증가를 억제할 수 있다. 또한, 종래에서는 수정하고 있었던 부분을 수정하지 않더라도 좋다고 판단함으로써, 쓸데없는 셀 삽입이나 셀 사이징을 방지할 수 있고, 소비 전력의 증가를 억제할 수 있다고 하는 효과도 있다.
(실시예 3)
본 발명의 실시예 3에 있어서의 누화 점검 방법에 관해서 도면를 참조하면서 설명한다.
도 5는 레이아웃시의 누화 발생 부분의 판정에 있어서, 클록 배선에 주목하여 병렬 배선 길이를 점검하는 방법을 나타내는 도면, 도 6a 및 도 6b는 도 5의 구체예를 나타내는 도면이다. 도 5에 있어서, S500은 클록 네트 추출 단계, S501은 어그레서/빅팀 판정 단계, 500은 네트 리스트, 501은 각 셀 신호 파형의 경사 정보이다. 도 6a 및 도 6b에 있어서, 600, 601은 클록 라인의 셀, 602, 603은 셀, 604는 셀(600)의 출력 단자에 있어서의 신호 파형 경사, 605는 셀(602)의 출력 단자에 있어서의 신호 파형 경사, 606, 607은 클록 라인의 셀, 608, 609는 셀, 610은 셀(606)의 출력 단자에 있어서의 신호 파형 경사, 611은 셀(608)의 출력 단자에 있어서의 신호 파형 경사이다.
병렬 배선 길이 추출 단계 S1600에 있어서, 레이아웃(1600)과 기준치(1601)로부터 인접 배선의 병렬 배선 길이를 추출한다. 여기서 추출된 인접 배선을 도 6a 및 도 6b에 도시하는 2개의 인접 배선으로 한다.
다음에, 클록 네트 추출 단계 S500에 있어서, 네트 리스트(500)와 클록 소스 포인트를 입력으로서 이용하여, 경로를 추적함으로써 클록을 구성하는 네트를 추출한다. 이 클록 네트 추출에 의해서, 도 6a 및 도 6b에 도시하는 셀(600)이 구동하는 배선과, 셀(606)이 구동하는 배선이 클록 네트로서 추출된 것으로 하여, 이후의 설명을 한다.
다음에, 어그레서/빅팀 판정 단계 S501에 있어서, 신호 파형의 경사 정보(501)를 입력으로서 이용하여, 모든 셀의 출력 단자에서의 신호 파형의 경사로부터 클록 네트 추출 단계 S500에 있어서 추출한 네트가 빅팀이 되어 있지 않은지 어떤지 판정한다. 여기서, 신호 파형 경사란 전압 0으로부터 VDD, 또는, VDD에서 0으로 신호가 천이하는 시간을 의미한다. 신호 파형 경사는 천이의 시간으로서 구배가 아니다. 또한, 어그레서란 누화의 영향을 미치는 측의 배선을 가리키며, 빅팀이란 누화의 영향을 받아 지연 변동이나 글리치가 발생하는 배선을 가리킨다.
이 판정 방법에 관해서 상세히 설명한다. 도 6a에서 셀(600)의 출력 단자에 있어서의 신호 파형 경사(604)와, 셀(605)의 출력 단자에 있어서의 신호 파형 경사(605)를 비교한다. 이들 신호 파형 경사는 경사 정보(501)에 기술되어 있던 정보로, 어그레서/빅팀 판정 단계 S501에 있어서 판독된다. 도 6a의 경우, 신호 파형 경사(604)와 신호 파형 경사(605)의 관계는 (수학식 12)의 관계가 된다(신호 파형 경사는 천이 시간이며 구배가 아니다).
(수학식 12) 신호 파형 경사(604)>신호 파형 경사(605)
(수학식 12)의 관계의 경우 신호 파형 경사(604)쪽이 크기 때문에 셀(600)에 의해 구동되는 클록 배선은 빅팀으로 판정한다. 반대로, 도 6b에 도시한 바와 같이, (수학식 13)의 관계이면 셀(606)에 의해 구동되는 클록 배선은 어그레서로 판정한다.
(수학식 13) 신호 파형 경사(610)<신호 파형 경사(611)
그래서, 모든 인접 배선에 관해서 신호 파형 경사의 크기를 비교함으로써 어그레서/빅팀을 결정한다.
마지막으로, 먼저 클록 네트 추출 단계 S500에서 추출한 클록 네트가 빅팀이 되어 있지 않은지 어떤지를 판정하여, 만약에 빅팀이 되어 있는 클록 네트가 있으면, 출력한다.
여기서, 빅팀이 되는 클록 네트를 추출하는 의미에 관해서 설명한다. 클록 네트가 누화에 의해 지연 변동하면 LSI 전체에서 스큐를 맞춰 넣었던 것이 무너지게 된다. 그 결과, 오동작으로 연결될 가능성이 있다. 또한, 글리치가 발생하면 예기치 않은 타이밍에 클록이 들어가고, 논리 에러가 발생하여, 오동작이 된다. 즉, 누화를 고려한 경우 클록이 빅팀이 되는 설계는 품질의 면에서 문제가 있기 때문에 수정해야 한다.
클록 네트의 수정에 있어서는 클록 네트는 스큐를 맞춰 넣고 있기 때문에 클록 네트를 수정하는 것이 아니라, 인접하는 네트쪽을 수정한다.
이상, 설명한 바와 같이 클록 네트에 주목하고, 클록 네트로 누화가 발생하지 않는지 아닌지를 검증함으로써, 시장 불량이 나오지 않는 고신뢰성 LSI를 제조할 수 있다. 그 결과, 수율도 향상시킨다고 하는 효과도 있다.
(실시예 4)
본 발명의 실시예 4에 있어서의 누화 점검 방법에 관해서 도면을 참조하면서설명한다.
도 7은 레이아웃시의 누화 발생 부분의 판정에 있어서, 인접 배선의 병렬 배선 길이로부터 지연 변동량을 계산하고, 타이밍 검증하는 방법을 나타내는 도면, 도 8a 및 도 8b는 도 7의 구체예를 나타내는 도면이다. 도 7에 있어서, S700은 지연 변동량 계산 단계, S701은 지연 정보 출력 단계, 700은 지연 변동량 테이블이다. 도 8a 및 도 8b에 있어서, 800∼803은 셀, 804는 병렬 배선 길이, 805는 지연 정보이다.
병렬 배선 길이 추출 단계 S1600에 있어서, 레이아웃(1600)과 기준치(1601)로부터 인접 배선의 병렬 배선 길이를 추출한다. 여기서 추출한 인접 배선이 도 8a 및 도 8b에 도시하는 인접 배선이며, 셀(800)과 셀(802)에 의해 구동되는 각각의 배선이 병렬 배선 길이(804)만 인접하고 있고, 셀(800) 및 셀(802)의 출력 신호 파형 경사로부터 셀(800)에 의해 구동되는 배선이 빅팀이라고 한다.
다음에, 지연 변동량 계산 단계 S700에 있어서, 병렬 배선 길이(804)와 셀(800)의 구동 능력으로부터 지연 변동량 테이블(700)을 참조하여 누화에 의해 변동하는 지연량을 계산한다. 지연 변동량 테이블(700)은 병렬 배선 길이와 구동 능력의 테이블로 되어 있어, 테이블 사이는 임의의 보간 알고리즘에 의해 보간한다.
다음에, 지연 정보 출력 단계 S701에 있어서, 지연 변동량 계산 단계 S700로 계산한 지연 변동량을 지연 정보(805)로서 출력한다. 지연 정보를 나타내는 방법으로서, SDF(Standard Delay Format)가 잘 이용되지만, 이 지연 정보(805)는 SDF의 INCREMENTAL 기술에 의해 표현한다. 이들 지연 정보를 모든 빅팀이 되는 배선에 대하여 행하고, 디자인의 지연 정보를 작성한다.
마지막으로, 상기 지연 정보와 누화가 발생하지 않을 때의 지연 정보를 이용하여 타이밍 검증함으로써, 누화에 의해서 타이밍 에러가 되는 부분을 특정한다. 특정한 후, 타이밍 에러가 나와 있는 부분에 대하여 레이아웃 수정을 행함으로써 누화가 원인이 되는 타이밍 에러를 회피할 수 있다.
또, 이번의 예에서는 지연 변동량 테이블(700)은 병렬 배선 길이와 구동 능력의 테이블로서 설명했지만, 셀 종별이나, 배선 피치, 배선층 등의 정보를 추가하여 테이블을 크게 하더라도 같은 처리로 실시할 수 있다. 또한, 지연 변동량 테이블(700)은 여러 가지의 조건으로 미리 "hspice" 등의 회로 시뮬레이터를 이용하여 작성해 둔다.
이상, 설명한 바와 같이 병렬 배선 길이 등으로부터 누화에 의해 변동하는 지연 변동량을 계산하고, 타이밍 검증하여 누화 발생 부분을 찾아 낼 수 있다. 이 방법에서는 타이밍에 여유가 있는 부분에서는 인접 배선 사이의 병렬 배선 길이가 길더라도 수정할 필요가 없기 때문에 수정 공정수를 삭감할 수 있다.
(실시예 5)
본 발명의 실시예 5에 있어서의 누화 점검 방법에 관해서 도면을 참조하면서 설명한다.
도 9는 레이아웃시의 누화 발생 부분의 판정에 있어서, IP(기능 블록: Intellectual Property) 등의 구동 능력이 명확하지 않은 블록/셀에 대하여 구동 능력을 설정하고, 병렬 배선 길이를 제한하는 방법을 나타내는 도면, 도 10은 도 9에 도시하는 구동 능력 설정 단계를 보다 상세하게 단계를 나눠 도시한 도면이다. 도 9에 있어서, S900은 구동 능력 설정 단계, 900은 지연 라이브러리이다. 도 10에 있어서, S1000은 마스터 셀 구동 능력 판정치 작성 단계, S1001은 대상 셀 구동 능력 판정치 계산 단계, S1002는 대상 셀 구동 능력 판정 단계, 1000은 마스터 셀, 1001은 대상 셀이다.
우선 맨 처음에, 구동 능력에 관한 설명을 한다. 구동 능력이란 셀 출력단의 트랜지스터 구조를 모델화한 것으로, 트랜지스터 사이즈에 따라서 구동할 수 있는 용량의 최대치가 변화한다. 그 때문에, 셀 개발에 있어서는 동일 기능을 가진 셀로 구동 능력만이 다른 셀을 몇 종류 작성하는 것이 일반화되어 있다. 이것은, 디자인 중에서 상기 셀이 어디에서 사용될지 모르기 때문에, 구동하여야 할 용량이 작은 곳에서는 구동 능력이 약한 것을 사용하고, 반대로, 구동하여야 할 용량이 큰 곳에서는 구동 능력이 강한 것을 사용한다. 단, 구동 능력이 강해질 때마다 트랜지스터 사이즈가 커지기 때문에 셀 면적은 증대해 나간다. 예컨대, 인버터 기능을 갖는 셀이면 우선 기본이 되는 구동 능력을 갖는 인버터 셀을 개발하고, 그 인버터 셀에 대하여 2배의 구동 능력을 갖는 인버터 셀, 3배의 구동 능력을 갖는 인버터 셀이라는 것과 같이 기능은 완전히 동일하고, 구동 능력만이 다른 셀을 몇 종류 준비한다. 여기서, 기본이 되는 구동 능력을 어떻게 설정할 것인지, 몇 배의 구동 능력을 갖는 셀을 작성할 것인지는 프로세스에 의존하는 것이 많고, 사용하는 프로세스가 다르면 작성 사상도 다르다. 그 때문에, 사외로부터 IP 블록이나 셀을 도입한 경우 자사의 구동 능력의 사고 방식과는 다른 것이 보통이고, 사외로부터 도입한 IP 블록이나 셀의 구동 능력이 명확하지 않은 경우가 많다.
그러나, 누화는 인접 배선을 구동하는 셀의 구동 능력에 의하는 곳이 크기 때문에, 이 구동 능력이 명확하지 않은 블록이나 셀에 대해서도 구동 능력을 설정하는 수단이 필요해진다. 그래서, 본 발명의 포인트인 구동 능력이 명확하지 않은 블록이나 셀에 대한 구동 능력 설정 방법에 관해서 설명한다.
병렬 배선 길이 추출 단계 S1600에 있어서, 레이아웃(1600)과 기준치(1601)로부터 인접 배선의 병렬 배선 길이를 추출한다.
다음에, 구동 능력 설정 단계 S900에 있어서, 셀의 지연 정보를 기술하는 라이브러리(900)로부터 구동 능력을 계산하고, 모든 블록이나 셀에 대하여 구동 능력을 설정한다. 이 구동 능력 설정 단계 S900에 있어서, 사내(社內)에서 개발한 것은 구동 능력의 정의가 되어 있기 때문에 아무것도 문제가 없다. 그러나, 사외로부터 도입한 IP 블록에의 구동 능력을 어떻게 설정할 것인지가 중요해진다. 그래서, 구동 능력 설정 단계 S900를 보다 상세히 도 10을 이용하여 설명한다.
구동 능력 설정 단계 S900은 마스터 셀 구동 능력 판정치 작성 단계 S1000과, 대상 셀 구동 능력 판정치 계산 단계 S1001과, 대상 셀 구동 능력 판정 단계 S1002에 의해 구성된다. 마스크-셀 구동 능력 판정치 작성 단계 S1000에서는 모든 블록이나 셀의 지연 정보를 기술하는 라이브러리(900)와 마스크-셀(1000)을 입력으로서 이용하여, 마스터 셀의 구동 능력 판정치(1002)를 계산한다. 마스터 셀이란 구동 능력이 명확하지 않은 블록이나 셀의 구동 능력을 설정할 때에 참조되는 셀로, 단순한 인버터나 버퍼를 설정하는 것이 바람직하다.
이 구동 능력 판정치(1002)란 구동 능력을 나타내는 값으로 이하의 (수학식 14)를 이용하여 계산된다.
(수학식 14) 구동 능력 판정치=(셀의 출력 신호 파형 경사 최대치-셀의 출력 신호 파형 경사 최소치)/(구동 용량의 최대치-구동 용량의 최소치)
일반적인 지연 라이브러리에서는 셀의 출력 신호 파형 경사를 셀의 입력 신호 파형 경사와, 구동하는 용량[(수학식 14)에서는 구동 용량이라 표현했다]의 함수, 또는, 테이블로서 표현되는 것이 많다. (수학식 14)의 분자의 값은 구동 능력의 강도에 관계없이, 거의 일정하다. 그러나, 구동 능력이 강해지면 구동할 수 있는 용량이 커지기 때문에 분모가 커져 간다. 그 때문에, 구동 능력 판정치(1002)는 구동 능력이 클수록 값이 작아진다.
(수학식 14)를 마스터 셀의 구동 능력마다 계산해 둔다. 그 결과, 구동 능력 판정치(1002)는 구동 능력마다 다른 값으로서 계산되고, 구동 능력이 커질수록 작은 값으로 설정되어 있다.
다음에, 대상 셀 구동 능력 판정치 계산 단계 S1001에서는 구동 능력이 명확하지 않은 대상 셀(1001)과 그 라이브러리(900)를 입력으로서 이용하여, (수학식 14)를 이용하여 마찬가지로 구동 능력 판정치를 계산한다.
다음에, 대상 셀 구동 능력 판정 단계 S1002에 있어서 구동 능력 판정치(1002)와 대상 셀(1001)의 구동 능력 판정치로부터 대상 셀(1001)의 구동 능력이 어느 것에 해당하는지를 결정한다.
마지막으로, 구동 능력별 병렬 배선 길이 점검 단계 S300에 있어서, 모든 블록 및 셀에 관해서 구동 능력이 설정되어 있기 때문에 구동 능력별 기준치(300)에 따라서 인접 배선의 병렬 배선 길이 점검을 행한다. 구동 능력별 병렬 배선 길이 점검 단계 S300의 상세한 내용에 관해서는 실시예 2에서 설명하고 있다. 이 점검에 있어서, 누화 발생 부분이라고 판정한 부분에 관해서는 레이아웃 수정을 실시한다.
이상, 설명한 바와 같이 자사내만의 설계에서는 구동 능력을 모르는 경우는 존재하지 않지만, 사외 IP나 사외 셀을 사용하는 경우에 구동 능력을 모르는 경우에 본 발명의 구동 능력 설정 방법을 적용함으로써 구동 능력을 설정할 수 있고, 누화 발생 부분의 점검을 행할 수 있다. 그 결과, 정말로 수정해야 하는 부분만 수정하는 것이 가능해지기 때문에 쓸데없는 면적 증가를 막을 수 있다.
또, (수학식 14)에 있어서 구동 능력 판정치의 계산을 구동 용량만으로 계산했지만, 입력 신호 파형 경사도 식에 넣어도 좋다.
(실시예 6)
본 발명의 실시예 6에 있어서의 누화 점검 방법에 관해서 도면을 참조하면서 설명한다.
도 11은 레이아웃시의 누화 발생 부분의 판정에 있어서 계층 설계된 디자인에 대하여 계층에 걸쳐 인접하고 있는 인접 배선의 병렬 배선 길이를 점검하는 방법을 나타내는 도면, 도 12a 및 도 12b는 도 11에 도시하는 병렬 배선 길이 점검 방법의 구체예를 나타내는 도면이다. 도 11에 있어서, S1100은 바운더리 정보 추출 단계, S1101은 계층 조립 단계, S1102는 병렬 배선 길이 점검 단계, 1100은 계층 전부를 포함하는 계층 네트 리스트가다. 도 12a 및 도 12b에 있어서, 1200은 디자인의 TOP 계층, 1201은 TOP 계층(1200) 아래에 있는 블록, 1202∼1205는 블록(1201)의 단자, 1206∼1211은 네트이다.
병렬 배선 길이 추출 단계 S1600에 있어서, 레이아웃(1600)과 기준치(1601)로부터 인접 배선의 병렬 배선 길이를 추출한다. 병렬 배선 길이 추출의 대상은 모든 계층에서 행한다. 그러나, 이 시점에서는 동일 계층 내에서의 병렬 배선 길이밖에 점검되어 있지 않다.
다음에 바운더리 정보 추출 단계 S1100에 있어서, 계층의 모든 블록이 기술된 계층 네트 리스트(1100)를 입력으로서 이용하여, TOP 계층과 블록 사이의 접속 정보를 추출한다.
도 12a 및 도 12b를 이용하여 구체적으로 설명한다. TOP 계층(1200)에 블록(1201)이 존재한다. TOP 계층(1200)의 네트(1206, 1208, 1209, 1211)는 각각 블록(1201)의 단자(1202, 1204, 1203, 1205)를 통해 블록(1201) 내의 네트(1207 및 1210)에 접속되어 있다.
바운더리 정보 추출 단계 S1100에서는 블록명과, 그 블록의 단자명, 및 그 단자에 연결되는 TOP 계층에서의 네트와 블록내의 네트가 표 1에 나타내는 포맷 1과 같이 대응하여 설치된다.
(포맷 1)
[블록명] [단자명] [TOP에서의 네트명] [블록내에서의 네트명]
블록 1201 단자 1202 네트 1206 네트 1207
블록 1201 단자 1203 네트 1209 네트 1210
블록 1201 단자 1204 네트 1208 네트 1207
블록 1201 단자 1205 네트 1211 네트 1210
다음에, 계층 조립 단계 S1101에 있어서, 계층에 걸쳐 있는 인접 배선의 각각의 계층에서의 병렬 배선 길이가 더해진다. 병렬 배선 길이 추출 단계 S1600에 있어서, 표 2에 나타내는 병렬 배선 길이가 추출되어 있다고 한다.
(추출 결과)
[인접 배선의 네트명 1] [인접 배선의 네트명2] [병렬 배선 길이]
네트 1207 네트 1210 100 μm
네트 1206 네트 1209 200 μm
네트 1208 네트 1211 300 μm
우선 맨 처음에, 포맷 1에 따라서 네트를 접속한다. TOP 계층의 네트(1206)와 네트(1208) 및, 블록(1201)의 네트(1207)는 단자(1202)와 단자(1204)를 통해 연결되어 있기 때문에 이것은 하나의 네트(1212)로서 인식한다. 마찬가지로, TOP 계층의 네트(1209)와 네트(1211) 및, 블록(1201)의 네트(1210)는 단자(1203)와 단자(1205)를 통해 연결되어 있기 때문에 이것은 하나의 네트(1213)로서 인식한다. 이 네트 접속 인식에 따라서 표 2의 추출 결과를 수정한다. 수정한 추출 결과는 표 3과 같이 된다.
(수정된 추출 결과)
[인접 배선의 네트명 1] [인접 배선의 네트명 2] [병렬 배선 길이]
네트 1212 네트 1213 100 μm
네트 1212 네트 1213 200 μm
네트 1212 네트 1213 300 μm
그래서, 수정한 추출 결과로부터 네트(1212)와 네트(1213)는 100 μm과 200 μm과 300 μm을 합계한 결과인 600 μm의 범위에서 병렬하고 있다고 인식한다.
다음에, 병렬 배선 길이 점검 단계 S1102에 있어서, 종래 기술, 실시예 1∼3 등의 방법을 적용함으로써 수정하여야 할 누화 발생 부분을 추출한다.
이상과 같이, 계층 설계된 디자인이라도 계층을 전개하고, 병렬 배선 길이를 점검함으로써 누화의 영향을 경감하는 것이 가능하다.
또, TOP 계층(1200)에 블록(1201)이 하나밖에 없는 경우에 관해서 설명했지만, 그 외에 블록이 존재하더라도 같은 방법을 반복 실행함으로써 처리할 수 있다. 또한, 블록(1201) 중에, 또 블록이 있던 경우에도 블록(1201)을 TOP 계층이라고 간주하여 처리한 후, 이번 설명한 방법을 적용함으로써 처리할 수 있다. 또한, 계층 전개후의 네트명을 네트(1212 및 1213)라고 하는 바와 같이, 당초 있었던 네트명과는 다른 이름으로 표현하고 있지만, 이것은 각각을 구성하는 TOP 계층(1200)의 네트명(1206, 1209)이라 표현하는 쪽이 좋다. 그렇게 말하는 것도, 다른 네트명으로 하면 네트 리스트의 불일치가 발생하여, 후의 레이아웃 수정을 행하기 어려워지기 때문이다.
이상과 같이 본 발명에 따르면 누화에 의한 지연 시간의 변동 및 글리치 발생 부분이며 실제로 필요한 부분에 한정하여 수정하는 것이 되기 때문에, 종래 방법보다도 처리 공정수를 삭감하고, 면적 증대·소비 전력 증대를 억제할 수 있다. 또한, 실제로 누화 발생을 일으키기 쉬운 부분에 한정하여 수정하기 때문에 제품 불량 발생율을 저감할 수 있다.

Claims (6)

  1. 레이아웃과 배선 피치에 따라서 다른 병렬 배선 길이의 제한치를 기술하는 피치별 기준치를 입력으로서 이용하여, 인접 배선의 병렬 배선 길이를 추출하는 병렬 배선 길이 추출 단계와;
    상기 병렬 배선 길이 추출 단계에서 추출한 인접 배선에 관해서 배선 피치를 계산하고, 상기 인접 배선의 병렬 배선 길이와 상기 피치별 기준치를 비교하여 상기 병렬 배선 길이쪽이 큰 경우에 누화 발생 부분을 판정하는 피치별 병렬 배선 길이 점검 단계
    를 포함하는 것을 특징으로 하는 누화 점검 방법.
  2. 레이아웃과 배선을 구동하는 셀의 구동 능력에 따라서 다른 병렬 배선 길이의 제한치를 기술하는 구동 능력별 기준치를 입력으로서 이용하여, 인접 배선의 병렬 배선 길이를 추출하는 병렬 배선 길이 추출 단계와;
    상기 병렬 배선 길이 추출 단계에서 추출한 인접 배선에 관해서 배선을 구동하는 셀의 구동 능력에 대응한 상기 구동 능력별 기준치를 추출하고, 상기 인접 배선의 병렬 배선 길이와 비교하여 상기 병렬 배선 길이쪽이 큰 경우에 누화 발생 부분을 판정하는 구동 능력별 병렬 배선 길이 점검 단계
    를 포함하는 것을 특징으로 하는 누화 점검 방법.
  3. 레이아웃과 병렬 배선 길이의 제한치를 기술하는 기준치를 입력으로서 이용하여, 인접 배선의 병렬 배선 길이를 추출하는 병렬 배선 길이 추출 단계와;
    네트(net) 리스트와 클록 소스 포인트를 입력으로서 이용하여, 경로를 추적하는 것에 의해, 클록 네트를 추출하는 클록 네트 추출 단계와;
    상기 네트 리스트에 기술한 셀 출력 단자에서의 신호 파형 경사를 기술하는 경사 정보를 입력으로서 이용하여, 상기 병렬 배선 길이 추출 단계에서 추출하며, 또한, 상기 클록 네트 추출 단계에서 추출한 네트에 관해서 셀 출력 단자에서의 신호 파형 경사의 크기에 기초하여 인접 배선을 누화의 영향을 받는 측과 영향을 미치는 측으로 분류하고, 상기 네트가 누화의 영향을 받는 측인지 아닌지를 판정하는 어그레서/빅팀(aggressor/victim) 판정 단계
    를 포함하는 것을 특징으로 하는 누화 점검 방법.
  4. 레이아웃과 병렬 배선 길이의 제한치를 기술하는 기준치를 입력으로서 이용하여, 인접 배선의 병렬 배선 길이를 추출하는 병렬 배선 길이 추출 단계와;
    병렬 배선 길이와 그 병렬 배선을 구동하는 셀의 구동 능력에 따라서 누화가 발생한 경우에 변동하는 지연 변동량을 기술하는 지연 변동량 테이블을 입력으로서 이용하여, 상기 병렬 배선 길이 추출 단계에서 추출한 병렬 배선 길이가 어느 정도의 지연 변동에 해당하는지 계산하는 지연 변동량 계산 단계와;
    상기 지연 변동량 계산 단계에서 계산한 지연 변동량을 타이밍 검증용 지연 정보로 출력하는 지연 정보 출력 단계
    를 포함하는 것을 특징으로 하는 누화 점검 방법.
  5. 레이아웃과 병렬 배선 길이의 제한치를 기술하는 기준치를 입력으로서 이용하여, 인접 배선의 병렬 배선 길이를 추출하는 병렬 배선 길이 추출 단계와;
    지연 정보를 기술하는 라이브러리와 복수의 구동 능력을 갖는 표준 마스터 셀을 입력하고, 구동 능력을 모르는 대상 셀 블록에 관해서 상기 라이브러리의 출력 신호 파형 경사 정보에 기초하여 상기 마스터 셀의 복수의 구동 능력마다 구동 능력 판정치를 계산하며, 그 다음에, 상기 대상 셀 블록의 구동 능력 판정치를 계산하여, 비교에 의해서 상기 대상 셀 블록의 구동 능력을 결정하는 구동 능력 설정 단계와;
    상기 병렬 배선 길이 추출 단계에서 추출한 인접 배선에 관해서, 그 인접 배선이 상기 대상 셀 블록에 의해 구동되는 경우에 상기 구동 능력 설정 단계에서 결정한 구동 능력에 대응하는 병렬 배선 길이 제한치에 의해 누화를 판정하는 구동 능력별 병렬 배선 길이 점검 단계
    를 포함하는 것을 특징으로 하는 누화 점검 방법.
  6. 계층 설계된 레이아웃에 대하여 상기 레이아웃과 병렬 배선 길이의 제한치를 기술하는 기준치를 입력으로서 이용하여, 각 계층마다 인접 배선의 병렬 배선 길이를 추출하는 병렬 배선 길이 추출 단계와;
    각 계층의 네트 리스트에서 계층에 걸쳐 있는 배선간의 접속 관계를 검사하여 바운더리 정보를 추출하는 바운더리 정보 추출 단계와;
    계층에 걸쳐 있는 인접 배선의 동일 네트에 관해서 각 계층마다 추출한 병렬 배선 길이를 더하여 계층에 걸쳐 있는 병렬 배선 길이를 계산하는 계층 조립 단계와;
    계층에 걸쳐 있는 병렬 배선 길이를 정해진 기준치와 비교하여 누화 발생 부분을 판정하는 병렬 배선 길이 점검 단계
    를 포함하는 것을 특징으로 하는 누화 점검 방법.
KR1020030086238A 2002-12-04 2003-12-01 누화 점검 방법 KR20040048824A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00352337 2002-12-04
JP2002352337A JP2004185374A (ja) 2002-12-04 2002-12-04 クロストークチェック方法

Publications (1)

Publication Number Publication Date
KR20040048824A true KR20040048824A (ko) 2004-06-10

Family

ID=32753977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030086238A KR20040048824A (ko) 2002-12-04 2003-12-01 누화 점검 방법

Country Status (5)

Country Link
US (2) US20040158421A1 (ko)
JP (1) JP2004185374A (ko)
KR (1) KR20040048824A (ko)
CN (1) CN1261898C (ko)
TW (1) TW200411449A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100731109B1 (ko) * 2005-12-30 2007-06-22 동부일렉트로닉스 주식회사 오프 그리드를 방지할 수 있는 반도체 소자의 설계 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4530731B2 (ja) * 2004-06-16 2010-08-25 富士通セミコンダクター株式会社 レイアウト設計装置、レイアウト設計方法、レイアウト設計プログラム、および記録媒体
US7159160B2 (en) * 2004-06-21 2007-01-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and apparatus for measuring switching noise in integrated circuits
US7337419B2 (en) * 2004-07-29 2008-02-26 Stmicroelectronics, Inc. Crosstalk noise reduction circuit and method
JP5092752B2 (ja) * 2005-12-22 2012-12-05 富士通株式会社 ノイズチェック方法および装置並びにノイズチェックプログラムを記録したコンピュータ読取可能な記録媒体
JP4676911B2 (ja) * 2006-03-15 2011-04-27 富士通株式会社 クロストーク解析プログラム、記録媒体、クロストーク解析方法およびクロストーク解析装置
FR2902910B1 (fr) * 2006-06-26 2008-10-10 Coupling Wave Solutions Cws Sa Procede de modelisation du bruit injecte dans un systeme electronique
JP2009176823A (ja) * 2008-01-22 2009-08-06 Oki Semiconductor Co Ltd 半導体集積回路装置
JP5510280B2 (ja) 2010-11-12 2014-06-04 富士通株式会社 設計支援装置、設計支援方法および設計支援プログラム
US8933761B2 (en) * 2011-01-28 2015-01-13 Marvell Israel (M.I.S.L.) Ltd. Parallel synchronous bus with non-uniform spaced conductive traces for providing equalized crosstalk
CN108627845B (zh) * 2017-03-15 2021-05-28 信泰光学(深圳)有限公司 雷射驱动电路的电路布局结构
US10997333B1 (en) 2019-12-05 2021-05-04 Cadence Design Systems, Inc. Methods, systems, and computer program product for characterizing an electronic design with a schematic driven extracted view
US11023636B1 (en) * 2020-05-13 2021-06-01 Cadence Design Systems, Inc. Methods, systems, and computer program product for characterizing an electronic design with a susceptibility window

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2531282B2 (ja) * 1989-12-22 1996-09-04 三菱電機株式会社 クロスト―ク検証装置
JP2824361B2 (ja) * 1992-06-09 1998-11-11 三菱電機株式会社 クロストーク検証装置
JP2000029925A (ja) * 1998-07-15 2000-01-28 Fujitsu Ltd クロストークノイズ計算方法及び記憶媒体
US6499131B1 (en) * 1999-07-15 2002-12-24 Texas Instruments Incorporated Method for verification of crosstalk noise in a CMOS design
AU2000239875A1 (en) * 2000-04-21 2001-11-07 Hitachi Ltd. Crosstalk analysis method, method for designing/manufacturing electronic circuitdevice by using the same, and recorded medium of electronic circuit library the refor
US6880112B2 (en) * 2001-04-04 2005-04-12 Nec Corporation Method and apparatus for online detection and correction of faults affecting system-on-chip buses
JP3770100B2 (ja) * 2001-04-10 2006-04-26 日本電気株式会社 プリント基板設計装置、プリント基板設計方法、及びその制御プログラム
US6594805B1 (en) * 2001-11-13 2003-07-15 Lsi Logic Corporation Integrated design system and method for reducing and avoiding crosstalk

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100731109B1 (ko) * 2005-12-30 2007-06-22 동부일렉트로닉스 주식회사 오프 그리드를 방지할 수 있는 반도체 소자의 설계 방법

Also Published As

Publication number Publication date
US20040158421A1 (en) 2004-08-12
TW200411449A (en) 2004-07-01
CN1261898C (zh) 2006-06-28
JP2004185374A (ja) 2004-07-02
US20060242612A1 (en) 2006-10-26
CN1506883A (zh) 2004-06-23

Similar Documents

Publication Publication Date Title
US20060242612A1 (en) A crosstalk checking method using paralled line length extraction
US6510545B1 (en) Automated shielding algorithm for dynamic circuits
JP4501728B2 (ja) クロストークエラー制御装置、クロストークエラー制御方法およびクロストークエラー制御プログラム
US6721930B2 (en) Electronic circuit device and its design method
US20210216692A1 (en) Techniques For Providing Optimizations Based On Categories Of Slack In Timing Paths
US6609241B2 (en) Method of designing clock wiring
US8418098B2 (en) Advisory system for verifying sensitive circuits in chip-design
US7747972B2 (en) Methods and apparatuses for timing analysis of electronic circuits
JP5040463B2 (ja) クロストークノイズ解析方法
US6968521B2 (en) Method, apparatus and program product for automatic placement and routing of integrated circuit
US8006208B2 (en) Reducing coupling between wires of an electronic circuit
US11295054B1 (en) Method for designing power network and power network
US20030159121A1 (en) Variable stage ratio buffer insertion for noise optimization in a logic network
US7058907B2 (en) Reduction of cross-talk noise in VLSI circuits
JP2006252574A (ja) クロストークチェック方法
US6925624B2 (en) Circuit modification method
US7191416B2 (en) System and method for modifying integrated circuit hold times
JP2008083815A (ja) 半導体設計支援装置
JP2000163460A (ja) 半導体集積回路装置の信頼性検証方法及びその配置配線方法
US20080209379A1 (en) Method of designing semiconductor integrated circuit, design device, and CAD program
JP2006277753A (ja) クロストークチェック方法
JP2006313572A (ja) クロストークチェック方法
US20050256921A1 (en) Delay calculation method, timing analysis method, calculation object network approximation method, and delay control method
JP5309538B2 (ja) 半導体集積回路の設計方法
US7257798B2 (en) Method and system for designing a timing closure of an integrated circuit

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid