JPH06175981A - キャッシュメモリを用いた排他制御方法および排他制御システム - Google Patents

Abstract

(57)【要約】 【目的】 キャッシュメモリを用いた排他制御を効率良
く行ない、マルチプロセッサやシングルプロセッサシス
テムの実効的な処理性能を向上させる。 【構成】 マルチプロセッサシステムにおいて、キャッ
シュメモリは、処理ユニットがデータへのアクセス時に
出力するロック指示情報をブロックに対応付けて登録
し、他の処理ユニットのこのデータへのアクセス時に、
この処理ユニットが出力するロック指示情報と、登録済
みのロック指示情報とに基づき、このアクセスの可否を
判定し、処理ユニットからのアクセスに対応する制御を
行ない、また、シングルプロセッサシステムにおいて
は、処理ユニットが指定する共通データに対してのみ、
メインメモリへのアクセスを行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリを用
いたデータ転送技術に係わり、特に、複数の処理ユニッ
トやタスクが、同時に並列にアクセスする共通データの
矛盾の発生に効率良く対処するのに好適なキャッシュメ
モリを用いた排他制御方法および排他制御システムに関
するものである。

【０００２】

【従来の技術】高性能な計算機システムを、比較的に少
ない費用で構成するものに、例えば、社団法人 電子情
報通信学会編「電子情報通信ハンドブック」（１９８８
年、株式会社 オーム社発行）のｐｐ．１６１８〜１６
２２に記載のマルチプロセッサがある。このマルチプロ
セッサは、複数の処理ユニット（プロセッサ）で仕事を
分散して処理を進めることにより、処理性能を向上させ
ることができる。しかし、複数の処理ユニットがメイン
メモリを共有して使用するマルチプロセッサにおいて
は、各処理ユニットが、共通データに、読み出しや書き
換えを行なう場合、他の処理ユニットとの間に矛盾が発
生する可能性がある。

【０００３】例えば、処理ユニットＡと、処理ユニット
Ｂが、メインメモリのアドレスＸに格納している値
「ｘ」に「１」を加算する場合を考える。本来、処理ユ
ニットＡ、および、処理ユニットＢの処理が矛盾なく行
なわれると、アドレスＸの値は「ｘ＋２」となる。しか
し、処理ユニットＡが、アドレスＸの値「ｘ」を読み出
してからアドレスＸに値「ｘ＋１」を書き込む間に、処
理ユニットＢが、アドレスＸの値「ｘ」を読み出すと、
処理ユニットＢも、アドレスＸを、「ｘ＋１」に書き換
えることになる。

【０００４】このような、他の処理ユニットとの間に矛
盾が発生しないようにするためには、共通データにアク
セスする前に、共通データへのアクセス権の獲得を行な
う。そして、アクセス権の獲得が成功した場合に、共通
データへのアクセスを行なう。また、共通データへのア
クセス終了後に、アクセス権を開放する。このアクセス
権は、共通データ毎に設けられ、同時には、１台のプロ
セッサのみにアクセス権が与えられるように制御する。

【０００５】このように、マルチプロセッサにおいて
は、共通データにアクセスする前に、アクセス権を獲得
し、他の処理ユニットからの共通データへのアクセスを
抑止し、アクセス終了後には、アクセス権を開放する排
他制御が必要である。排他制御が必要となるアクセスの
組み合わせとしては、自処理ユニットの読み出しアクセ
スに対する他の処理ユニットの書き換えアクセスを禁止
するリードロックや、自処理ユニットの書き換えアクセ
スに対する他の処理ユニットの書き換えや読み出しアク
セスを禁止するライトロックがある。しかし、この技術
では、各処理ユニットが、同時に並列にアクセスする共
通データ毎に、アクセス権の確保と開放の処理を行なう
必要があり、このための処理量が増加する欠点がある。

【０００６】従来、このような問題を解決するために、
同時並列にアクセスしないデータと、共通データとを厳
密に分けずに、アクセス権の確保と開放を、複数の共通
データに対して、一括して行なうことにより、アクセス
権の確保と開放回数を減らす技術がある。しかし、複数
の共通データに対して、一括してアクセス権の確保と開
放を行なうと、共通データに対して、不要な排他制御を
行なうこととなる。そのために、アクセス権の確保時間
が長くなり、複数の処理ユニットで同時並列に可能な処
理の実行が阻害される確率が大きくなる。

【０００７】また、一つの処理ユニットとメインメモ
リ、および、キャッシュメモリで構成されるシングルプ
ロセッサシステムにおいて、処理ユニットで実行される
複数の処理（タスク）がアクセスする共通データで障害
（読み出しエラー等）が発生した場合、障害が、複数の
処理に影響を与えるため、高信頼化を図ることが要求さ
れる。一般に、キャッシュメモリは、メインメモリに比
べて高価であるが、処理ユニットから高速アクセスが可
能である。このキャッシュメモリに、処理ユニットから
のアクセス頻度の高いメインメモリの内容の一部を格納
することにより、処理ユニットの平均的なアクセス時間
を短くすることができる。しかし、メインメモリは、キ
ャッシュメモリに比べて、記憶するデータ内容に対する
信頼性が高い。また、データ内容が破壊されている場合
の検出能力は、キャッシュメモリ、メインメモリ共に同
程度である。

【０００８】このような、処理ユニットから高速アクセ
スが可能なキャッシュメモリと、低速であるが信頼性の
高いメインメモリで、上述のシングルプロセッサシステ
ムを構成する場合、従来の技術では、高信頼化を図るこ
とが要求される共通データへのアクセスと、通常のデー
タへのアクセスとを区別することができない。そのため
に、共通データに対する高信頼化を図るには、全てのア
クセスをメインメモリに対して行なうことが必要とな
り、高速アクセスが可能なキャッシュメモリを用いるこ
とによるアクセス時間短縮のメリットがなくなる。

【０００９】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の、マルチプロセッサシステムで同時並列に
アクセスする共通データ毎にアクセス権の確保と開放の
処理を行なう排他制御技術では、処理量が増加する欠点
があり、また、アクセス権の確保と開放を、複数の共通
データに対して一括して行なう排他制御技術では、アク
セス権の確保と開放の処理回数を減らすことができる
が、共通データに対して不要な排他制御を行なうことと
なり、アクセス権の確保時間が長くなってしまう点であ
り、さらに、シングルプロセッサシステムでの共通デー
タの高信頼化を図るための技術では、キャッシュメモリ
によるアクセス時間短縮のメリットがなくなってしまう
点である。本発明の目的は、これら従来技術の課題を解
決し、マルチプロセッサシステムにおいて、共通データ
への各処理ユニットのアクセス権の確保と開放に係わる
処理量を軽減し、各処理ユニットの実効的な処理性能を
向上させることを可能とすると共に、シングルプロセッ
サシステムにおいて、高信頼なデータを高速にアクセス
することを可能とするキャッシュメモリを用いた排他制
御方法および排他制御システムを提供することである。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明のマルチプロセッサの排他制御方法は、
（１）複数の処理ユニットと、この複数の処理ユニット
で共有され、各処理ユニットからのアクセス対象となる
データを格納するメインメモリと、このメインメモリに
格納されているデータをブロック単位で格納し、複数の
処理ユニットからのアクセスを受ける複数の処理ユニッ
トで共有されるキャッシュメモリとからなるマルチプロ
セッサの、複数の処理ユニットの同一データへのアクセ
スを制御してデータの矛盾を回避する排他制御方法にお
いて、処理ユニットは、メインメモリに格納されたデー
タへのアクセス時に、このデータへの他のアクセスを制
御するロック指示情報を出力し、キャッシュメモリは、
処理ユニットが出力するロック指示情報の内容を、この
データを含むブロックに対応付けて登録し、このロック
指示情報の内容を登録したブロックに含まれるデータへ
の任意の処理ユニットからのアクセス時には、このアク
セスしてきた処理ユニットが出力するロック指示情報の
内容と、登録済みのロック指示情報の内容とに基づき、
この処理ユニットのデータへのアクセスの可否を判定
し、この可否の判定結果に対応して、アクセスしてきた
処理ユニットのアクセスを制御することを特徴とする。
また、（２）上記（１）に記載のマルチプロセッサの排
他制御方法において、キャッシュメモリは、ロック指示
情報の内容に基づき、アクセスしてきた処理ユニットの
アクセスがデータの矛盾を発生させると判定した場合に
は、アクセスしてきた処理ユニットに対して、アクセス
が禁止されているブロックのデータにアクセスを行なっ
た旨を通知することを特徴とする。また、（３）上記
（１）、もしくは、（２）のいずれかに記載のマルチプ
ロセッサの排他制御方法において、キャッシュメモリ
は、処理ユニットからのアクセス時に、アクセスの対象
となるデータを含むブロックがない場合には、ロック指
示情報の内容との対応付けがなされていないブロックを
選択し、この選択したブロックを、アクセスの対象とな
るデータを含むブロックと入れ換えることを特徴とす
る。また、（４）上記（１）から（３）のいずれかに記
載のマルチプロセッサの排他制御方法において、キャッ
シュメモリは、任意の処理ユニットからの指示に基づ
き、各々のブロックに対応付けて登録した全てのロック
指示情報の内容を削除することを特徴とする。また、
（５）本発明のマルチプロセッサの排他制御システム
は、複数の処理ユニットと、この複数の処理ユニットで
共有され、各処理ユニットからのアクセス対象となるデ
ータを格納するメインメモリと、このメインメモリに格
納されているデータをブロック単位で格納する複数のエ
ントリからなるキャッシュメモリとを具備し、このキャ
ッシュメモリにより、複数の処理ユニットからのエント
リ内の同一データへのアクセスを制御して、データの矛
盾を回避するマルチプロセッサの排他制御システムにお
いて、キャッシュメモリの各々のエントリに、処理ユニ
ットがメインメモリに格納されたデータへのアクセス時
に出力するこのデータへの他のアクセスを制御するロッ
ク指示情報の内容を登録するロック状態部を設け、キャ
ッシュメモリは、任意の処理ユニットからのメインメモ
リに格納されているデータへのアクセス時に、このアク
セスの対象となるデータを格納するエントリのロック状
態部の登録内容と、アクセスしてきた処理ユニットが出
力するロック指示情報の内容とに基づき、処理ユニット
のアクセスの可否を判定し、この可否の判定結果に対応
して、アクセスしてきた処理ユニットのアクセスを制御
することを特徴とする。また、（６）メインメモリへア
クセスして処理を実行する処理ユニットにおいて、処理
ユニットで実行される複数の処理の間で共通にアクセス
される共通データへのアクセス時には、この共通データ
へのアクセスであることを示す識別信号を出力すること
を特徴とする。また、（７）上記（６）に記載の処理ユ
ニットがアクセスするメインメモリのデータを格納し、
処理ユニットからのアクセスに対して高速なデータ転送
制御を行なうキャッシュメモリを用いた排他制御方法に
おいて、処理ユニットから、データの書き換え依頼と共
に識別信号が出力された場合には、キャッシュメモリお
よびメインメモリの各々のデータを書き換えることを特
徴とする。また、（８）上記（７）に記載のキャッシュ
メモリを用いた排他制御方法において、キャッシュメモ
リは、共通データの転送制御中での障害の検出時に、メ
インメモリに格納されている共通データを使用して、障
害を受けた共通データの回復処理を行なうことを特徴と
する。

【００１１】

【作用】本発明においては、マルチプロセッサシステム
の各処理ユニットは、共通データにアクセスする際に、
当該データに対してアクセスするための情報と共に、当
該データに対する他の処理ユニットからのアクセスを禁
止するロック指示情報を出力する。そして、各処理ユニ
ットから共通にアクセスされるキャッシュメモリは、こ
のロック指示情報に基づき、当該データを含むブロック
をロック状態として管理し、他の処理ユニットから、ロ
ック状態のブロックへのアクセスおよび矛盾したロック
指示が発生した場合には、矛盾が発生した旨の通知をし
て、他の処理ユニットで実行中の処理を中断、または、
無効化（中止）させる。このことにより、各処理ユニッ
トが同時並列にアクセスする共通データへのアクセス権
の確保と開放に係わる処理量の増加を軽減でき、処理ユ
ニットの実効的な処理性能の低下を回避することが可能
となる。また、シングルプロセッサシステムのキャッシ
ュメモリは、処理ユニットからのアクセスが、各タスク
の共通データに対する書き換えであれば、キャッシュメ
モリのエントリとメインメモリのブロックを書き換え
る。このように、高信頼化が要求される共通データへの
書き換えアクセスの場合には、メインメモリの書き換え
も行ない、キャッシュメモリの障害に対処する。また、
共通データのみに対して、メインメモリへのアクセスを
行なうので、高信頼化のために生じる処理ユニットのア
クセス時間の増加を削減することができる。

【００１２】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１および図２は、本発明のキャッシュメモ
リを用いた排他制御方法の第１の実施例を示すフローチ
ャートであり、図３は、その実施に使用するマルチプロ
セッサシステムの本発明に係わる構成を示すブロック図
である。図３において、１〜３は、それぞれ分散して処
理を行なう処理ユニット、４は、各処理ユニット１〜３
で共有されるメインメモリ、５は、各処理ユニット１〜
３で共有され、本発明に係わる排他制御を行なうキャッ
シュメモリ、６は、メインメモリ４とキャッシュメモリ
５を接続するメモリバス、７は、各処理ユニット１〜３
とキャッシュメモリ５を接続するキャッシュバス、８
は、各処理ユニット１〜３のバスの使用権を制御するバ
スマスタコントローラ、９〜１４は、それぞれ、各処理
ユニット１〜３とバスマスタコントローラを接続する信
号線である。

【００１３】また、キャッシュバス７は、各処理ユニッ
ト１〜３から送出されるアドレスを伝達するためのアド
レスバス７１と、各処理ユニット１〜３とキャッシュメ
モリ５の間でやり取りされるデータを伝達するためのデ
ータバス７２と、各処理ユニット１〜３から送出される
アクセスの内容を伝達するためのアクセス種別バス７３
と、各処理ユニット１〜３から送出されるロック指示情
報を伝達するためのロック指示バス７４と、各処理ユニ
ット１〜３から送出されるロックの開放指示情報を伝達
するためのアンロック指示バス７５と、各処理ユニット
１〜３から送出されるロック指示の種別を伝達するため
のロック種別バス７６と、キャッシュメモリ５から送出
される各処理ユニット１〜３からのアクセスに対応する
制御結果を伝達するための転送応答バス７７、および、
矛盾応答バス７８とからなる。

【００１４】また、メインメモリ４は、同じ大きさのブ
ロックに分割され、メモリバス６を介して、ブロック単
位に、メモリの内容を、キャッシュメモリ５に転送す
る。キャッシュメモリ５は、複数のエントリからなり、
各エントリは、ブロックのアドレスを格納するアドレス
情報部５１と、ブロックを格納するブロックデータ部５
２と、本発明に係わり、ロック指示情報に基づくロック
状態を示すロック状態部（図中、Ｌと記載）５３と、エ
ントリに格納されている内容が有効であるか無効である
かを示すバリッド部（図中、Ｂと記載）５４と、アドレ
ス情報部５１に格納されているブロックアドレスで指定
されるメインメモリ上のブロックの内容が、ブロックデ
ータ部５２に格納されているブロックの内容と一致して
いるか否かを示すモディファイ部（図中、Ｍと記載）５
５からなる。尚、キャッシュメモリ５の各エントリのロ
ック状態部５３は、ロック状態リセット指示信号５６で
強制的にリセットされる。

【００１５】以下、メインメモリ５のアドレスａで指定
されるデータを含むブロックをＢａとし、処理ユニット
１が、このブロックＢａをアクセスする場合の動作を説
明する。処理ユニット１は、アドレスａで指定されるデ
ータの読み出し、または、書き換えアクセスを行なうと
き、信号線９を介して、キャッシュバス４の使用要求
を、バスマスタコントローラ８に通知する。バスマスタ
コントローラ８は、予め定められた手続きに従い、一つ
の処理ユニットにのみ、キャッシュバス４の使用許可を
与える。すなわち、信号線１０を介して、キャッシュバ
ス４の使用許可を、処理ユニット１に与える。このよう
にして、キャッシュバス４の使用許可が与えられたと
き、処理ユニット１は、アドレスａを、アドレスバス７
１に出力し、読み出し、または、書き換えの種別を、ア
クセス種別バス７３に出力する。

【００１６】ここで、書き換えの場合には、書き換えデ
ータをデータバス７２に出力し、さらに、ロック指示を
行なう場合には、ロック指示バス７４を「オン」とし、
また、アンロック指示を行なう場合には、アンロック指
示バス７５を、「オン」とし、ロック／アンロックのロ
ック種別（値「０」は、リードロックを示し、値「１」
は、ライトロックを示す）を、ロック種別バス７６に出
力する。

【００１７】このような情報をキャッシュバス７を介し
て入力したキャッシュメモリ５の本発明に係わる処理動
作を、図１、および、図２のフローチャートを用いて説
明する。まず、図１における処理の説明を行なう。図３
の処理ユニット１が、図３のメインメモリ４のａ番地の
ブロックＢａにアクセスしたならば、図３のアドレスバ
ス７１に出力されているアドレスａを入力し（ステップ
１０１）、アドレスａのデータを含むブロックＢａを格
納するエントリＥが存在し、かつ、そのエントリＥのバ
リッド部が「１（有効）」であるか否かをチェックする
（ステップ１０２）。ブロックＢａを格納するエントリ
Ｅが存在する場合には、そのまま、図２に示す処理に移
る。しかし、ブロックＢａを格納するエントリＥが存在
しない場合には、図３のロック状態部５３の値が「０
（ロック状態でない）」であるエントリＥを選択し（ス
テップ１０３）、このエントリＥの図３におけるモディ
ファイ部５５の値が「１（エントリＥの図３におけるブ
ロックデータ部５２とアドレス情報部５１で指定される
図３のメインメモリ４のブロックが不一致）」であるか
否かをチェックする（ステップ１０４）。

【００１８】ここで、選択したエントリＥの図３におけ
るモディファイ部５５の値が「１」であれば、ブロック
Ｂａの最新の内容は、図３のキャッシュメモリ５に存在
するので、図３のキャッシュメモリ５は、図３のメモリ
バス６を介して、選択したエントリＥの図３におけるブ
ロックデータ部５２のブロックの内容で、図３における
アドレス情報部５１で指定される図３のメインメモリ４
のブロックを書き換え、図３におけるモディファイ部５
５を「０（エントリＥの図３におけるブロックデータ部
５２と、アドレス情報部５１で指定される図３のメイン
メモリ４のブロックが一致）」とする（書き戻し）（ス
テップ１０５）。次に、図３のメモリバス６を介して、
図３のメインメモリ４からブロックＢａを転送し（ステ
ップ１０６）、ブロックＢａを選択したエントリＥの図
３におけるブロックデータ部５２に、また、図３のアド
レスバス７１から入力したアドレスを図３のアドレス情
報部５１に、さらに、バリッド部５４に「１（エントリ
Ｅが有効）」を格納する（ステップ１０７）。そして、
次の図２に示す処理に移る。

【００１９】以下、図２における処理の説明を行なう。
図３のロック種別バス７６で入力される処理ユニットか
らの指示が、図３のアクセス種別バス７３を介してのキ
ャッシュメモリへの読みだし指示（リードロック）か、
書き換え指示（ライトロック）かをチェックする（ステ
ップ１０８）。ここで、リードロックが指示されている
場合には、図３のロック指示バス７４が「オン」で（ス
テップ１０９）、かつ、エントリＥの図３におけるロッ
ク状態部５３の値が「３」の場合は（ステップ１１
０）、図３の矛盾応答バス７８に「オン」を出力して、
図３の処理ユニット１に矛盾（ライトロック中のブロッ
クに対してリードロックを要求）が発生したことを通知
する（ステップ１１１）。

【００２０】しかし、ステップ１１０において、図３の
ロック状態部５３の値が「３」より小さい場合は、エン
トリＥの図３におけるロック状態部５３の値を１加算し
（ステップ１１２）、エントリＥの図３におけるブロッ
クデータ部５２に格納されているブロック内のアドレス
ａで指定されるデータを、図３のデータバス７２に出力
する（ステップ１１３、１１４）。尚、この時、図３の
転送応答バス７７に「オン」を出力して、図３の処理ユ
ニット１に要求されたデータを転送したことを通知する
（ステップ１２２）。

【００２１】ステップ１０９において、図３のアンロッ
ク指示バス７５が「オン」の場合は、エントリＥの図３
におけるロック状態部５３の値を１減算し（ステップ１
１５）、また、図３のロック指示バス７４、および、ア
ンロック指示バス７５が「オフ」の場合はそのまま、ス
テップ１１３、１１４の処理に移り、要求されたデータ
を転送したことを図３の処理ユニット１に通知する（ス
テップ１２２）。また、ステップ１０８において、図３
のロック種別バス７６にライトロックが指示されている
場合には、図３のロック指示バス７４が「オン」で（ス
テップ１１６）、かつ、エントリＥの図３におけるロッ
ク状態部５３の値が「０」でない場合は（ステップ１１
７）、ステップ１１１に進み、図３の矛盾応答バス７８
に「オン」を出力して、図３の処理ユニット１に矛盾
（リードロック、または、ライトロック中のブロックに
対してライトロックを要求）が発生したことを通知す
る。

【００２２】ステップ１１７において、エントリＥの図
３におけるロック状態部５３の値が「０」の場合は、こ
のロック状態部の値を「３」とし（ステップ１１８）、
エントリＥの図３におけるブロックデータ部５２に格納
されているブロックＢａ内のアドレスａで指定されるデ
ータを、図３のデータバス７２に出力されている内容で
書き換え（ステップ１１３、１１９）、図３のモディフ
ァイ部５５の値を「１（エントリＥの図３におけるブロ
ックデータ部５２のブロックＢａと、図３のメインメモ
リ４のブロックＢａが不一致）」とする（ステップ１２
０）。その後、図３の転送応答バス７７に「オン」を出
力して、図３の処理ユニット１の指示でデータを書き換
えたことを通知する（ステップ１２２）。尚、ステップ
１１８において、ロック状態部の値を「３」とするの
は、図３に示す本実施例の処理ユニット１〜３の数
「３」に対応するものである。

【００２３】また、ステップ１１７において、図３のア
ンロック指示バス７５が「オン」の場合は、エントリＥ
の図３におけるロック状態部５３の値を「０」とし（ス
テップ１２１）、上述のステップ１１３、１１９、１２
０の処理を行ない、図３の転送応答バス７７に「オン」
を出力して、図３の処理ユニット１の指示でデータを書
き換えたことを通知する（ステップ１２２）。尚、ステ
ップ１１１における図３の処理ユニット１に矛盾が発生
したことの通知や、ステップ１１４における要求された
データを図３の処理ユニット１に転送したことの通知、
または、ステップ１２０における図３の処理ユニット１
の指示でデータを書き換えたことの通知を受けた図３の
処理ユニット１は、図３の信号線９を介して、図３のキ
ャッシュバス７の使用を終了したことをバスマスタコン
トローラ６に知らせる。

【００２４】また、ステップ１１１において、図３の矛
盾応答バス７８を介して矛盾が発生したことが通知され
ると、図３の処理ユニット１は、実行中の処理を中断し
て、予め定められた時間が経過した後に処理を再開する
か、または、実行中の処理が書き換えた図３のメインメ
モリ４の内容を、実行の開始する時点の内容に戻す処
理、および、ロックしたブロックのアンロック指示を行
なって実行中の処理を中止し、予め定められた時間を経
過した後に処理を最初から実行する。このようにするこ
とにより、図３の各処理ユニット１〜３が同時に並列に
アクセスする共通データアクセス権の確保／開放の処理
を、各処理ユニットが、共通データにアクセスする処理
と同時に行なうことが可能となり、共通データのアクセ
ス権の確保と開放に係わる各処理ユニットの処理量の増
加が生じず、処理ユニットの実効的な処理性能の低下を
防ぐことができる。

【００２５】尚、上述の処理において、図３の全ての処
理ユニット１〜３で実行中の処理について、共通データ
へのアクセスを禁止することが不要となったとき、いず
れかの処理ユニットが、図３のキャッシュメモリ５に対
して、ロック状態の解除を通知する。この通知に基づ
き、図３のキャッシュメモリ５は、図３に示すエントリ
のロック状態リセット指示信号５６をオンとし、全ての
エントリのロック状態部の値を「０」とする。これによ
り、処理ユニットの障害により誤ってロック状態となっ
た共通データへのロックを解除する場合において、ロッ
クを解除するためのアクセス（アンロック指示と共に、
当該ブロックへのアクセスを行なう）を、共通データを
格納しているブロック毎に行なうことが不要となり、ロ
ック解除のための処理ユニットからのアクセス回数を削
減できる。

【００２６】上述の第１の実施例では、マルチプロセッ
サシステムにおける排他制御技術の説明を行なったが、
次に、図４〜図６を用いて、シングルプロセッサシステ
ムに関しての説明を行なう。図４および図５は、本発明
のキャッシュメモリを用いた排他制御方法の第２の実施
例を示すフローチャートであり、図６は、その実施に使
用するシングルプロセッサシステムの本発明に係わる構
成を示すブロック図である。図６において、６１は、複
数のタスクを分割して並列に処理する処理ユニット、６
２は、処理ユニット６１がアクセスするデータを格納す
るメインメモリ、６３は、メインメモリ６２に格納され
ているブロック単位のデータを、各エントリ６４〜６５
に格納し、このエントリ６４〜６５を介して、処理ユニ
ット６１からのアクセスに対するデータの転送制御を行
なう本発明に係わるキャッシュメモリ、６６は、処理ユ
ニット６１とキャッシュメモリ６３とを接続するキャッ
シュバス、そして、６７は、キャッシュメモリ６３とメ
インメモリ６２を接続するメモリバスである。

【００２７】キャッシュバス６６は、処理ユニット６１
から送出されるアドレスを伝達するためのアドレスバス
６６ａと、処理ユニット６１とキャッシュメモリ６３間
でやり取りされるデータを伝達するためのデータバス６
６ｂと、処理ユニット１から送出されるアクセスの内容
を伝達するためのアクセス種別バス６６ｃと、処理ユニ
ット６１から送出される共通データへのアクセス情報を
伝達するための共通データバス６６ｄと、キャッシュメ
モリ６３から送出される処理ユニット１からのアクセス
に対応する制御結果を伝達するための転送応答バス６６
ｅとからなる。メインメモリ６２は、同じ大きさのブロ
ックに分割され、メモリバス６７を介して、ブロック単
位に、メモリの内容をキャッシュメモリ６３に転送す
る。

【００２８】本発明に係わるキャッシュメモリ６３は、
複数のエントリ６４〜６５と、処理中に発生する障害を
検出する障害検出部６８からなり、各エントリ６４〜６
５は、エントリ６４で示すように、ブロックのアドレス
を格納するアドレス情報部６４１と、ブロックを格納す
るブロックデータ部６４２と、エントリ６４に格納され
ている内容が有効であるか無効であるかを示すバリッド
部６４３と、アドレス情報部６４１に格納されているブ
ロックアドレスで指定されるメインメモリ６２上のブロ
ックの内容が、ブロックデータ部６４２に格納されてい
るブロックの内容と一致しているか否かを示すモディフ
ァイ部６４４と、信号線６９に入力されたブロックアド
レスとアドレス情報部６４１との内容とを比較し、一致
している場合に出力を「オン」とする比較器６４５と、
この比較器６４５の出力が「オン」で、かつ、バリッド
部６４３の値が「１（有効）」の場合に、信号線７０に
「オン」を出力するアンドゲート６４６とにより構成さ
れている。また、障害検出部６６は、の内部での処理に
おいて発生した障害を検出し、この障害の内容に応じ
て、キャッシュメモリ６３は、自律的に、特定のエント
リ、または、キャッシュメモリ６３の全てのエントリを
無効化し、必要に応じて、キャッシュメモリ６３のエン
トリ６４〜６５へのアクセスを行なわず、処理ユニット
６１からの全てのアクセスをメインメモリ６２に対して
行なう。

【００２９】以下、メインメモリ６２のアドレスａで指
定されるデータを含むブロックをＢａとし、処理ユニッ
ト６１が、このブロックＢａをアクセスする場合の動作
を説明する。処理ユニット６１は、アドレスａで指定さ
れるデータの読み出し、または、書き換えアクセスを行
なうとき、アドレスａをアドレスバス６６ａに出力し、
「読み出し」または「書き換え」の種別をアクセス種別
バス６５ｃに出力し、書き換えの場合には、書き換えデ
ータをデータバス６６ｂに出力し、共通データへのアク
セスであれば、共通データバス６５ｄに「オン」を出力
する。このような情報をキャッシュバス６５を介して入
力したキャッシュメモリ６３の本発明に係わる処理動作
を、図４、および、図５のフローチャートを用いて説明
する。

【００３０】まず、図４における処理の説明を行なう。
図６の処理ユニット６１が、図６のメインメモリ６２の
ａ番地のブロックＢａにアクセスしたならば、図６のア
ドレスバス６６ａに出力されているアドレスａを入力し
（ステップ４０１）、アドレスａのデータを含むブロッ
クＢａを格納するエントリＥが存在し、かつ、そのエン
トリＥのバリッド部が「１」であるか否かをチェックす
る（ステップ４０２）。ブロックＢａを格納するエント
リＥが存在する場合には、そのまま、図５に示す処理に
移る。しかし、ブロックＢａを格納するエントリＥが存
在しない場合には、予め定められた手続きにより、エン
トリＥを選択する（ステップ４０３）。選択したエント
リＥの図６におけるモディファイ部６４４の値が「１
（エントリＥの図６におけるブロックデータ部６４２と
アドレス情報部６４１で指定される図６のメインメモリ
６２のブロックが不一致）」であるか否かをチェックす
る（ステップ４０４）。

【００３１】ここで、選択したエントリＥの図６におけ
るモディファイ部６４４の値が「１」であれば、ブロッ
クＢａの最新の内容は、図６のキャッシュメモリ６３に
存在するので、図６のキャッシュメモリ６３は、図６の
メモリバス６７を介して、選択したエントリＥの図６に
おけるブロックデータ部６４２のブロックの内容で、図
６におけるアドレス情報部６４１で指定される図６のメ
インメモリ６２のブロックを書き換え、図６におけるモ
ディファイ部６４４を「０（エントリＥの図６における
ブロックデータ部６４２と、アドレス情報部６４１で指
定される図６のメインメモリ６２のブロックが一致）」
とする（書き戻し）（ステップ４０５）。次に、図６の
メモリバス６７を介して、図６のメインメモリ６２から
ブロックＢａを転送し（ステップ４０６）、ブロックＢ
ａを、選択したエントリＥの図６におけるブロックデー
タ部６４２に、また、図６のアドレスバス６６ａから入
力したアドレスを、図６のアドレス情報部６４１に、さ
らに、バリッド部６４３に「１（エントリＥが有効）」
を格納する（ステップ４０７）。そして、次の図５に示
す処理に移る。

【００３２】以下、図５における処理の説明を行なう。
図６の共通データバス６５ｄが「オン（共通データへの
アクセス）」か「オフ（個別データへのアクセス）」か
ら判別する（ステップ４０８）。図６の共通データバス
６５ｄが「オフ」で、図６のアクセス種別バス６５ｃに
「読み出し」が出力されている場合（ステップ４０
９）、エントリＥの図６のブロックデータ部６４２に格
納されているブロック内のアドレスａで指定されるデー
タを、図６のデータバス６６ｂに出力する（ステップ４
１０）。そして、図６の転送応答バス６５ｅに「オン」
を出力して、要求されたデータを転送したことを、図６
の処理ユニット６１に通知する（ステップ４１１）。

【００３３】また、ステップ４０９で、図６のアクセス
種別バス６５ｃに「書き換え」が出力されている場合、
エントリＥの図６のブロックデータ部６４２に格納され
ているブロック内のアドレスａで指定されるデータを、
図６のデータバス６６ｂに出力されている内容で書き換
える（ステップ４１２）。そして、エントリＥの図６の
モディファイ部６４４に「１（エントリＥの図６のブロ
ックデータ部６４２とエントリＥのアドレス情報部６４
１で指定される図６のメインメモリ６２のブロックが不
一致）」を設定して（ステップ４１３）、ステップ４１
１に進み、図６の転送応答バス６５ｅに「オン」を出力
して、要求されたデータを転送したことを、図６の処理
ユニット６１に通知する。

【００３４】また、ステップ４０８で、図６の共通デー
タバス６５ｄが「オン（共通データへのアクセス）」
で、図６のアクセス種別バス６５ｃに「読み出し」が出
力されている場合（ステップ４１４）、ステップ４１
０、４１１の処理を行ない、エントリＥに格納している
アドレスａで指定されるデータを、図６の処理ユニット
６１に転送する。しかし、ステップ４１４で、図６のア
クセス種別バス６５ｃに「書き換え」が出力されている
場合、エントリＥの図６のブロックデータ部６４２に格
納されているブロック内のアドレスａで指定されるデー
タを、図６のデータバス６６ｂに出力されている内容で
書き換える（ステップ４１５）と共に、図６のメモリバ
ス６７を介して、図６のメインメモリ６２のアドレスａ
で指定されるデータを、図６のデータバス６５ｂに出力
されている内容で書き換える（ステップ４１６）。そし
て、ステップ４１１に進み、図６の転送応答バス６５ｅ
に「オン」を出力して、図６の処理ユニット６１にアク
セスの完了を通知する。

【００３５】このように、共通データの書き換えアクセ
スに対しては、メインメモリの内容も書き換える。この
ことにより、図６のキャッシュメモリ６３は、図６の障
害検出部６８で、処理中に障害を検出した場合、障害と
なったエントリ、または、全てのエントリを無効化して
も、共通データの最新の内容は、図６のメインメモリ６
２に格納されており、障害時には、これらのデータを使
用することにより、容易に回復処理および処理の継続を
行なうことができる。また、高信頼化のために生じる図
６の処理ユニット６１からのアクセス時間の増加を削減
することが可能となる。

【００３６】以上、図１〜図６を用いて説明したよう
に、本第１、第２の実施例のキャッシュメモリを用いた
排他制御技術では、マルチプロセッサシステム、およ
び、シングルプロセッサシステムのそれぞれにおいて、
効率の良い排他制御を行なうことができる。例えば、第
１の実施例のマルチプロセッサシステムでの排他制御で
は、各処理ユニットから共通にアクセスされるキャッシ
ュメモリは、処理ユニットがアクセス中のデータを含む
ブロックをロック状態として管理し、他の処理ユニット
から、ロック状態のブロックへのアクセスが発生した場
合、この処理ユニットに矛盾が発生した旨の通知をし
て、他の処理ユニットで実行中の処理を中断、または、
無効化（中止）させる。このようにすることにより、各
処理ユニットのデータへのアクセスと同時に、アクセス
権の確保と開放の処理を行なうことができ、アクセス権
の確保および開放のための処理ユニットのオーバヘッド
を回避でき、処理ユニットの実効的な性能を向上させる
ことができる。また、一般に、排他制御の対象となる共
通データを含むブロックは、メインメモリ全体のブロッ
クに比べて少ない。本実施例では、排他制御のためのロ
ック情報を、メインメモリの全てのブロック毎に管理せ
ず、キャッシュメモリに格納しているブロックについて
のみ管理するので、ロック情報を格納するための記憶容
量を大幅に削減することが可能となる。

【００３７】また、第２の実施例のシングルプロセッサ
システムでの排他制御では、高信頼化が必要な共通デー
タの書き換えのみを選択的に高信頼なメインメモリに対
して行ない、他のアクセスはキャッシュメモリに対して
のみ行なうことにより、共通データに対する高信頼性を
損なうことなく、キャッシュメモリによる高速なデータ
転送を行なうことができる。

【００３８】尚、本発明は、図１〜図６を用いて説明し
た実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能である。例えば、第１の
実施例では、マルチプロセッサシステムを、３つの処理
ユニットからなる構成で示したが、本発明は、このよう
な３つの処理ユニットからなるマルチプロセッサに限定
されるものではなく、例えば、４つの処理ユニットを用
いる場合にも、ロック状態部の値を「４」とすることに
より適用可能である。

【００３９】

【発明の効果】本発明によれば、マルチプロセッサシス
テムにおいて、共通データへの各処理ユニットのアクセ
ス権の確保と開放に係わる処理量を軽減でき、各処理ユ
ニットの実効的な処理性能を向上させ、マルチプロセッ
サシステムの性能を向上させることが可能であると共
に、シングルプロセッサシステムにおいて、メインメモ
リへのアクセスを、共通データへのアクセスに対しての
みに限定することができ、共通データを高信頼に保った
ままでの、キャッシュメモリによる高速なデータ転送が
可能である。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリを用いた排他制御方
法の第１の実施例を示すフローチャートの一部である。

【図２】本発明のキャッシュメモリを用いた排他制御方
法の第１の実施例を示すフローチャートの残りの部分で
ある。

【図３】本発明のキャッシュメモリを用いた排他制御に
使用するマルチプロセッサシステムの本発明に係わる構
成を示すブロック図である。

【図４】本発明のキャッシュメモリを用いた排他制御方
法の第２の実施例を示すフローチャートの一部である。

【図５】本発明のキャッシュメモリを用いた排他制御方
法の第２の実施例を示すフローチャートの残りの部分で
ある。

【図６】本発明のキャッシュメモリを用いた排他制御に
使用するシングルプロセッサシステムの本発明に係わる
構成を示すブロック図である。

【符号の説明】

１〜３ 処理ユニット ４ メインメモリ ５ キャッシュメモリ ６ メモリバス ７ キャッシュバス ８ バスマスタコントローラ ９〜１４ 信号線 ５１ アドレス情報部 ５２ ブロックデータ部 ５３ ロック状態部 ５４ バリッド部 ５５ モディファイ部 ５６ ロック状態リセット指示信号 ６１ 処理ユニット ６２ メインメモリ ６３ キャッシュメモリ ６４〜６５ エントリ ６６ キャッシュメモリバス ６６ａ アドレスバス ６６ｂ データバス ６６ｃ アクセス種別バス ６６ｄ 共通データバス ６６ｅ 転送応答バス ６７ メモリバス ６８ 障害検出部 ６９、７０ 信号線 ７１ アドレスバス ７２ データバス ７３ アクセス種別バス ７４ ロック指示バス ７５ アンロック指示バス ７６ ロック種別バス ７７ 転送応答バス ７８ 矛盾応答バス ６４１ アドレス情報部 ６４２ ブロックデータ部 ６４３ バリッド部 ６４４ モディファイ部 ６４５ 比較器 ６４６ アンドゲート

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数の処理ユニットと、該複数の処理ユ
   ニットで共有され、各処理ユニットからのアクセス対象
   となるデータを格納するメインメモリと、該メインメモ
   リに格納されているデータをブロック単位で格納し、上
   記複数の処理ユニットからのアクセスを受ける上記複数
   の処理ユニットで共有されるキャッシュメモリとからな
   るマルチプロセッサの、上記複数の処理ユニットの同一
   データへのアクセスを制御して、データの矛盾を回避す
   る排他制御方法において、上記処理ユニットは、上記メ
   インメモリに格納されたデータへのアクセス時に、該デ
   ータへの他のアクセスを制御するロック指示情報を出力
   し、上記キャッシュメモリは、上記処理ユニットが出力
   する上記ロック指示情報の内容を、該データを含むブロ
   ックに対応付けて登録し、該ロック指示情報の内容を登
   録したブロックに含まれるデータへの任意の処理ユニッ
   トからのアクセス時には、該アクセスしてきた処理ユニ
   ットが出力するロック指示情報の内容と、上記登録済み
   のロック指示情報の内容とに基づき、該処理ユニットの
   上記データへのアクセスの可否を判定し、該可否の判定
   結果に対応して、上記アクセスしてきた処理ユニットの
   アクセスを制御することを特徴とするキャッシュメモリ
   を用いた排他制御方法。
2. 【請求項２】 請求項１に記載のキャッシュメモリを用
   いた排他制御方法において、上記キャッシュメモリは、
   上記ロック指示情報の内容に基づき、上記アクセスして
   きた処理ユニットのアクセスが上記データの矛盾を発生
   させると判定した場合には、上記アクセスしてきた処理
   ユニットに対して、アクセスが禁止されているブロック
   のデータにアクセスを行なった旨を通知することを特徴
   とするキャッシュメモリを用いた排他制御方法。
3. 【請求項３】 請求項１、もしくは、請求項２のいずれ
   かに記載のキャッシュメモリを用いた排他制御方法にお
   いて、上記キャッシュメモリは、上記処理ユニットから
   のアクセス時に、アクセスの対象となるデータを含むブ
   ロックがない場合には、上記ロック指示情報の内容との
   対応付けがなされていないブロックを選択し、該選択し
   たブロックを、上記アクセスの対象となるデータを含む
   ブロックと入れ換えることを特徴とするキャッシュメモ
   リを用いた排他制御方法。
4. 【請求項４】 請求項１から請求項３のいずれかに記載
   のキャッシュメモリを用いた排他制御方法において、上
   記キャッシュメモリは、上記任意の処理ユニットからの
   指示に基づき、上記各々のブロックに対応付けて登録し
   た全てのロック指示情報の内容を削除することを特徴と
   するキャッシュメモリを用いた排他制御方法。
5. 【請求項５】 複数の処理ユニットと、該複数の処理ユ
   ニットで共有され、各処理ユニットからのアクセス対象
   となるデータを格納するメインメモリと、該メインメモ
   リに格納されているデータをブロック単位で格納する複
   数のエントリからなるキャッシュメモリとを具備し、該
   キャッシュメモリにより、上記複数の処理ユニットから
   の上記エントリ内の同一データへのアクセスを制御し
   て、データの矛盾を回避するキャッシュメモリを用いた
   排他制御システムにおいて、上記キャッシュメモリの各
   々のエントリに、上記処理ユニットが上記メインメモリ
   に格納されたデータへのアクセス時に出力する該データ
   への他のアクセスを制御するロック指示情報の内容を登
   録するロック状態手段を設け、上記キャッシュメモリ
   は、任意の処理ユニットからの上記メインメモリに格納
   されているデータへのアクセス時に、該アクセスの対象
   となるデータを格納するエントリのロック状態手段の登
   録内容と、上記アクセスしてきた処理ユニットが出力す
   るロック指示情報の内容とに基づき、該処理ユニットの
   アクセスの可否を判定し、該可否の判定結果に対応し
   て、上記アクセスしてきた処理ユニットのアクセスを制
   御することを特徴とするキャッシュメモリを用いた排他
   制御システム。
6. 【請求項６】 メインメモリへアクセスして処理を実行
   する処理ユニットにおいて、該処理ユニットで実行され
   る複数の処理の間で共通にアクセスされる共通データへ
   のアクセス時には、該共通データへのアクセスであるこ
   とを示す識別信号を出力することを特徴とする処理ユニ
   ット。
7. 【請求項７】 請求項６に記載の処理ユニットがアクセ
   スするメインメモリのデータを格納し、上記処理ユニッ
   トからのアクセスに対して高速なデータ転送制御を行な
   うキャッシュメモリを用いた排他制御方法において、上
   記処理ユニットから、データの書き換え依頼と共に上記
   識別信号が出力された場合には、上記キャッシュメモリ
   および上記メインメモリの各々のデータを書き換えるこ
   とを特徴とするキャッシュメモリを用いた排他制御方
   法。
8. 【請求項８】 請求項７に記載のキャッシュメモリを用
   いた排他制御方法において、上記キャッシュメモリは、
   上記共通データの転送制御中での障害の検出時には、上
   記メインメモリに格納されている共通データを使用し
   て、該障害を受けた共通データの回復処理を行なうこと
   を特徴とするキャッシュメモリを用いた排他制御方法。