JPH06139206A - マルチプロセッサシステムにおける排他制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 共通データへのアクセスを複数の処理ユニッ
トが同時並列的に行う際にアクセス権の確保／解放を予
め組み込まなくてもよいようにし、プログラムの生産性
を向上する。 【構成】 各プロセッサのキャッシュメモリは複数のエ
ントリからなり、また各エントリはアドレス情報部７
１、ブロックデータ部７２、及びブロック状態情報部
（中間状態部７３、バリッド部７４、モディファイ部７
５）からなっている。アクセスが同時並列的に行われる
場合、ブロック状態情報部の内容、プロセッサからのア
クセス種別の内容が予め定められた組み合わせの場合
に、当該ブロックへの処理を中断または中止するように
した排他制御を行っている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおいて、各プロセッサが同時並列的にアクセスす
るデータの無矛盾性保証制御を行うための排他制御方式
に関するものである。

【０００２】

【従来技術】複数の処理ユニットがメインメモリを共有
して使用するマルチプロセッサシステムにおいて、ある
処理ユニットが共通データに対して読みだし及び書き換
えを行う場合、他の処理ユニットとの間に矛盾が発生す
る。例えば、処理ユニットＡと処理ユニットＢがメイン
メモリのアドレスＸに格納している値「ｘ］に１を加算
する場合を考える。本来、処理ユニットＡ及び処理ユニ
ットＢの処理が矛盾無く行われるとアドレスＸの値は
「ｘ＋２」となる。しかし、処理ユニットＡがアドレス
Ｘの値「ｘ］を読みだしてからアドレスＸに値「ｘ＋
１」を書き込む間に処理ユニットＢがアドレスＸの値
「ｘ］を読み出すと処理ユニットＢもアドレスＸに値
「ｘ＋１」を書き込むことになり、正しい値「ｘ＋２」
が得られない。従来は、そうならないように、共通デー
タにアクセスする前に共通データへのアクセス権を要求
し、アクセス権の獲得が成功すると共通データへのアク
セスを行い、共通データへのアクセス終了後にアクセス
権を解放する。アクセス権は共通データ毎に設けられ、
同時に１台のプロセッサにのみアクセス権が与えられ
る。

【０００３】

【発明が解決しようとする課題】以上述べたように、従
来のマルチプロセッサシステムにおける排他制御におい
ては、共通データにアクセスする前に必ずアクセス権を
確保し、他の処理ユニットからの共通データへのアクセ
スを抑止し、アクセス終了後にはアクセス権を解放する
排他制御が必要であった。しかし、この従来の方式で
は、各処理ユニットが同時並列的にアクセスする共通デ
ータについてアクセス権を獲得を行う必要があるため、
以下のような問題が生じる。 （１）処理ユニットで実行中に同時並列的にアクセスす
る全ての共通データへのアクセスの前後にアクセス権の
確保／解放を行う処理を予め組み込む必要が生じ、複雑
になる。 （２）本来、矛盾が発生する確率が少ないにもかかわら
ず、共通データへのアクセスの前後にアクセス権の確保
／解放を行う必要があるため、処理ユニットの実効的な
処理能力が低下する。 （３）新規に追加した処理によって、従来同時並列的に
アクセスされなかったデータが同時並列的にアクセスさ
れる共通データとなった場合、従来の処理に当該データ
に対するアクセス権の確保／解放を行う処理を追加する
必要がある。

【０００４】従来、上記問題を解決するために、同時並
列的にアクセスしないデータと共通データを厳密に分け
ずに、アクセス権の確保／解放を複数の共通データに対
して一括して行うことによって、アクセス権の確保／解
放回数を減らす手法がとられていた。しかし、複数の共
通データに対して一括してアクセス権の確保／解放を行
うと共通データに対して不要な排他制御を行うことにな
り、アクセス権の確保期間が長くなるため、複数の処理
ユニットで同時並列的に可能な処理の実行が阻害される
確率が大きくなる欠点が生じる。

【０００５】

【課題を解決するための手段】本発明はこれらの欠点を
除去するために、処理ユニットで実行中の処理が最初に
アクセスしてから処理が終了するまでにアクセスするデ
ータを含むブロックを処理ユニット内のキャッシュメモ
リで中間状態として管理し、他の処理ユニットから中間
状態のブロックへのアクセスが発生した場合、他の処理
ユニットで実行中の処理又は自処理ユニットで実行中の
処理を中断又は無効化（中止）することによって共通デ
ータへの排他制御を行うものである。なお、本発明にお
ける「中間状態」とは、“プロセッサ上で実行されるあ
るまとまった処理単位において、その処理単位での実行
中（処理中）のブロックに対して与えられる状態”のこ
とをいう。これによって、各処理ユニットが同時並列的
にアクセスする共通データへのアクセスを行う際にアク
セス権の確保／解放の処理を各処理ユニットで実行する
処理に予め組み込む必要がなくなり、アクセス権の確保
及び解放による処理ユニットの実効的な処理性能の低下
も生じず、新たに処理を追加することによって共通デー
タとなったデータに対する排他制御を行うために従来の
処理を変更することも不要となる。

【０００６】

【実施例】図１は請求項１乃至請求項５に記載された本
発明の実施例を説明するためのマルチプロセッサシステ
ムの構成図である。図１において、１、２及び３は処理
ユニット、４はシステムバス、５はメインメモリ、６は
バスマスタコントローラ、１０、２０及び３０はプロセ
ッサである。また１１、２１及び３１はキャッシュメモ
リ、１００、２００及び３００はプロセッサバスであ
る。システムバス４は、アドレスバス４１、データバス
４２、リード／ライトバス４３、アクセス種別バス４
４、優先度バス４５、転送応答バス４６、矛盾応答バス
４７からなっている。

【０００７】メインメモリ５は同じ大きさに分割され、
キャッシュメモリ１１、２１及び３１との間ではブロッ
ク単位にメモリ内容の転送を行う。キャッシュメモリ１
１、２１及び３１は複数のエントリからなり、図２にエ
ントリの一例を示す。各エントリは、ブロックのアドレ
スを格納するアドレス情報部７１、ブロックデータを格
納するブロックデータ部７２、中間状態であることを示
す中間状態部７３、エントリに格納されている内容が有
効であるか無効であるかを示すバリッド部７４、キャッ
シュメモリのみを書き換えたことを示すモディファイ部
７５及びアンドゲート７３０からなる。確定指示信号７
１０から確定が指示されると、中間状態部７３の値は
「０」となり、アンドゲート７３０は中間状態部７３の
内容を信号線７２１を介して、モディファイ部７５の内
容を信号線７２２を介して入力し、無効化指示信号７２
０を介して無効化が指示され、中間状態部７３の値が
「１」かつモディファイ部７５の内容が「１」である場
合、バリッド部リセット信号の意味を持つ信号線７２３
を介してバリッド部７４の内容を「０」とする。

【０００８】次に、メインメモリ５のアドレスａで指定
されるデータを含むブロックをＢａとし、プロセッサ１
０がブロックＢａをアクセスする本発明の一実施例を説
明するフローチャートを図３及び図４に示す。ここで、
図３及び図４は自プロセッサからのアクセスに対するキ
ャッシュメモリでの処理を説明するための図であり、論
理回路を用いることによって、この処理の各部分を並列
的に実行できる。

【０００９】プロセッサ１０からアドレスａで指定され
るデータの読みだし又は書き換えが要求されたとき（ス
テップ３１１）、処理ユニット１のキャッシュメモリ１
１は以下のような処理を行う。 （イ）ステップ３１２において、プロセッサ１０からプ
ロセッサバス１００を介して要求されたアドレスａのデ
ータを含むブロックＢａを格納する有効なエントリがキ
ャッシュメモリ１１に存在しない場合：ステップ３１３
において、キャッシュメモリ１１は信号線１０１を介し
てシステムバス４の使用要求をバスマスタコントローラ
６に知らせる。バスマスタコントローラ６は、予め定め
られた手続きに従い、１つのキャッシュメモリにのみシ
ステムバス４の使用許可を与える。信号線１０２を介し
てシステムバス４の使用許可がキャッシュメモリ１１に
与えられたとき、アドレスバス４１上にアドレスａを出
力し、リード／ライトバス４３に読みだし指示を出力
し、アクセス種別バス４４にプロセッサ１０が出力した
アクセス種別（読みだし又は書き換え）を出力する。

【００１０】キャッシュメモリ２１及び３１は、アドレ
スバス４１に出力されているアドレスａを入力し、アド
レスａのデータを含むブロックＢａが内部に格納されて
いるか否かのチェックを行う。他の処理ユニットがシス
テムバス４に出力したアクセスをチェックするためのフ
ローチャートを図５に示す。ここで、図５は他の処理ユ
ニットがシステムバス４に出力したアクセスをチェック
する処理を説明するための図であり、論理回路を用いる
ことによって、この処理の各部分を並列に実行すること
ができる。

【００１１】（イ−ａ） ステップ４１２において、キ
ャッシュメモリ２１及び３１がブロックＢａを内部に格
納していない場合：メインメモリ５がブロックＢａをデ
ータバス４２に出力し、転送応答バス４６を介してキャ
ッシュメモリ１１に応答を出力したことを通知する。 （イ−ｂ） キャッシュメモリ２１又は３１がブロック
Ｂａを内部に格納しておりかつバリッド部が「１」であ
る場合（ステップ４１２）で、ブロックＢａを格納する
エントリの中間状態部が「１（中間状態）」の場合（ステ
ップ４１３）：ブロックＢａを格納するエントリのモデ
ィファイ部が「１（ブロックデータ部のＢａとメインメ
モリのＢａが不一致）」（ステップ４１４）、又はキャ
ッシュメモリ１１がアクセス種別バス４４に書き換えを
出力していれば（ステップ４１５）、キャッシュメモリ
１１に矛盾応答バス４７を介して矛盾が発生したことを
通知する（ステップ４１６）。このとき、処理ユニット
２又は３のキャッシュメモリから矛盾応答バス４７を介
して矛盾が発生した旨の通知を受け取ると、キャッシュ
メモリ１１は下記（ハ）に示す矛盾解消処理を行う。メ
インメモリ５はキャッシュメモリ２１又は３１が矛盾応
答バス４７に矛盾が発生した旨の信号を出力しなければ
ブロックＢａをデータバス４２に出力し、転送応答バス
４６を介してキャッシュメモリ１１に応答を出力したこ
とを通知する。

【００１２】（イ−ｃ） キャッシュメモリ２１又は３
１がブロックＢａを内部に格納し、かつブロックＢａを
格納するエントリの中間状態部が「０（確定状態）」の
場合（ステップ４１３）：ブロックＢａを格納するエン
トリのモディファイ部７５が「１（ブロックデータ部の
ＢａとメインメモリのＢａが不一致）」であれば（ステ
ップ４１７）、ブロックＢａの最新の内容はキャッシュ
メモリ２１又は３１に存在する（この場合キャッシュメ
モリ２１とする）ので、キャッシュメモリ２１はブロッ
クＢａをデータバス４２に出力し、転送応答バス４６を
介してキャッシュメモリ１１に応答を出力したことを通
知し（ステップ４１８）、モディファイ部７５を「０
（ブロックデータ部７２のＢａとメインメモリのＢａが
一致）」とする（ステップ４１９）。このとき、メイン
メモリ５はデータバス４２にキャッシュメモリ２１が出
力したブロックＢａをキャッシュメモリ１１とともに受
信してメインメモリ５に格納されている内容を最新の内
容に更新する。

【００１３】キャッシュメモリ２１は上記ステップ４１
８、ステップ４１９の処理が終了するか、又はステップ
４１７でブロックＢａを格納するエントリのモディファ
イ部が「０（ブロックデータ部７２のＢａとメインメモ
リのＢａが一致）」であれば、以下の処理を行う。キャ
ッシュメモリ１１がアクセス種別バス４４に「書き換
え」を出力していれば（ステップ４２０）、ブロックＢ
ａを格納するエントリのバリッド部を「０（無効）」と
して無効化を行う（ステップ４２１）。これによって、
プロセッサ１０からのブロックＢａへのアクセスが書き
換えの場合に、書き換え前の内容が他のキャッシュメモ
リに存在することがなくなり、データの無矛盾性を保証
する。

【００１４】一方キャッシュメモリ１１は、ブロック転
送応答バス４６を介して要求したブロックＢａがデータ
バス４２上に出力されることを知り、データバス４２上
に出力されたブロックＢａを中間状態部７３が「０（確
定状態）」であるエントリから予め定められた手続きに
よって選択したエントリ（選択したエントリをエントリ
Ｅと記述する）のブロックデータ部７２に格納し、アド
レスａの情報をアドレス情報部に格納し、エントリＥの
バリッド部を「１（有効）」、中間状態部を「１（中間
状態）」とする（ステップ３１５）。プロセッサ１０か
らのブロックＢａに対するアクセス種別が書き換えであ
れば（ステップ３１６）、エントリＥのモディファイ部
７５を「１（ブロックデータ部７２のＢａとメインメモ
リのＢａが不一致）」とするとともに（ステップ３１
７）、プロセッサ１０からプロセッサバス１００を介し
て指示された内容にでエントリＥのブロックデータ部７
２に格納されているブロックＢａのアドレスａで指定さ
れるデータを書き換える（ステップ３２６）。プロセッ
サ１０からのブロックＢａに対するアドレス種別が読み
だしであればエントリＥのブロックデータ部７２に格納
されているブロックＢａのアドレスａで指定されるデー
タをプロセッサ１０に転送する（ステップ３２６）。キ
ャッシュメモリ１１は信号線１０１を介してシステムバ
ス４の使用を終了したことをバスマスタコントローラ６
に知らせる。

【００１５】（ロ）プロセッサ１０からプロセッサバス
１００を介して要求されたアドレスａのデータを含むブ
ロックＢａを格納する有効なエントリＥがキャッシュメ
モリ１１に存在する場合（ステップ３１２）： （ロ−ａ） ステップ３１８でエントリＥの中間状態部
７３が「０（確定状態）」の場合：エントリＥの中間状
態部７３を「１（中間状態）」とし（ステップ３１
９）、エントリＥのモディファイ部７５が「０（ブロッ
クデータ部のＢａとメインメモリのＢａが一致）」であ
れば以下（ロ−ｂ）の処理を行う（ステップ３２０）。
エントリＥのモディファイ部７５が「１（ブロックデー
タ部のＢａとメインメモリのＢａが不一致）」であれ
ば、キャッシュメモリ１１は信号線１０１を介してシス
テムバス４の使用要求をバスマスタコントローラ６に知
らせる。バスマスタコントローラ６は、予め定められた
手続きに従い１つのキャッシュメモリにのみシステムバ
ス４の使用要求を与える。信号線１０２を介してシステ
ムバス４の使用許可がキャッシュメモリ１１に与えられ
たとき、アドレスバス４１上にアドレスａを出力し、リ
ード／ライトバス４３に書き換え指示を出力し、データ
バス４２にエントリＥのブロックデータ部７２に格納さ
れているブロックＢａを出力して、メインメモリ５に格
納されているブロックＢａを最新の内容に更新する（ス
テップ３２１）。

【００１６】エントリＥの中間状態部７３を「１（中間
状態）」とするとともに、プロセッサ１０が出力したア
クセス種別が「読みだし」の場合にはエントリＥのモデ
ィファイ部７５を「０（ブロックデータ部のＢａとメイ
ンメモリのＢａが一致）」とするとともに、エントリＥ
のブロックデータ部７２に格納されているブロックＢａ
のアドレスａで指定されるデータをプロセッサ１０に転
送する。プロセッサ１０からブロックＢａに対するアク
セス種別が「書き換え」であれば、プロセッサ１０から
プロセッサバス１００を介して指示された内容でエント
リＥのブロックデータ部７２に格納されているブロック
Ｂａのアドレスａで指定されるデータを書き換える（ス
テップ３２６）。

【００１７】（ロ−ｂ） ステップ３１８でエントリＥ
の中間状態部７３が「１（中間状態）」の場合：プロセ
ッサ１０からのブロックＢａに対するアクセス種別が
「書き換え」であり、かつエントリＥのモディファイ部
７５が「０（ブロックデータ部７２のＢａとメインメモ
リのＢａが一致）」であれば（ステップ３２２）、キャ
ッシュメモリ１１は信号線１０１を介してシステムバス
４の使用要求をバスマスタコントローラ６に知らせる。
バスマスタコントローラ６は、予め定められた手続きに
従い１つのキャッシュメモリにのみシステムバス４の使
用許可を与える。信号線１０２を介してシステムバス４
の使用許可がキャッシュメモリ１１に与えられたとき、
アドレスバス４１上にアドレスａを出力し（ステップ３
２３）、リード／ライトバス４３に読みだし指示を出力
し、アクセス種別バス４４にプロセッサ１０が出力した
アクセス種別「書き換え」を出力する。

【００１８】他方キャッシュメモリ２１及び３１は、ア
ドレスバス４１に出力されているアドレスａを入力し、
アドレスａのデータを含むブロックＢａが内部に格納さ
れているか否かのチェックを図５に示したフローチャー
トに従って行う。このとき、処理ユニット２又は３のキ
ャッシュメモリから矛盾応答バス４７を介して矛盾が発
生した旨の通知を受け取る（ステップ３２４）と、キャ
ッシュメモリ１１は下記（ハ）に示す矛盾解消処理を行
う。矛盾応答バス４７を介して矛盾が発生した旨の通知
がない場合には、キャッシュメモリは転送応答バス４６
に応答を出力し、メインメモリ５からのデータ転送を中
止させ、（キャッシュメモリ１１にブロックＢａはすで
に存在するので、ブロックをメインメモリ５から読み出
す必要はない。）エントリＥのモディファイ部７５を
「１（ブロックデータ部７２のＢａとメインメモリのＢ
ａが不一致）」とし（ステップ３２５）、プロセッサ１
０からプロセッサバス１００を介して指示された内容で
エントリＥのブロックデータ部７２に格納されているブ
ロックＢａのアドレスａで指定されるデータを書き換え
る（ステップ３２６）。キャッシュメモリ１１は信号線
１０１を介してシステムバス４の使用を終了したことを
バスマスタコントローラ６に知らせる。

【００１９】（ハ）他の処理ユニットから矛盾応答バス
４７を介して矛盾が発生した旨の通知を受信した場合
（ステップ３２７の矛盾解消処理）：キャッシュメモリ
１１はプロセッサ１０で実行中の処理を中止し、実行中
の処理が書き換えたメインメモリの内容を処理が実行を
開始する以前の状態とするために、図２の無効化指示信
号７２０を「オン」とし、キャッシュメモリ１１の中間
状態部７３に値「１」がセットされ、かつモディファイ
部７５に値「１」がセットされている全てのエントリの
バリッド部７４を「０」とし、その後に確定指示信号２
１０を「オン」とし、キャッシュメモリ２の全ての中間
状態部７３を「０」とする。これによって、プロセッサ
１０がキャッシュメモリ１１を介してアクセスするメイ
ンメモリ５の内容は中断した処理の実行を開始した時点
の内容となる。キャッシュメモリ１１はプロセッサ１０
で実行中の処理を中止させるとともに、プロセッサバス
１００を介して矛盾が発生したことをプロセッサ１０に
通知する。プロセッサ１０は実行中の処理を最初から再
実行する。上記では、矛盾発生時にアクセス元で実行中
の処理を中止（無効化）する方法について述べたが、実
行中の処理を中断し、予め定められた時間が経過した後
に中断点から再開させる方法もある。

【００２０】キャッシュメモリ１１からの全てのアクセ
スに対して他の処理ユニットが矛盾の発生を通知するこ
となく、プロセッサ１０で実行中の処理が正常に終了し
たとき、プロセッサ１０は図２の確定指示信号７１０を
「オン」とし、キャッシュメモリ２の全てのエントリの
中間状態部７３を「０」とする。これによって、プロセ
ッサ１０で実行した処理が書き換えが確定し、プロセッ
サ１０で実行した処理がアクセスした全てのブロックは
他のプロセッサで実行される処理から読みだし及び書き
換えが可能となる。

【００２１】これにより、各処理ユニットが同時並列的
にアクセスするブロックへのアクセスを行う際にアクセ
ス権の確保／解放の処理を各プロセッサで実行する処理
に予め組み込んでおく必要がなく、複数のプロセッサが
同一のブロックに対して同時並列的にアクセスすると
き、当該ブロックに対する全てのプロセッサからのアク
セス種別が読みだしの場合以外には排他制御が行われ
る。以上が本発明の一実施例である。

【００２２】請求項２記載の実施例を以下に述べる。請
求項２では、上記請求項１記載の実施例において、プロ
セッサからのアクセス種別がデータの読みだし又は書き
換えの場合のみ中間状態部７３の値を「１（中間状
態）」とし、プロセッサからのアクセス種別が命令の読
みだしの場合には中間状態部７３の値は変更しないよう
にしたり、プロセッサがアクセスするアドレスａが予め
定められた範囲の場合のみ中間状態部７３の値を「１
（中間状態）」したりするものである。一般に、メイン
メモリに格納されている命令は同時並列的に書き換えら
れることはなく、排他制御は不要である。また、各プロ
セッサに対して個別に割り当てられたメインメモリ上の
領域は同時並列的に書き換えられることはなく、排他制
御は不要である。これにより、アドレス情報部にブロッ
クＢａのアドレスを格納し、かつバリッド部７４が「１
（有効）」であるエントリがキャッシュメモリ２に存在
しない場合に、ブロックＢａを格納するために選択可能
なエントリ数が増加し、少ないエントリ数でキャッシュ
メモリを実現することが可能となる。

【００２３】請求項３の一実施例を以下に述べる。請求
項３の実施例は上記請求項１記載の実施例において、図
１のシステムバス４の矛盾応答バス４７を削除したもの
である。図３のステップ３２４及び図４のステップ３１
４の「矛盾応答バス４７がオン？」及びステップ３２７
の「矛盾解消処理」を削除する。図５のステップ４１６
を「矛盾解消処理」に変更する。プロセッサがブロック
をアクセスする場合の請求項３の実施例を説明するフロ
ーチャートを図６及び図７に、他の処理ユニットがシス
テムバス４に出力したアクセスをチェックするためのフ
ローチャートを図８に示す。請求項１の実施例におい
て、キャッシュメモリ２１および３１は、キャッシュメ
モリ１１がアドレスバス４１に出力したアドレスａを入
力し、アドレスａのデータを含むブロックＢａが内部に
格納されているか否かのチェックを行う。図８は他の処
理ユニットがシステムバス４に出力したアクセスをチェ
ックする処理を説明するためのフローチャートであり、
論理回路を用いることによって、この処理の各部分を並
列に実行することができる。

【００２４】（ａ） キャッシュメモリ２１及び３１が
ブロックＢａを内部に格納していない場合 メインメモリ５がブロックＢａをデータバス４２に出力
し、転送応答バス４６を介してキャッシュメモリ１１に
応答を出力したことを通知する。 （ｂ） キャッシュメモリ２１又は３１がブロックＢａ
を内部に格納し、かつブロックＢａを格納するエントリ
の中間状態部７３が「１（中間状態）」の場合（ステッ
プ６１３）：ブロックＢａを格納するエントリＥのモデ
ィファイ部７５が「１（ブロックデータ部のＢａとメイ
ンメモリのＢａが不一致）」（ステップ６１４）または
キャッシュメモリ１１がアクセス種別バス４４に書き換
えを出力していれば（ステップ６１５）、請求項１の実
施例の（ハ）に示した矛盾解消処理を処理ユニット２ま
たは３で行う（ステップ６１６）。メインメモリ５はブ
ロックＢａをデータバス４２に出力し、転送応答バス４
６を介してキャッシュメモリ１１に応答を出力したこと
を通知する。

【００２５】（ｃ）キャッシュメモリ２１または３１が
ブロックＢａを内部に格納し、かつブロックＢａを格納
するエントリの中間状態部７３が「０（確定状態）」の
場合（ステップ６１３）：ブロックＢａを格納するエン
トリのモディファイ部７５が「１（ブロックデータ部の
ＢａとメインメモリのＢａが不一致）」（ステップ６１
７）であれば、ブロックＢａの最新の内容はキャッシュ
メモリ２１又は３１に存在する（以下キャッシュメモリ
２１に存在した場合で説明する）ので、キャッシュメモ
リ２１はブロックＢａをデータバス４２に出力し、転送
応答バス４６を介してキャッシュメモリ１１に応答を出
力したことを通知し（ステップ６１８）、モディファイ
部７５を「０（ブロックデータ部のＢａとメインメモリ
のＢａが一致）」とする（ステップ６１９）。このと
き、メインメモリ５はデータバス４２にキャッシュメモ
リ２１が出力したブロックＢａをキャッシュメモリ１１
とともに受信してメインメモリ５に格納されている内容
を最新の内容に更新する。

【００２６】キャッシュメモリ２１は上記ステップ６１
８、６１９の処理が終了するか、又はブロックＢａを格
納するエントリのモディファイ部７５が「０（ブロック
データ部７２のＢａとメインメモリのＢａが一致）」
（ステップ６１７）であれば以下の処理を行う。キャッ
シュメモリ１１がアクセス種別バス４４に「書き換え」
を出力（ステップ６２０）していれば、ブロックＢａを
格納するエントリのバリッド部７４を「０（無効）」と
して無効化を行い（ステップ６２１）、プロセッサ１０
からのブロックＢａへのアクセスが書き換えの場合に、
書き換え前の内容が他のキャッシュメモリに存在するこ
とがなくなりデータの無矛盾性を保証する。これによ
り、システムバス４の矛盾応答バス４７が不要になり、
ハード量を削減することが可能となる。

【００２７】請求項４の実施例を以下に述べる。請求項
１の実施例において、各処理ユニットのキャッシュメモ
リにプロセッサが書き換え可能な優先度レジスタを設
け、プロセッサは実行開始時に上記優先度レジスタに実
行する処理の優先度を書き込む。バスマスタコントロー
ラ６からシステムバス４の使用許可を得てシステムバス
４にアドレスを出力するキャッシュメモリは優先度レジ
スタに書き込まれている値（優先度）を出力する。他の
処理ユニットがシステムバス４に出力したアクセスをチ
ェックする処理において、矛盾が発生した（図５のステ
ップ４１６）のとき、矛盾を検出した処理ユニットのキ
ャッシュメモリは、優先度バス４５に出力されている値
（優先度）と優先度レジスタに書き込まれている値とを
比較する。優先度レジスタに書き込まれている値が優先
度バス４５に出力されている値より大きいか又は同じで
ある場合、上記請求項１の実施例に示すように、矛盾応
答バス４７に矛盾が発生した旨の信号を出力し、優先度
レジスタに書き込まれている値が優先度バス４５に出力
されている値より小さい場合には、上記請求項３の実施
例に示すように、自プロセッサで実行中の処理を中止さ
せる。これにより、共通データに同時並列的にアクセス
する処理の中で、重要度が高く他の処理に比べて優先し
て実行させたい優先度の高い処理と優先度の低い処理と
の間で、共通データに対して競合が発生した場合、優先
度の低い処理を中止させ優先度の高い処理を優先して実
行させることが可能となる。

【００２８】請求項５の実施例を実現するためのエント
リ構成を図９に示す。上記請求項１の実施例において、
キャッシュメモリ内に１つのモードレジスタ７４０とオ
アゲート７５０を設け、モードレジスタ７４０の値が
「１」である場合は請求項１、２、３及び４による排他
制御を行わず、値が「０」である場合には請求項１、
２、３及び４による排他制御を行い、オアゲート７５０
は確定指示信号７１０とモードレジスタ７４０との内容
７４１とを入力とし、確定指示又はモードレジスタ７４
０の内容が「１」である場合信号線７５１を介して中間
状態部７３の値を「０」とする。よって、モードレジス
タ７４０に値「１（排他制御を行わない）」がセットさ
れている場合、中間状態部７３の値は常に「０」とな
る。

【００２９】また、図３のステップ３２０において、
「エントリＥのモディファイ部７５が「１」？」を「エ
ントリＥのモディファイ部７５が「１」かつモードレジ
スタ７４０の値が「０」？」とすることによって、請求
項１、２、３及び４による排他制御を行わない場合に不
要となる書き戻しを抑制することができる。これによ
り、処理ユニットで実行する処理に対する排他制御が不
要な場合（情報処理装置が１台の処理ユニットで構成さ
れる場合、又は従来のアクセス権の確保／解放を予め組
み込むことによって排他制御を実現している処理を実行
させる場合など）に、処理が正常に終了した時点でキャ
ッシュメモリへの確定の指示が不要となり、また、メイ
ンメモリへの不要な書き戻しも発生しないのでメインメ
モリへのアクセス回数を削減することが可能となる。

【００３０】

【発明の効果】以上説明したように、本発明を用いるこ
とによって、各処理ユニットが同時並列的にアクセスす
る共通データへのアクセスを行う際にアクセス権の確保
／解放の処理を各処理ユニットで実行する処理に予め組
み込むことが不要となり、アクセス権の確保及び解放に
よる処理ユニットのオーバヘッドも生じず、新たに処理
を追加することによって共通データとなったデータに対
する排他制御を行うために従来の処理を変更するするこ
とも不要となるため、処理ユニットの実効的な性能を向
上させるとともに処理ユニットで実行させる処理の記述
（プログラム）の生産性を大幅に向上させることが可能
となる。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するためのマルチプロ
セッサシステムの構成図である。

【図２】本発明のキャッシュメモリ内のエントリの構成
図である。

【図３】本発明のプロセッサからのアクセスに対するキ
ャッシュメモリの動作を説明するフローチャートの一部
である。

【図４】本発明のプロセッサからのアクセスに対するキ
ャッシュメモリの動作を説明するフローチャートの残り
の部分である。

【図５】本発明の他の処理ユニットによるアクセスをチ
ェックするためのフローチャートである。

【図６】本発明の他の実施例におけるプロセッサからの
アクセスに対するキャッシュメモリの動作を説明するフ
ローチャートの一部である。

【図７】本発明の他の実施例におけるプロセッサからの
アクセスに対するキャッシュメモリの動作を説明するフ
ローチャートの残りの部分である。

【図８】本発明の他の実施例における他の処理ユニット
によるアクセスをチェックするためのフローチャートで
ある。

【図９】本発明の他の実施例におけるキャッシュメモリ
内のエントリの構成図である。

【符号の説明】

１、２、３ 処理ユニット ４ システムバス ５ メインメモリ ６ バスマスタコントローラ １０、２０、３０ プロセッサ １１、２１、３１ キャッシュメモリ ７１ アドレス情報部 ７２ ブロックデータ部 ７３ 中間状態部 ７４ バリッド部 ７５ モディファイ部 ７３０ アンドゲート ７４０ モードレジスタ ７５０ オアゲート

Claims (5)

【特許請求の範囲】
1. 【請求項１】 それぞれがプロセッサ及びキャッシュメ
   モリからなる複数の処理ユニットとアドレス空間が複数
   のブロックに分割されているメインメモリとがシステム
   バスで接続されてなるマルチプロセッサシステムにおい
   て、 上記キャッシュメモリは複数のエントリから構成され、 更に、上記各エントリは、ブロックの内容を格納するブ
   ロックデータ部、及び該ブロックデータ部に格納されて
   いるブロックと当該ブロックに対応するメインメモリ中
   のブロックとの内容が一致しているか否かを示すモディ
   ファイ情報と当該ブロックへのアクセスが中間状態であ
   るか否かを示す中間状態情報を格納するブロック状態部
   から構成されるとともに、 上記キャッシュメモリは自プロセッサからのブロックへ
   のアクセスに応じて、当該ブロックをブロックデータ部
   に格納するエントリのブロック状態部に、上記モディフ
   ァイ情報、及び上記中間状態情報を設定するとともに、
   当該ブロックへのアクセスの完了時に自プロセッサから
   の指示によってエントリのブロック状態部に格納されて
   いる上記中間状態情報を解除し、 他の処理ユニットが上記システムバスにアドレス及びア
   クセス種別を出力したとき、当該アドレスで指定される
   ブロックが格納されているエントリのブロック状態部の
   上記中間状態情報が中間状態であることを示しており、
   さらに、当該エントリのブロック状態部に格納されてい
   る上記モディファイ情報と他の処理ユニットがシステム
   バスに出力したアクセス種別が予め定められた組合せで
   ある場合に、アドレス出力元の処理ユニットに対して処
   理の中断又は中止（無効化）を指示することを特徴とす
   る排他制御方式。
2. 【請求項２】 請求項１記載の排他制御方式において、
   自プロセッサからのアクセスが命令の読みだし又は当該
   アクセスの対象となるアドレスが各プロセッサ個別領域
   を指す場合、ブロック状態部に上記中間状態情報をセッ
   トしないことを特徴とする排他制御方式。
3. 【請求項３】 請求項１または請求項２記載の排他制御
   方式において、他のプロセッサが上記システムバスに出
   力したアドレスに対して中間状態情報のセットされたブ
   ロックへのアクセスを行った場合、当該ブロックに対す
   る処理の中断又は中止（無効化）を当該処理ユニット内
   で行うことを特徴とする排他制御方式。
4. 【請求項４】 請求項１又は請求項２記載の排他制御方
   式において、上記処理ユニットはアクセス情報とともに
   処理ユニットが実行中の優先度（処理レベル）をシステ
   ムバスに出力し、他の処理ユニットが上記システムバス
   に出力したアドレスに対して中間状態情報がセットされ
   たブロックへのアクセスを行った場合、自プロセッサで
   実行中の優先度がシステムバスに出力された優先度より
   大きいか又は同じ場合、当該ブロックに対する処理を中
   断又は中止（無効化）することを、アドレス出力元の処
   理ユニット又は自プロセッサに通知することを特徴とす
   る排他制御方式。
5. 【請求項５】 請求項１乃至請求項４記載の排他制御方
   式において、キャッシュメモリ内のブロック状態部に中
   間状態情報をセットするか否かの動作モードを設定する
   動作モードレジスタを設け、上記動作モードレジスタに
   中間状態情報をセットする動作モードが設定されていな
   い場合、ブロック状態部への中間状態情報のセットを行
   わず、上記動作モードレジスタに中間状態情報をセット
   する動作モードが設定されている場合、ブロック状態部
   への中間状態情報のセットを行うことを特徴とする排他
   制御方式。