JPH06174768A - Pulse duty detecting circuit - Google Patents

Abstract

PURPOSE:To obtain a pulse duty detecting circuit in which the variation of duty in three stages can be detected efficiently by a simple circuitry without requiring any divider circuit. CONSTITUTION:The pulse duty detecting circuit comprises a circuit 1 generating a first clock for counting the internal when an input signal pulse has High level, a circuit 2 generating a second clock pulse for counting the interval when the input signal pulse has Low level, and a counter circuit 3 for counting up the first clock during High level interval of input pulse signal while counting down the second clock during Low level interval thereof. This constitution allows significant downsizing of circuitry because the counter circuit can be used commonly and duty can be detected without requiring any divider circuit.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、パルスデューティ検出
回路に関するものであり、例えば、高周波磁気治療器か
ら出力される高周波磁界の包絡線のパルスデューティを
検出する用途に利用されるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse duty detection circuit, and is used, for example, for detecting pulse duty of an envelope of a high frequency magnetic field output from a high frequency magnetic therapy device.

【０００２】[0002]

【従来の技術】従来、高周波磁界を人体に照射すること
により血行促進、疲労回復を促す高周波磁気治療器が実
用化されている。図３は高周波磁気治療器の本体から出
力される高周波磁界を示している。この高周波磁界の周
波数は約９メガヘルツであり、Ｔ≒１６００（μＳ）の
間隔で断続されている。高周波磁気治療器の本体には、
電池の残量によって高周波磁界のデューティ（ｔ／Ｔ）
が変化する機能を備えている。高周波磁界の持続時間ｔ
（μＳ）は電池の残量に応じて３段階に変化するように
なっており、電池の残量が１００％、７０％、５０％の
とき、高周波磁界の持続時間ｔ（μＳ）はそれぞれ３２
５、４００、４７５（μＳ）となる。2. Description of the Related Art Conventionally, a high-frequency magnetic therapy device for promoting blood circulation and fatigue recovery by irradiating a human body with a high-frequency magnetic field has been put into practical use. FIG. 3 shows a high-frequency magnetic field output from the main body of the high-frequency magnetic therapy device. The frequency of this high-frequency magnetic field is about 9 MHz, and the high-frequency magnetic field is intermittent at intervals of T≈1600 (μS). The main body of the high frequency magnetic therapy device,
High frequency magnetic field duty (t / T) depending on the remaining battery level
Is equipped with a function that changes. High-frequency magnetic field duration t
(ΜS) changes in three steps according to the remaining amount of the battery. When the remaining amount of the battery is 100%, 70%, and 50%, the duration t (μS) of the high-frequency magnetic field is 32, respectively.
It becomes 5,400,475 (μS).

【０００３】この種の高周波磁気治療器の充電器におい
ては、高周波磁界のパルス信号の包絡線のデューティ
（ｔ／Ｔ）を検知して、治療器本体の電池の残量を三段
階で認識するパルスデューティ検出回路が設けられてい
る。この検出回路の従来例を図４に示す。この回路は、
周期的な矩形波のデューティを検出する機能を備えてい
る。１１は入力パルス信号がＨｉｇｈレベル間、クロッ
クをカウントする第１カウンタ、１２は入力パルス信号
がＬｏｗレベルの間、クロックをカウントする第２カウ
ンタである。１３は割算回路であり、第１カウンタ１１
のカウント値Ｘと第２カウンタ１２のカウント値Ｙの比
（Ｙ／Ｘ）を演算する。１４は表示回路であり、割算回
路１３による演算結果を表示する。１５はクロック発生
回路であり、カウントの基準となるクロックを発生し、
第１カウンタ１１と第２カウンタ１２に供給している。
このデューティ検出回路では、入力信号波形がＨｉｇｈ
レベルの期間の長さを第１カウンタ１１でカウントし、
入力信号波形がＬｏｗレベルの期間の長さを第２カウン
タ１２でカウントし、割算回路１３で割算を実行し、そ
の結果を表示回路１４で表示している。In the charger of this type of high frequency magnetic therapy device, the duty (t / T) of the envelope of the pulse signal of the high frequency magnetic field is detected to recognize the remaining battery level of the therapy device in three steps. A pulse duty detection circuit is provided. A conventional example of this detection circuit is shown in FIG. This circuit
It has a function to detect the duty of a periodic rectangular wave. Reference numeral 11 is a first counter that counts the clock while the input pulse signal is at the high level, and reference numeral 12 is a second counter that counts the clock while the input pulse signal is at the low level. 13 is a division circuit, the first counter 11
The ratio (Y / X) of the count value X of the above and the count value Y of the second counter 12 is calculated. Reference numeral 14 denotes a display circuit, which displays the calculation result by the division circuit 13. Reference numeral 15 is a clock generation circuit, which generates a clock serving as a count reference,
It is supplied to the first counter 11 and the second counter 12.
In this duty detection circuit, the input signal waveform is High
The length of the level period is counted by the first counter 11,
The length of the period when the input signal waveform is low level is counted by the second counter 12, division is performed by the division circuit 13, and the result is displayed by the display circuit 14.

【０００４】[0004]

【発明が解決しようとする課題】従来の構成では、クロ
ックを精度良くカウントするための大規模なカウンタが
２つ必要であり、また、割算回路１３を構成する論理回
路も、かなり大規模な回路となる。したがって、三段階
の電池残量表示を行う高周波磁気治療器の充電器のよう
に、デューティの絶対値を必要とせず、或る既知の値と
の大小関係のみを必要とする用途には、かなり無駄が多
いという欠点があった。The conventional configuration requires two large-scale counters for counting clocks with high precision, and the logic circuit forming the division circuit 13 is also considerably large-scale. It becomes a circuit. Therefore, unlike the charger of the high-frequency magnetic therapy device that displays the battery remaining amount in three stages, it does not require the absolute value of the duty, and is used for an application that requires only the magnitude relationship with a certain known value. It had the drawback of being wasteful.

【０００５】本発明は、上述のような点に鑑みてなされ
たものであり、その目的とするところは、パルスデュー
ティ検出回路において、デューティの三段階変化を割算
回路を用いず小規模で且つ効率的に検出することにあ
る。The present invention has been made in view of the above points, and an object of the present invention is to reduce a three-step change in duty in a pulse duty detection circuit on a small scale without using a division circuit. It is to detect efficiently.

【０００６】[0006]

【課題を解決するための手段】本発明に係るパルスデュ
ーティ検出回路は、上記の課題を解決するために、図１
に示すように、入力信号パルスがＨｉｇｈレベルである
期間とＬｏｗレベルである期間の比率をパルスデューテ
ィとして検出する回路において、入力信号パルスがＨｉ
ｇｈレベルである期間をカウントするための第１のクロ
ックを発生する第１クロック発生回路１と、入力信号
パルスがＬｏｗレベルである期間をカウントするための
第２のクロックを発生するための第２クロック発生回
路２と、入力信号パルスがＨｉｇｈレベルである期間に
第１のクロックをカウントアップすると共に、Ｌｏｗ
レベルである期間に第２のクロックをカウントダウン
するカウンタ回路３とを備えることを特徴とするもので
ある。In order to solve the above-mentioned problems, a pulse duty detection circuit according to the present invention is provided in FIG.
As shown in FIG. 3, in the circuit that detects the ratio of the period when the input signal pulse is at the high level and the period when the input signal pulse is at the low level as the pulse duty,
A first clock generating circuit 1 for generating a first clock for counting a period of a gh level, and a second clock for generating a second clock for counting a period of an input signal pulse of a low level. The clock generation circuit 2 counts up the first clock during the period in which the input signal pulse is at the high level, and
The counter circuit 3 counts down the second clock during the level period.

【０００７】[0007]

【作用】本発明にあっては、入力信号パルスがＨｉｇｈ
レベルの間にカウントされる第１のクロックと、入力
信号パルスがＬｏｗレベルの間にカウントされる第２の
クロックの２種類のクロックを、１つのアップダウン
カウンタ回路３でカウントするので、割算回路を用いず
効率的にパルスデューティの変化を検出できるものであ
る。また、パルスデューティの三段階以下の変化を検出
する用途では、カウンタ回路３は第１のクロックのカ
ウント値と第２のクロックのカウント値の差が正であ
るか、負であるか、ゼロであるかを検出できれば良く、
カウンタ回路３のビット数は従来例よりも少なくて済
む。In the present invention, the input signal pulse is High.
Since one up / down counter circuit 3 counts two types of clocks, a first clock that is counted during the level and a second clock that is counted during the low level of the input signal pulse, the division is performed. The change in pulse duty can be efficiently detected without using a circuit. Further, in the application for detecting a change in pulse duty of three steps or less, the counter circuit 3 determines whether the difference between the count value of the first clock and the count value of the second clock is positive, negative, or zero. It should be possible to detect if there is,
The number of bits of the counter circuit 3 can be smaller than that of the conventional example.

【０００８】[0008]

【実施例】図１は本発明の実施例のブロック回路図であ
る。図中、１は第１のクロック発生回路であり、入力信
号パルスがＨｉｇｈレベルである期間をカウントするた
めの第１のクロックを発生する。２は第２のクロック
発生回路であり、入力信号パルスがＬｏｗレベルである
期間をカウントするための第２のクロックを発生す
る。３はカウンタ回路であり、入力信号パルスがＨｉｇ
ｈレベルである期間に第１のクロックをカウントアッ
プすると共、Ｌｏｗレベルである期間に第２のクロック
をカウントダウンする。４はコントロール回路であ
り、入力信号パルスがＨｉｇｈレベルである期間では第
１のクロックをカウンタ回路３に入力し、入力信号パ
ルスがＬｏｗレベルである期間では第２のクロックを
カウンタ回路３に入力する。５は表示回路であり、カウ
ンタ回路３のカウント結果を表示する。1 is a block circuit diagram of an embodiment of the present invention. In the figure, reference numeral 1 denotes a first clock generation circuit, which generates a first clock for counting a period in which an input signal pulse is at a high level. Reference numeral 2 is a second clock generation circuit, which generates a second clock for counting the period when the input signal pulse is at the Low level. 3 is a counter circuit, the input signal pulse is High
While counting up the first clock during the period of the h level, the second clock is counted down during the period of the low level. Reference numeral 4 denotes a control circuit, which inputs the first clock to the counter circuit 3 while the input signal pulse is at the high level and inputs the second clock to the counter circuit 3 during the period when the input signal pulse is at the low level. . A display circuit 5 displays the count result of the counter circuit 3.

【０００９】今、入力信号波形が図２（ａ）のように、
Ｈｉｇｈレベルの期間とＬｏｗレベルの期間の比率が
１：３であり、このＨｉｇｈレベルの期間が±２０％の
三段階に変化するものとする。ここで、Ｈｉｇｈレベル
の期間が−２０％に変化した状態を（ｂ）、Ｈｉｇｈレ
ベルの期間が変化しない状態を（ｃ）、Ｈｉｇｈレベル
の期間が＋２０％に変化した状態を（ｄ）とする。この
とき、第１のクロック発生回路１で発生されるクロック
と、第２のクロック発生回路２で発生されるクロック
との周期の比率を１：３に設定しておく。そして入力
信号パルスがＨｉｇｈレベルの期間、クロックをアッ
プカウントし、入力信号パルスがＬｏｗレベルの期間、
クロックをダウンカウントしたとき、１周期のカウン
ト終了時の値が負であれば状態（ｂ）と判断し、ゼロで
あれば状態（ｃ）と判断し、正であれば状態（ｄ）と判
断する。Now, the input signal waveform is as shown in FIG.
It is assumed that the ratio of the high level period and the low level period is 1: 3, and the high level period changes in three stages of ± 20%. Here, a state in which the High level period is changed to -20% is (b), a state in which the High level period is not changed is (c), and a state in which the High level period is changed to + 20% is (d). . At this time, the cycle ratio of the clock generated by the first clock generation circuit 1 and the clock generated by the second clock generation circuit 2 is set to 1: 3. Then, the clock is up-counted while the input signal pulse is at the high level, and the input signal pulse is at the low level,
When the clock is down-counted, if the value at the end of one cycle is negative, it is determined to be the state (b), if it is zero, it is determined to be the state (c), and if positive, it is determined to be the state (d). To do.

【００１０】[0010]

【発明の効果】本発明の回路では、入力信号パルスのＨ
ｉｇｈレベルの期間をカウントするカウンタ回路と、Ｌ
ｏｗレベルの期間をカウントするカウンタ回路を共用す
ることができ、また、デューティを検出するのに、割算
回路を必要としないので、大幅に回路を小規模化でき
る。したがって、この回路をＩＣ化した場合に大幅なコ
ストダウンを達成することができる。さらに、入力信号
パルスの１周期でデューティ検出が可能であるので、ほ
とんど時間遅れを伴わず、リアルタイムで検出できると
いう効果がある。In the circuit of the present invention, the H of the input signal pulse is
a counter circuit for counting the period of high level, and L
A counter circuit that counts the period of the ow level can be shared, and a division circuit is not required to detect the duty, so that the circuit can be significantly downsized. Therefore, a large cost reduction can be achieved when this circuit is integrated into an IC. Further, since the duty can be detected in one cycle of the input signal pulse, there is an effect that the duty can be detected in real time with almost no time delay.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例のブロック回路図である。FIG. 1 is a block circuit diagram of an embodiment of the present invention.

【図２】本発明の一実施例の動作説明図である。FIG. 2 is an operation explanatory diagram of the embodiment of the present invention.

【図３】本発明の検出対象となる高周波磁界の信号波形
を示す波形図である。FIG. 3 is a waveform diagram showing a signal waveform of a high-frequency magnetic field to be detected by the present invention.

【図４】従来例のブロック回路図である。FIG. 4 is a block circuit diagram of a conventional example.

【符号の説明】[Explanation of symbols]

１ 第１クロック発生回路 ２ 第２クロック発生回路 ３ カウンタ回路 ４ コントロール回路 ５ 表示回路 1 1st clock generation circuit 2 2nd clock generation circuit 3 counter circuit 4 control circuit 5 display circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 入力信号パルスがＨｉｇｈレベルであ
る期間とＬｏｗレベルである期間の比率をパルスデュー
ティとして検出する回路において、入力信号パルスがＨ
ｉｇｈレベルである期間をカウントするための第１のク
ロックを発生する第１クロック発生回路と、入力信号パ
ルスがＬｏｗレベルである期間をカウントするための第
２のクロックを発生するための第２クロック発生回路
と、入力信号パルスがＨｉｇｈレベルである期間に第１
のクロックをカウントアップすると共に、Ｌｏｗレベル
である期間に第２のクロックをカウントダウンするカウ
ンタ回路とを備えることを特徴とするパルスデューティ
検出回路。1. A circuit for detecting a ratio of a period in which an input signal pulse is at a high level and a period in which the input signal pulse is at a low level as a pulse duty, the input signal pulse is at
a first clock generating circuit for generating a first clock for counting a period of a high level, and a second clock for generating a second clock for counting a period of an input signal pulse of a low level The generation circuit and the first during the period when the input signal pulse is at the high level
And a counter circuit that counts down the second clock during the period when it is at the Low level.