JPH0617320Y2 - Memory device - Google Patents
Memory deviceInfo
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- JPH0617320Y2 JPH0617320Y2 JP17805887U JP17805887U JPH0617320Y2 JP H0617320 Y2 JPH0617320 Y2 JP H0617320Y2 JP 17805887 U JP17805887 U JP 17805887U JP 17805887 U JP17805887 U JP 17805887U JP H0617320 Y2 JPH0617320 Y2 JP H0617320Y2
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- capacitive element
- layer
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、スイッチング用のトランジスタと所謂積層型
の容量素子とを用いてメモリセルが構成されているメモ
リ装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to a memory device in which a memory cell is configured by using a switching transistor and a so-called stacked capacitive element.
本考案は、上記の様なメモリ装置において、互いに隣接
している2つのメモリセルの夫々の容量素子の一方の電
極を互いに異なる層である第1及び第2の導電層で形成
し、且つこれら第1及び第2の導電層の少なくとも端部
を互いに重畳させることによって、記憶動作の信頼性と
製造歩留とを維持しつつ集積度を高めることができる様
にしたものである。According to the present invention, in the memory device as described above, one electrode of each capacitive element of two memory cells adjacent to each other is formed of first and second conductive layers which are different layers from each other, and By overlapping at least the end portions of the first and second conductive layers with each other, the integration degree can be increased while maintaining the reliability of the memory operation and the manufacturing yield.
〔従来の技術〕 スイッチング用のトランジスタと積層型の容量素子とを
用いてメモリセルが構成されているメモリ装置の集積度
を高めるには、容量素子のうちでトランジスタのソース
・ドレイン領域に接続されている電極をメモリセルの略
全域に亘って形成することによって、メモリセルの面積
が小さくても容量素子に十分な容量を持たせる必要があ
る。[Prior Art] In order to increase the degree of integration of a memory device in which a memory cell includes a switching transistor and a stacked capacitive element, the capacitive element is connected to a source / drain region of the transistor. It is necessary to provide the capacitor with a sufficient capacity even if the area of the memory cell is small by forming the electrodes that are formed over substantially the entire area of the memory cell.
しかし、この様に構成しようとする隣接メモリセル同士
における上記電極同士を近接させる必要があるが、リン
グラフィ技術の限界から、ある距離以下には近接させる
ことができない。However, although it is necessary to bring the electrodes of the adjacent memory cells to be constructed in this way close to each other, it is not possible to bring them closer to each other within a certain distance due to the limitation of the linography technique.
そこで本出願人は、隣接メモリセルにおける上記電極を
同一の導電層で形成するのではなく互いに異なる層であ
る第1及び第2の導電層で形成することによってこの問
題を解決したメモリ装置を、特願昭62−211574
号として既に提案した。Therefore, the present applicant has proposed a memory device which solves this problem by forming the electrodes in the adjacent memory cells not by the same conductive layer but by the first and second conductive layers which are different layers from each other. Japanese Patent Application No. 62-212574
I have already proposed it as an issue.
第3図及び第4図はこの様に構成したDRAMを示して
おり、第5図はその製造工程を示している。FIGS. 3 and 4 show a DRAM constructed in this way, and FIG. 5 shows its manufacturing process.
即ち、この様なDRAMを製造するためには、第5A図
に示す様に、Si基板等の半導体基板11の表面に素子分
離用の酸化膜12をまず形成する。That is, in order to manufacture such a DRAM, an oxide film 12 for element isolation is first formed on the surface of a semiconductor substrate 11 such as a Si substrate as shown in FIG. 5A.
そして、酸化膜12に囲まれている素子形成領域13の
酸化膜14上と酸化膜12上とに、第1層目の多結晶Si
層等から成るゲート電極15a、15b、16a、16
bを形成する。Then, on the oxide film 14 and the oxide film 12 in the element formation region 13 surrounded by the oxide film 12, the first-layer polycrystalline Si is formed.
Gate electrodes 15a, 15b, 16a, 16 composed of layers and the like
b is formed.
その後、ゲート電極15a〜16bとセルフアラインで
ソース・ドレイン領域17a〜17cを形成し、更に、
半導体基板11上の全面を層間絶縁膜18で覆う。そし
て、ソース・ドレイン領域17aと酸化膜12とに達す
る開口21a、22を、層間絶縁膜18に形成する。After that, the source / drain regions 17a to 17c are formed by self-alignment with the gate electrodes 15a to 16b, and further,
The entire surface of the semiconductor substrate 11 is covered with the interlayer insulating film 18. Then, openings 21 a and 22 reaching the source / drain regions 17 a and the oxide film 12 are formed in the interlayer insulating film 18.
次に、第5B図に示す様に、開口21aを介してソース
・ドレイン領域17aに接続されゲート電極15a、1
6b上にまで延びる電極23aを、第2層目の多結晶Si
層等で形成する。そして、電極23aの表面に酸化膜2
4を形成し、更に、ソース・ドレイン領域17bに達す
る開口21bを層間絶縁膜18に形成する。Next, as shown in FIG. 5B, the gate electrodes 15a, 1a connected to the source / drain regions 17a through the openings 21a.
The electrode 23a extending up to 6b is formed on the second-layer polycrystalline Si.
It is formed of layers and the like. Then, the oxide film 2 is formed on the surface of the electrode 23a.
4 is formed, and an opening 21b reaching the source / drain region 17b is further formed in the interlayer insulating film 18.
次に、第5C図に示す様に、開口21bを介してソース
・ドレイン領域17bに接続されゲート電極15b、1
6a上にまで延びる電極23bを、第3層目の多結晶Si
層等で形成する。なお、電極23aは酸化膜24に覆わ
れているので、電極23bのパターニングに際して電極
23aが除去されることはない。Next, as shown in FIG. 5C, the gate electrodes 15b, 1b connected to the source / drain regions 17b through the openings 21b.
The electrode 23b extending up to 6a is formed on the third layer of polycrystalline Si.
It is formed of layers and the like. Since the electrode 23a is covered with the oxide film 24, the electrode 23a is not removed when the electrode 23b is patterned.
その後、一旦、酸化膜24を除去し、次に、第3図に示
す様に、電極23a、23bの表面に酸化膜である誘電
体層25a、25bを形成する。そして、第4層目の多
結晶Si層等から成るもう一方の電極26と、層間絶縁膜
27と、ソース・ドレイン領域17cに達する開口28
と、A1から成るビット線31とを形成する。After that, the oxide film 24 is once removed, and then, as shown in FIG. 3, dielectric layers 25a and 25b which are oxide films are formed on the surfaces of the electrodes 23a and 23b. Then, the other electrode 26 made of the fourth-layer polycrystalline Si layer or the like, the interlayer insulating film 27, and the opening 28 reaching the source / drain region 17c.
And a bit line 31 made of A1 are formed.
従ってこのDRAMでは、1つの素子形成領域13に1
対のメモリセル32a、32bが形成さており、これら
のメモリセル32a、32bは、スイッチング用のトラ
ンジスタ33a、33bと容量素子34a、34bとを
用いて構成されている。Therefore, in this DRAM, one element formation region 13 has one
A pair of memory cells 32a and 32b are formed, and these memory cells 32a and 32b are configured by using switching transistors 33a and 33b and capacitors 34a and 34b.
またトランジスタ33a、33bは、ゲート電極15
a、15bとソース・ドレイン領域17a〜17cとか
ら成っており、容量素子34a、34bは、電極23
a、23b、26と誘電体層25a、25bとから成っ
ている。In addition, the transistors 33a and 33b have a gate electrode 15
a and 15b and source / drain regions 17a to 17c, the capacitive elements 34a and 34b are the electrodes 23.
a, 23b and 26 and dielectric layers 25a and 25b.
なおゲート電極16a、16bは、第4図からも明らか
な様に、第3図の紙面に垂直な方向で隣接しているメモ
リセルのトランジスタに用いられている。Note that the gate electrodes 16a and 16b are used for the transistors of the memory cells adjacent to each other in the direction perpendicular to the paper surface of FIG. 3, as is apparent from FIG.
この様なDRAMでは、メモリセル32aの電極23a
が第2層目の多結晶Si層等で形成されており、メモリセ
ル32bの電極23bが第3層目の多結晶Si層等で形成
されているので、電極23a、23bのパターニング時
に、隣接するメモリセル32b、32aの領域もパター
ニングで除去する領域に含めることができる。In such a DRAM, the electrode 23a of the memory cell 32a is
Is formed of the second-layer polycrystalline Si layer or the like, and the electrode 23b of the memory cell 32b is formed of the third-layer polycrystalline Si layer or the like. The regions of the memory cells 32b and 32a to be used can also be included in the region to be removed by patterning.
従って、第3図に示す様に、リソグラフィの限界を超え
て電極23a、23bを近接させることができ、これら
の電極23a、23bをメモリセル32a、32bの略
全域に亘って形成することができる。Therefore, as shown in FIG. 3, the electrodes 23a and 23b can be brought close to each other beyond the limit of lithography, and these electrodes 23a and 23b can be formed over substantially the entire area of the memory cells 32a and 32b. .
ところで上述の様なDRAMでは、層間絶縁膜18の開
口22内で電極23a、23bをパターニングする必要
があるが、深い開口22内での異方性エッチングには長
時間のオーバエッチングが必要である。In the DRAM as described above, the electrodes 23a and 23b need to be patterned in the opening 22 of the interlayer insulating film 18, but anisotropic etching in the deep opening 22 requires long-time over-etching. .
しかも、第3層目の多結晶Si層の成長前に自然酸化膜を
除去し、また第4層目の多結晶Si層の成長前にも酸化膜
24を除去するために、半導体基板11上の全面に対し
て夫々フッ酸処理を行う。Moreover, in order to remove the native oxide film before the growth of the third-layer polycrystalline Si layer and also remove the oxide film 24 before the growth of the fourth-layer polycrystalline Si layer, on the semiconductor substrate 11. Hydrofluoric acid treatment is applied to the entire surface of each.
従って、第5B図の工程で酸化膜12に凹部35が形成
され、第5C図の工程でこの凹部35が更に深くなる。
ところが、この凹部35内にも電極26が形成されるの
で、酸化膜12下の領域に反転層が形成される。このた
め、リーク電流が流れて、記憶情報が失われる。従って
上述のDRAMでは、記憶動作の信頼性が高くない。Therefore, the recess 35 is formed in the oxide film 12 in the step of FIG. 5B, and the recess 35 becomes deeper in the step of FIG. 5C.
However, since the electrode 26 is also formed in the recess 35, the inversion layer is formed in the region below the oxide film 12. Therefore, a leak current flows and the stored information is lost. Therefore, in the above-mentioned DRAM, the reliability of the storage operation is not high.
また、深い開口22内で異方性エッチングを行うと、製
造安定性が低く、製造歩留が低い。When anisotropic etching is performed in the deep opening 22, the manufacturing stability is low and the manufacturing yield is low.
本考案によるメモリ装置では、互いに隣接している2つ
のメモリセル32a、32bの一方32aにおける容量
素子34aの一方の電極23aが第1の導電層で形成さ
れており、前記2つのメモリセル32a、32bの他方
32bにおける容量素子34bの一方の電極23bが前
記第1の導電層とは異なる層である第2の導電層で形成
されており、前記第1及び第2の導電層が少なくともそ
れらの端部において互いに重畳している。In the memory device according to the present invention, one electrode 23a of the capacitive element 34a in one of the two memory cells 32a and 32b adjacent to each other is formed of the first conductive layer, and the two memory cells 32a, One electrode 23b of the capacitive element 34b in the other 32b of the 32b is formed of a second conductive layer which is a layer different from the first conductive layer, and the first and second conductive layers include at least those electrodes. They overlap each other at the ends.
本考案によるメモリ装置では、互いに隣接している2つ
のメモリセル32a、32bの夫々の容量素子34a、
34bの一方の電極23a、23bが、互いに異なる層
である第1及び第2の導電層で形成されているので、こ
れら第1及び第2の導電層のパターニング時に、隣接す
るメモリセル32b、32aの領域もパターニングで除
去する領域に含めることができる。従って、容量素子3
4a、34bの一方の電極23a、23bを、メモリセ
ル32a、32bの略全域に亘って形成することができ
る。In the memory device according to the present invention, each of the capacitive elements 34a of two memory cells 32a, 32b adjacent to each other,
Since one electrode 23a, 23b of 34b is formed of the first and second conductive layers which are different layers from each other, the adjacent memory cells 32b, 32a are patterned at the time of patterning the first and second conductive layers. This region can also be included in the region to be removed by patterning. Therefore, the capacitive element 3
The electrodes 23a and 23b on one side of 4a and 34b can be formed over substantially the entire area of the memory cells 32a and 32b.
しかも、第1及び第2の導電層が少なくともそれらの端
部において互いに重畳しているので、第1及び第2の導
電層が平面的に分離している場合に比べて、第1及び第
2の導電層のパターニング等に伴う素子分離膜12のエ
ッチング量が少ないかまたは全くない。従って、反転層
の発生が少なく、このためリーク電流が少ない。Moreover, since the first and second conductive layers are overlapped with each other at least at their ends, the first and second conductive layers are different from the case where the first and second conductive layers are separated in a plane. The amount of etching of the element isolation film 12 due to the patterning of the conductive layer is small or none. Therefore, the generation of the inversion layer is small, and thus the leak current is small.
また、第1及び第2の導電層が少なくともそれらの端部
において重畳していると、第1及び第2の導電層が平面
的に分離している場合の様に深い凹部22内をエッチン
グする必要がなく、製造安定性が高い。When the first and second conductive layers overlap at least at their ends, the deep recess 22 is etched as in the case where the first and second conductive layers are separated in a plane. There is no need, and manufacturing stability is high.
以下、DRAMに適用した本考案の一実施例を、第1図
及び第2図を参照しながら説明する。An embodiment of the present invention applied to a DRAM will be described below with reference to FIGS. 1 and 2.
本実施例は、第1図及び第2図に示す様に、メモリセル
32aの電極23aが開口22を埋めて隣接のメモリセ
ル32bへ近付く様に延びており、メモリセル32bの
電極23bも開口22上をメモリセル32aへ近付く様
に延びており、従って電極23a、23bがそれらの端
部で互いに重畳していることを除いて、第3図〜第5図
に示した先顔のDRAMと実質的に同様の構成を有して
いる。In this embodiment, as shown in FIGS. 1 and 2, the electrode 23a of the memory cell 32a extends so as to fill the opening 22 and approach the adjacent memory cell 32b, and the electrode 23b of the memory cell 32b also has an opening. 22 and the front face DRAM shown in FIGS. 3 to 5, except that the electrodes 23a and 23b overlap each other at their ends. It has a substantially similar configuration.
この様に構成しても、製造工程を追加する必要はなく、
メモリセル32a、32bの面積が増大することもな
い。Even if configured in this way, it is not necessary to add a manufacturing process,
The area of the memory cells 32a and 32b does not increase.
なお、本実施例では電極23a、23bの両方が隣接の
メモリセル32b、32aへ近付く様に延びているが、
電極23a、23bの一方のみが隣接のメモリセル32
b、32aへ近付く様に延びていてもよい。In this embodiment, both electrodes 23a and 23b extend so as to approach the adjacent memory cells 32b and 32a.
Only one of the electrodes 23a and 23b is adjacent to the memory cell 32.
It may extend so as to approach b and 32a.
本考案によるメモリ装置では、容量素子の一方の電極を
メモリセルの略全域に亘って形成することができるにも
拘らずリーク電流が少ないので、記憶動作の信頼性を維
持しつつ集積度を高めることができる。In the memory device according to the present invention, although one electrode of the capacitive element can be formed over almost the entire area of the memory cell, the leakage current is small, so that the integration degree is increased while maintaining the reliability of the memory operation. be able to.
しかも、容量素子の一方の電極のパターニングに際して
深い凹部内をエッチングする必要がなく、製造安定性が
高いので、製造歩留をも維持しつつ集積度を高めること
ができる。Moreover, since it is not necessary to etch the deep recesses when patterning one electrode of the capacitive element, and the manufacturing stability is high, it is possible to increase the degree of integration while maintaining the manufacturing yield.
第1図及び第2図は本考案の一実施例を示しており、第
1図は第2図のI−I線における側断面図、第2図は平
面図である。 第3図〜第5図は本考案の先願に開示されている例を示
しており、第3図は第4図のIII-III線における側断面
図、第4図は平面図、第5図は製造工程を順次に示す側
断面図である。 なお図面に用いた符号において、 23a、23b……電極 32a、32b……メモリセル 34a、34b……容量素子 である。1 and 2 show an embodiment of the present invention. FIG. 1 is a side sectional view taken along the line II of FIG. 2, and FIG. 2 is a plan view. FIGS. 3 to 5 show examples disclosed in the prior application of the present invention. FIG. 3 is a side sectional view taken along line III-III of FIG. 4, FIG. 4 is a plan view, and FIG. The drawings are side cross-sectional views sequentially showing the manufacturing process. In the reference numerals used in the drawings, 23a, 23b ... Electrodes 32a, 32b ... Memory cells 34a, 34b ... Capacitance elements.
Claims (1)
とを用いてメモリセルが構成されており、前記容量素子
の一方の電極は前記トランジスタの一方のソース・ドレ
イン領域に接続されており、前記容量素子の他方の電極
は誘電体層を介して前記一方の電極上に積層されている
メモリ装置において、 互いに隣接している2つのメモリセルの一方における前
記容量素子の前記一方の電極が第1の導電層で形成され
ており、 前記2つのメモリセルの他方における前記容量素子の前
記一方の電極が前記第1の導電層とは異なる層である第
2の導電層で形成されており、 前記第1及び第2の導電層が少なくともそれらの端部に
おいて互いに重畳していることを特徴とするメモリ装
置。1. A memory cell is configured using a switching transistor and a capacitive element, one electrode of the capacitive element being connected to one source / drain region of the transistor, and the capacitive element. In the memory device in which the other electrode is stacked on the one electrode via a dielectric layer, the one electrode of the capacitive element in one of two memory cells adjacent to each other has the first conductivity. A second conductive layer that is a layer different from the first conductive layer, and the one electrode of the capacitive element in the other of the two memory cells is formed of a second conductive layer that is different from the first conductive layer. And a second conductive layer overlapping each other at least at their ends.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17805887U JPH0617320Y2 (en) | 1987-11-21 | 1987-11-21 | Memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17805887U JPH0617320Y2 (en) | 1987-11-21 | 1987-11-21 | Memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0183350U JPH0183350U (en) | 1989-06-02 |
JPH0617320Y2 true JPH0617320Y2 (en) | 1994-05-02 |
Family
ID=31469692
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17805887U Expired - Lifetime JPH0617320Y2 (en) | 1987-11-21 | 1987-11-21 | Memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0617320Y2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100440432B1 (en) * | 1999-06-21 | 2004-07-15 | 니쉰 컴퍼니., 엘티디 | Container for receiving article |
-
1987
- 1987-11-21 JP JP17805887U patent/JPH0617320Y2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100440432B1 (en) * | 1999-06-21 | 2004-07-15 | 니쉰 컴퍼니., 엘티디 | Container for receiving article |
Also Published As
Publication number | Publication date |
---|---|
JPH0183350U (en) | 1989-06-02 |
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