JPH06164360A - Integrated semiconductor circuit device - Google Patents
Integrated semiconductor circuit deviceInfo
- Publication number
- JPH06164360A JPH06164360A JP4306870A JP30687092A JPH06164360A JP H06164360 A JPH06164360 A JP H06164360A JP 4306870 A JP4306870 A JP 4306870A JP 30687092 A JP30687092 A JP 30687092A JP H06164360 A JPH06164360 A JP H06164360A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- constant current
- constant
- output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に係
わり、特に出力バッファ回路に適用可能な装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a device applicable to an output buffer circuit.
【０００２】[0002]
【従来の技術】従来の半導体集積回路装置として、出力
バッファ回路の一般的な構成を図４に示す。入力端子３
１と出力端子４１との間に、前段のインバータＩＮ１と
後段のインバータＩＮ２とが直列に接続されている。入
力端子３１から入力された内部信号がインバータＩＮ１
に与えられ、反転された信号がインバータＩＮ２に与え
られる。インバータＩＮ２はＰチャネルトランジスタＰ
４とＮチャネルトランジスタＮ２とで構成されており、
ゲートに共通に入力された信号は反転されて出力端子４
１から外部へ出力される。2. Description of the Related Art As a conventional semiconductor integrated circuit device, a general structure of an output buffer circuit is shown in FIG. Input terminal 3
The inverter IN1 at the front stage and the inverter IN2 at the rear stage are connected in series between 1 and the output terminal 41. The internal signal input from the input terminal 31 is the inverter IN1.
To the inverter IN2. The inverter IN2 is a P-channel transistor P
4 and an N-channel transistor N2,
The signals commonly input to the gates are inverted and output terminal 4
It is output from 1 to the outside.
【０００３】[0003]
【発明が解決しようとする課題】しかし従来の装置に
は、インバータＩＮ２に供給される電源電圧ＶDDのレベ
ルが異なると、出力端子４１のレベルが立ち上がる時間
ｔr 及び立ち下がる時間ｔf が、電源電圧ＶDDにより異
なってくるという問題があった。However, in the conventional device, when the level of the power supply voltage VDD supplied to the inverter IN2 is different, the rising time tr and the falling time tf of the level of the output terminal 41 are the power supply voltage VDD. There was a problem that it was different depending on.
【０００４】入力端子３１に入力する信号を、論理
「０」レベルから論理「１」レベルに変化させた場合に
おける出力端子４１の出力波形を図５に示す。電源電圧
ＶDDが５Ｖの場合の方がＰチャネルトランジスタＰ４に
流れる電流が大きいため、このときの立ち上がり時間ｔ
r1の方が、３Ｖの場合における立ち上がり時間ｔr2より
も短い。立ち下がり時間も同様に、電源電圧ＶDDが５Ｖ
の場合の方がＮチャネルトランジスタＮ２に流れる電流
が大きいため、このときの立ち下がり時間は３Ｖの場合
よりも短い。FIG. 5 shows the output waveform of the output terminal 41 when the signal input to the input terminal 31 is changed from the logic "0" level to the logic "1" level. Since the current flowing through the P-channel transistor P4 is larger when the power supply voltage VDD is 5V, the rising time t at this time is t
r1 is shorter than the rise time tr2 in the case of 3V. Similarly, the power supply voltage VDD is 5V during the fall time.
In this case, since the current flowing through the N-channel transistor N2 is larger, the fall time at this time is shorter than that in the case of 3V.
【０００５】このように、従来の出力バッファ回路は出
力波形の立ち上がり時間ｔr 及び立ち下がり時間ｔf が
電源電圧に依存し、特に周波数が高い装置には用いるこ
とができなかった。As described above, in the conventional output buffer circuit, the rising time tr and the falling time tf of the output waveform depend on the power supply voltage, so that the output buffer circuit cannot be used for a device having a particularly high frequency.
【０００６】さらに電源電圧ＶDDのレベルのみならず、
製造プロセスの変動によるトランジスタの閾値電圧Ｖth
のばらつきや、周囲温度等の影響によっても立ち上がり
時間ｔr 及び立ち下がり時間ｔf が変化していた。Further, not only the level of the power supply voltage VDD,
Threshold voltage Vth of transistor due to manufacturing process variation
The rise time tr and the fall time tf were also changed due to variations in temperature and the effect of ambient temperature.
【０００７】本発明は上記事情に鑑みてなされたもの
で、電源電圧ＶDDの相違や、製造プロセスの変動による
閾値電圧のばらつき、さらには周囲温度の影響により出
力波形の立ち上がり時間及び立ち下がり時間が変化する
のを抑制し得る半導体集積回路装置を提供することを目
的とする。The present invention has been made in view of the above circumstances, and the rise time and the fall time of the output waveform due to the difference of the power supply voltage VDD, the variation of the threshold voltage due to the variation of the manufacturing process, and the influence of the ambient temperature. An object of the present invention is to provide a semiconductor integrated circuit device capable of suppressing the change.
【０００８】[0008]
【課題を解決するための手段】本発明の半導体集積回路
装置は、与えられた信号を反転して出力端子へ出力する
定電流形インバータであって、前記出力端子を充放電す
る電流が電源電圧に依存せずに一定になるように動作す
る前記定電流形インバータと、前記定電流形インバータ
が定電流動作をするためのバイアス電圧を発生し前記定
電流形インバータに与える定電流発生回路と、前記定電
流形インバータと並列に接続され、与えられた前記信号
を反転して前記外部端子へ出力するインバータとを備え
ることを特徴としている。A semiconductor integrated circuit device of the present invention is a constant current type inverter which inverts a given signal and outputs it to an output terminal, wherein a current for charging and discharging the output terminal is a power supply voltage. A constant current type inverter that operates so as to be constant without depending on, and a constant current generating circuit that generates a bias voltage for the constant current type inverter to perform a constant current operation and supplies to the constant current type inverter, And an inverter connected in parallel with the constant current type inverter to invert the applied signal and output the inverted signal to the external terminal.
【０００９】[0009]
【作用】定電流形インバータは、定電流発生回路からバ
イアス電圧を与えられて、電源電圧に依存せず一定の電
流を流して出力端子を充放電するように動作する。この
ため、出力端子から出力される信号の立ち上がり時間及
び立ち下がり時間は、電源電圧が低い方が短い。逆に、
インバータは電源電圧が高い方が出力端子を充放電する
電流が大きいため、立ち上がり時間及び立ち下がり時間
は短くなる。このような定電流形インバータとインバー
タとが並列に接続されていることで、立ち上がり時間及
び立ち下がり時間が電源電圧に依存して変化するのが抑
制される。The constant current type inverter operates to charge and discharge the output terminal by applying a bias voltage from the constant current generating circuit and supplying a constant current without depending on the power supply voltage. Therefore, the lower the power supply voltage, the shorter the rise time and fall time of the signal output from the output terminal. vice versa,
As the power supply voltage of the inverter is higher, the current for charging and discharging the output terminal is larger, so that the rise time and the fall time are shorter. By connecting the constant current type inverter and the inverter in parallel, the rise time and the fall time are suppressed from changing depending on the power supply voltage.
【００１０】[0010]
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１に、本実施例による半導体集積回路
装置の回路構成を示す。本実施例は、図４に示された一
般に用いられているインバータＩＮ２と、定電流形イン
バータＩＮ３とが並列に接続されている点に特徴があ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a circuit configuration of a semiconductor integrated circuit device according to this embodiment. The present embodiment is characterized in that the commonly used inverter IN2 shown in FIG. 4 and the constant current inverter IN3 are connected in parallel.
【００１１】内部信号が入力される入力端子３１と出力
端子４１との間に、前段のインバータＩＮ１と、後段の
インバータＩＮ２とが直列に接続され、後段のインバー
タＩＮ２と並列に定電流形インバータＩＮ３が接続され
ている。さらに、この定電流形インバータＩＮ３に定電
流動作をさせるためのバイアス電圧を発生する定電流発
生回路１０が設けられている。A front-stage inverter IN1 and a rear-stage inverter IN2 are connected in series between an input terminal 31 to which an internal signal is input and an output terminal 41, and a constant-current inverter IN3 is connected in parallel with the rear-stage inverter IN2. Are connected. Further, a constant current generating circuit 10 for generating a bias voltage for causing the constant current type inverter IN3 to perform a constant current operation is provided.
【００１２】定電流発生回路１０は、基準電位Ｖref を
発生する基準電位発生回路１１、コンパレータとして用
いられる演算増幅器１２、カレントミラー回路を構成す
るＰチャネルトランジスタＰ１及びＰ２、定電流の値を
設定する抵抗Ｒ１、さらにＮチャネルトランジスタＮ１
を有している。The constant current generating circuit 10 sets a reference potential generating circuit 11 for generating a reference potential Vref, an operational amplifier 12 used as a comparator, P channel transistors P1 and P2 forming a current mirror circuit, and a constant current value. Resistor R1 and N-channel transistor N1
have.
【００１３】基準電位発生回路１１の出力端子が演算増
幅器１２の反転入力端子に接続されており、演算増幅器
１２の非反転入力端子はＰチャネルトランジスタＰ１の
ドレインと抵抗Ｒ１の一端とを接続するノードＬ１に接
続されている。また演算増幅器１２の出力端子は、この
定電流発生回路１０の一方の出力ノードＬ３に接続され
ている。The output terminal of the reference potential generating circuit 11 is connected to the inverting input terminal of the operational amplifier 12, and the non-inverting input terminal of the operational amplifier 12 is a node connecting the drain of the P-channel transistor P1 and one end of the resistor R1. It is connected to L1. The output terminal of the operational amplifier 12 is connected to one output node L3 of the constant current generating circuit 10.
【００１４】電源電圧ＶDD端子と接地電圧Ｖss端子との
間には、ＰチャネルトランジスタＰ１及び抵抗Ｒ１が直
列に接続され、これと並列になるように、Ｐチャネルト
ランジスタＰ２及びＮチャネルトランジスタＮ１が直列
に接続されている。ＰチャネルトランジスタＰ１のゲー
トとＰチャネルトランジスタＰ２のゲートは、出力ノー
ドＬ３に共通接続されている。Ｎチャネルトランジスタ
Ｎ１のゲートは、ＰチャネルトランジスタＰ２のドレイ
ンとＮチャネルトランジスタＮ１のドレインとを接続す
るノードＬ２に接続されている。さらにこのトランジス
タＮ１のゲートは、定電流発生回路１０の他方の出力ノ
ードＬ４にも接続されている。A P-channel transistor P1 and a resistor R1 are connected in series between the power supply voltage VDD terminal and the ground voltage Vss terminal, and a P-channel transistor P2 and an N-channel transistor N1 are connected in series so as to be in parallel with this. It is connected to the. The gate of the P-channel transistor P1 and the gate of the P-channel transistor P2 are commonly connected to the output node L3. The gate of the N-channel transistor N1 is connected to a node L2 that connects the drain of the P-channel transistor P2 and the drain of the N-channel transistor N1. Further, the gate of the transistor N1 is also connected to the other output node L4 of the constant current generating circuit 10.
【００１５】定電流形インバータＩＮ３は、インバータ
を構成するＰチャネルトランジスタＰ３とＮチャネルト
ランジスタＮ３の他に、バイアス電圧Ｖg1及びＶg2をそ
れぞれゲートに与えられて動作を制御されるＰチャネル
トランジスタＰ４及びＮチャネルトランジスタＮ２を備
えている。The constant current type inverter IN3 has P-channel transistors P3 and N3 constituting an inverter, and P-channel transistors P4 and P4 whose operation is controlled by applying bias voltages Vg1 and Vg2 to their gates. A channel transistor N2 is provided.
【００１６】電源電圧ＶDD端子と接地電圧Ｖss端子との
間に、ＰチャネルトランジスタＰ３及びＰ４と、Ｎチャ
ネルトランジスタＮ２及びＮ３とが順に直列に接続され
ている。ＰチャネルトランジスタＰ３のゲートは、前段
のインバータＩＮ１の出力ノードＬ５と、後段のインバ
ータＩＮ２のＰチャネルトランジスタＰ５のゲートとに
接続されている。ＮチャネルトランジスタＮ３のゲート
は、インバータＩＮ１の出力ノードＬ５とインバータＩ
Ｎ２のＮチャネルトランジスタＮ４のゲートとに接続さ
れている。さらに、ＰチャネルトランジスタＰ４のゲー
トは定電流発生回路１０の出力ノードＬ３に接続され、
ＮチャネルトランジスタＮ２のゲートは定電流発生回路
１０の出力ノードＬ４に接続されている。Ｐチャネルト
ランジスタＰ４のドレインとＮチャネルトランジスタＮ
２のドレインは、この定電流形インバータＩＮ３の出力
ノードＬ６に共通接続されている。この出力ノードＬ６
は、さらにインバータＩＮ２の出力端子と共に、出力バ
ッファ回路の出力端子４１に接続されている。P-channel transistors P3 and P4 and N-channel transistors N2 and N3 are sequentially connected in series between the power supply voltage VDD terminal and the ground voltage Vss terminal. The gate of the P-channel transistor P3 is connected to the output node L5 of the front-stage inverter IN1 and the gate of the P-channel transistor P5 of the rear-stage inverter IN2. The gate of the N-channel transistor N3 is connected to the output node L5 of the inverter IN1 and the inverter I
It is connected to the gate of the N-channel transistor N4 of N2. Further, the gate of the P-channel transistor P4 is connected to the output node L3 of the constant current generating circuit 10,
The gate of the N-channel transistor N2 is connected to the output node L4 of the constant current generating circuit 10. The drain of the P-channel transistor P4 and the N-channel transistor N
The drain of 2 is commonly connected to the output node L6 of this constant current inverter IN3. This output node L6
Is further connected to the output terminal 41 of the output buffer circuit together with the output terminal of the inverter IN2.
【００１７】このような構成を備えた本実施例による出
力バッファ回路は、次のように動作する。定電流発生回
路１０の基準電位発生回路１１から、電源電圧ＶDDのレ
ベルや、閾値電圧Ｖthのばらつき、周囲温度の変化に依
存しない基準電位Ｖref が出力される。この基準電位Ｖ
ref が、演算増幅器１２の反転入力端子に入力される。
また、演算増幅器１２の非反転入力端子にはノードＬ１
の電位が入力される。これにより、ノードＬ１の電位
は、電源電圧ＶDDのレベルの相違や、製造プロセスの変
動による閾値電圧Ｖthのばらつき、周囲温度に変化等に
影響されずに、基準電位Ｖref に一致するように制御さ
れる。The output buffer circuit according to the present embodiment having such a configuration operates as follows. The reference potential generation circuit 11 of the constant current generation circuit 10 outputs the reference potential Vref that does not depend on the level of the power supply voltage VDD, the variation of the threshold voltage Vth, and the change of the ambient temperature. This reference potential V
ref is input to the inverting input terminal of the operational amplifier 12.
The node L1 is connected to the non-inverting input terminal of the operational amplifier 12.
Is input. As a result, the potential of the node L1 is controlled so as to match the reference potential Vref without being affected by the difference in the level of the power supply voltage VDD, the variation in the threshold voltage Vth due to the variation in the manufacturing process, the change in the ambient temperature, and the like. It
【００１８】ノードＬ１の電位が基準電位Ｖref とほぼ
一致することにより、このノードＬ１に流れる電流Ｉ１
は、基準電Ｖref と抵抗Ｒ１との値により決定される一
定の値を維持するようになる。これにより、仮にＰチャ
ネルトランジスタＰ１とＰ２とのサイズが同一であると
すると、ＰチャネルトランジスタＰ１に流れる電流Ｉ１
とＰチャネルトランジスタＰ２に流れる電流Ｉ２とはほ
ぼ一致する。この結果、ＰチャネルトランジスタＰ１及
びＰ２のゲートに入力される出力ノードＬ３のバイアス
電圧Ｖg1は、このトランジスタＰ１及びＰ２にそれぞれ
流れる電流Ｉ１及びＩ２が、電源電圧ＶDD、製造プロセ
スの変動、周囲温度等の影響を受けずに一定値をとるよ
うに変化することになる。具体的には、例えば電源電圧
ＶDDが５Ｖの場合と３Ｖの場合とで比較すると、電源電
圧ＶDDが５ＶのときにはＰチャネルトランジスタＰ１及
びＰ２にそれぞれ流れる電流Ｉ１及びＩ２が増大しない
ように、ゲートに入力されるバイアス電圧Ｖg1は電源電
圧ＶDDのレベルに近くなる。逆に、電源電圧ＶDDが３Ｖ
のときは、ＰチャネルトランジスタＰ１及びＰ２に５Ｖ
の場合と同様な電流Ｉ１及びＩ２が流れようとするた
め、バイアス電圧Ｖg1は接地電圧Ｖssの方へ変化する。When the potential of the node L1 substantially coincides with the reference potential Vref, the current I1 flowing through this node L1
Will maintain a constant value determined by the values of the reference voltage Vref and the resistance R1. As a result, assuming that the P-channel transistors P1 and P2 have the same size, the current I1 flowing through the P-channel transistor P1.
And the current I2 flowing through the P-channel transistor P2 substantially match. As a result, as for the bias voltage Vg1 of the output node L3 input to the gates of the P-channel transistors P1 and P2, the currents I1 and I2 flowing through the transistors P1 and P2 are the power supply voltage VDD, the fluctuation of the manufacturing process, the ambient temperature, etc. It will change to take a constant value without being affected by. Specifically, for example, comparing the case where the power supply voltage VDD is 5V and the case where the power supply voltage VDD is 3V, when the power supply voltage VDD is 5V, the currents I1 and I2 flowing through the P-channel transistors P1 and P2 respectively are prevented from increasing. The input bias voltage Vg1 becomes close to the level of the power supply voltage VDD. Conversely, the power supply voltage VDD is 3V
In case of, 5V is applied to P-channel transistors P1 and P2.
Since the currents I1 and I2 are similar to those in the above case, the bias voltage Vg1 changes toward the ground voltage Vss.
【００１９】このバイアス電圧Ｖg1はＰチャネル形のト
ランジスタに流れる電流が一定になるように変化するも
ので、これをＮチャネル形トランジスタに流れる電流を
一定にするように変化するバイアス電圧Ｖg2に変換した
ものが出力ノードＬ４より出力される。The bias voltage Vg1 changes so that the current flowing through the P-channel transistor becomes constant, and this bias voltage Vg1 is converted into the bias voltage Vg2 that changes so that the current flowing through the N-channel transistor becomes constant. Things are output from the output node L4.
【００２０】定電流発生回路１０の出力ノードＬ３及び
Ｌ４より出力されたバイアス電圧Ｖg1及びＶg2が、定電
流形インバータＩＮ３のＰチャネルトランジスタＰ４の
ゲートとＮチャネルトランジスタＮ３のゲートとにそれ
ぞれ入力される。バイアス電圧Ｖg1は、上述したように
ＰチャネルトランジスタＰ１及びＰ２に流れる電流Ｉ１
が一定となるように変化する。このため、この電圧Ｖg1
をゲートに入力されたＰチャネルトランジスタＰ４にも
同様に、一定の電流Ｉ３が流れる。バイアス電圧Ｖg2
は、ＮチャネルトランジスタＮ１に流れる電流Ｉ２が一
定となるように変化するため、この電圧Ｖg2をゲートに
入力されたＮチャネルトランジスタＮ２にも一定の電流
Ｉ３が流れる。The bias voltages Vg1 and Vg2 output from the output nodes L3 and L4 of the constant current generating circuit 10 are input to the gate of the P channel transistor P4 and the gate of the N channel transistor N3 of the constant current inverter IN3, respectively. . The bias voltage Vg1 is the current I1 flowing through the P-channel transistors P1 and P2 as described above.
Changes to be constant. Therefore, this voltage Vg1
Similarly, a constant current I3 flows through the P-channel transistor P4 having its gate input to. Bias voltage Vg2
Changes so that the current I2 flowing through the N-channel transistor N1 becomes constant, so that a constant current I3 also flows through the N-channel transistor N2 whose gate receives this voltage Vg2.
【００２１】この結果、定電流形インバータＩＮ３の出
力ノードＬ６は、電源電圧ＶDD、製造プロセスの変動、
周囲温度等の影響を受けずに一定の電流により充電又は
放電されることになる。As a result, the output node L6 of the constant current type inverter IN3 is connected to the power supply voltage VDD, fluctuations in the manufacturing process,
It is charged or discharged by a constant current without being affected by the ambient temperature and the like.
【００２２】図２に、定電流形インバータＩＮ３の出力
波形が論理「０」レベルから論理「１」レベルに立ち上
がるときの時間的変化を示す。上述のように、電源電圧
ＶDDが５Ｖのときと３Ｖのときとで、出力端子Ｌ６を充
電する電流がほぼ等しい。このため、電源電圧ＶDDが５
Ｖのときに論理「１」レベルまで到達する立ち上がり時
間ｔr11 の方が、３Ｖのときの立ち上がり時間ｔr12 よ
りも長い。FIG. 2 shows a temporal change when the output waveform of the constant current type inverter IN3 rises from the logic "0" level to the logic "1" level. As described above, the current that charges the output terminal L6 is substantially equal when the power supply voltage VDD is 5V and when it is 3V. Therefore, the power supply voltage VDD is 5
The rise time tr11 for reaching the logic "1" level at V is longer than the rise time tr12 at 3V.
【００２３】一方、従来と同様の構成を持つインバータ
ＩＮ１の立ち上がり時間は、図５に示されたように、電
源電圧ＶDDが５Ｖの時の方が電流が流れやすいため、こ
のときの立ち上がり時間ｔr1は、３Ｖの時の立ち上がり
時間ｔr2よりも短い。On the other hand, the rise time of the inverter IN1 having the same structure as that of the conventional one is, as shown in FIG. 5, because the current flows more easily when the power supply voltage VDD is 5 V, the rise time tr1 at this time is Is shorter than the rise time tr2 at 3V.
【００２４】この結果、定電流形インバータＩＮ３とイ
ンバータＩＮ２とを並列に組み合わせた本実施例におけ
る出力端子４１を充電する立ち上がり時間は、図３に示
されるようである。即ち、電源電圧ＶDDが５Ｖのときの
立ち上がり時間ｔr21 と、３Ｖのときの立ち上がり時間
ｔr22 とはほぼ一致したものとなる。この立ち上がり時
間ｔr21 とｔr22 とを一致させるための微調整は、定電
流形インバータＩＮ３のトランジスタＰ３，Ｐ４，Ｎ２
及びＮ３と、インバータＩＮ２のトランジスタＰ５及び
Ｎ４のサイズの比率を変えることで行うことができる。
立ち下がり時間ｔf についても同様であり、本実施例に
よれば電源電圧に依存せず一定の値をとるように動作す
る。また、異なる電源電圧ＶDDに対して立ち上がり時間
及び立ち下がり時間が一定であるだけでなく、製造プロ
セスの変動による閾値電圧Ｖthのばらつきや、周囲温度
の変化に対しても同様に影響を受けずに動作することが
できる。このため、本実施例による出力バッファ回路
は、周波数の高い信号を扱う装置にも用いることができ
る。As a result, the rising time for charging the output terminal 41 in the present embodiment in which the constant current type inverter IN3 and the inverter IN2 are combined in parallel is as shown in FIG. That is, the rising time tr21 when the power supply voltage VDD is 5V and the rising time tr22 when the power supply voltage VDD is 3V are substantially the same. Fine adjustment for matching the rise times tr21 and tr22 is performed by the transistors P3, P4 and N2 of the constant current inverter IN3.
, N3 and the sizes of the transistors P5 and N4 of the inverter IN2 can be changed.
The same applies to the fall time tf, and according to the present embodiment, it operates so as to take a constant value without depending on the power supply voltage. Further, not only is the rise time and the fall time constant for different power supply voltages VDD, but it is also not affected by variations in the threshold voltage Vth due to variations in the manufacturing process and changes in the ambient temperature. Can work. Therefore, the output buffer circuit according to the present embodiment can also be used in a device that handles a high frequency signal.
【００２５】上述した実施例は一例であり、本発明を限
定するものではない。例えば、本実施例では並列に接続
された定電流形インバータＩＮ３とインバータＩＮ２と
を備えるだけでなく、これらの前段にインバータＩＮ１
を備えてバッファ回路として動作する。しかし、インバ
ータＩＮ１に相当するものを必ずしも備える必要はな
く、インバータ回路として動作するもできる。あるい
は、前段にインバータＩＮ１に相当するものを複数備え
ていてもよい。また、定電流形インバータ、定電流発生
回路、及びインバータは、それぞれ図１に示されたもの
と異なる構成を備えていてもよい。即ち、出力端子を充
放電する電流が、電源電圧のレベルの相違や閾値電圧の
ばらつき、周囲温度の影響を受けにくく一定の値をとる
ように動作する定電流形のインバータと、通常のインバ
ータとを並列に接続したものであればよい。The above-described embodiments are merely examples and do not limit the present invention. For example, in the present embodiment, not only the constant current type inverter IN3 and the inverter IN2 connected in parallel are provided, but also the inverter IN1 is provided in the preceding stage thereof.
And operates as a buffer circuit. However, it is not always necessary to provide a component corresponding to the inverter IN1, and it is possible to operate as an inverter circuit. Alternatively, a plurality of inverters corresponding to the inverter IN1 may be provided in the preceding stage. Further, the constant current type inverter, the constant current generating circuit, and the inverter may each have a configuration different from that shown in FIG. That is, a constant current type inverter that operates so that the current that charges and discharges the output terminal is a constant value that is unlikely to be affected by differences in power supply voltage levels, variations in threshold voltage, and ambient temperature, and a normal inverter. What is necessary is just to connect in parallel.
【００２６】[0026]
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、電源電圧が異なる場合、製造プロセスの
変動により閾値電圧がばらついた場合、あるいは周囲温
度が変化した場合にも出力端子を充放電する電流が一定
となるように動作する定電流形のインバータと、通常用
いられているインバータとを並列に接続したことによ
り、出力波形の立ち上がり時間及び立ち下がり時間の変
動が抑制される・As described above, in the semiconductor integrated circuit device of the present invention, even when the power supply voltage is different, the threshold voltage is varied due to the variation of the manufacturing process, or the ambient temperature is changed, the output terminal is not changed. By connecting a constant current type inverter that operates so that the charging / discharging current is constant and a commonly used inverter in parallel, fluctuations in the rise time and fall time of the output waveform are suppressed.
【図１】本発明の一実施例による半導体集積回路装置の
構成を示した回路図。FIG. 1 is a circuit diagram showing a configuration of a semiconductor integrated circuit device according to an embodiment of the present invention.
【図２】同半導体集積回路装置における定電流形インバ
ータの出力波形を示す説明図。FIG. 2 is an explanatory view showing an output waveform of a constant current type inverter in the same semiconductor integrated circuit device.
【図３】同半導体集積回路装置におけるインバータの出
力波形を示す説明図。FIG. 3 is an explanatory diagram showing an output waveform of an inverter in the semiconductor integrated circuit device.
【図４】従来の半導体集積回路装置の構成を示した回路
図。FIG. 4 is a circuit diagram showing a configuration of a conventional semiconductor integrated circuit device.
【図５】同半導体集積回路装置におけるインバータの出
力波形を示す説明図。FIG. 5 is an explanatory diagram showing an output waveform of an inverter in the semiconductor integrated circuit device.
１０ 定電流発生回路 １１ 基準電位発生回路 １２ 演算増幅器 ３１ 入力端子 ４１ 出力端子 Ｒ１ 抵抗 Ｐ１〜Ｐ４ Ｐチャネルトランジスタ Ｎ１〜Ｎ３ Ｎチャネルトランジスタ ＩＮ１，ＩＮ２ インバータ ＩＮ３ 定電流形インバータ 10 constant current generation circuit 11 reference potential generation circuit 12 operational amplifier 31 input terminal 41 output terminal R1 resistance P1 to P4 P channel transistor N1 to N3 N channel transistor IN1, IN2 inverter IN3 constant current type inverter
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 // Ｈ０３Ｋ 5/12 7402−5Ｊ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H03K 17/687 // H03K 5/12 7402-5J
Claims (1)
る定電流形インバータであって、前記出力端子を充放電
する電流が電源電圧に依存せずに一定になるように動作
する前記定電流形インバータと、 前記定電流形インバータが定電流動作をするためのバイ
アス電圧を発生し前記定電流形インバータに与える定電
流発生回路と、 前記定電流形インバータと並列に接続され、前記信号を
与えられて反転し前記出力端子へ出力するインバータと
を備えることを特徴とする半導体集積回路装置。1. A constant-current type inverter which receives a signal, inverts it, and outputs it to an output terminal, wherein the constant-current inverter operates so that a current for charging and discharging the output terminal becomes constant without depending on a power supply voltage. A current source inverter, a constant current generating circuit that generates a bias voltage for the constant current source inverter to perform a constant current operation and supplies to the constant current source inverter, and is connected in parallel with the constant current source inverter and outputs the signal. A semiconductor integrated circuit device, comprising: an inverter which is given and inverted and outputs the inverted signal to the output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4306870A JPH06164360A (en) | 1992-11-17 | 1992-11-17 | Integrated semiconductor circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4306870A JPH06164360A (en) | 1992-11-17 | 1992-11-17 | Integrated semiconductor circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164360A true JPH06164360A (en) | 1994-06-10 |
Family
ID=17962242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4306870A Pending JPH06164360A (en) | 1992-11-17 | 1992-11-17 | Integrated semiconductor circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164360A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216750A (en) * | 1992-09-17 | 1994-08-05 | American Teleph & Telegr Co <Att> | Integrated circuit for signal processing |
| US6958638B2 (en) | 2002-10-10 | 2005-10-25 | Elpida Memory, Inc. | Slew rate controlling method and system for output data |
| WO2007043106A1 (en) * | 2005-09-30 | 2007-04-19 | Fujitsu Limited | Bias circuit |
-
1992
- 1992-11-17 JP JP4306870A patent/JPH06164360A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216750A (en) * | 1992-09-17 | 1994-08-05 | American Teleph & Telegr Co <Att> | Integrated circuit for signal processing |
| US6958638B2 (en) | 2002-10-10 | 2005-10-25 | Elpida Memory, Inc. | Slew rate controlling method and system for output data |
| WO2007043106A1 (en) * | 2005-09-30 | 2007-04-19 | Fujitsu Limited | Bias circuit |
| JPWO2007043106A1 (en) * | 2005-09-30 | 2009-04-16 | 富士通株式会社 | Bias circuit |
| JP4516607B2 (en) * | 2005-09-30 | 2010-08-04 | 富士通株式会社 | Bias circuit |
| US7906954B2 (en) | 2005-09-30 | 2011-03-15 | Fujitsu Limited | Bias circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0137725B1 (en) | Delay circuit | |
| US8159302B2 (en) | Differential amplifier circuit | |
| KR950008439B1 (en) | Mos semiconductor circuit | |
| KR0132641B1 (en) | Substrate circuit | |
| US7521975B2 (en) | Output buffer with slew rate control utilizing an inverse process dependent current reference | |
| JPH10270992A (en) | Constant current drive circuit | |
| CN112825004B (en) | Low dropout voltage regulator and method for regulating low dropout voltage regulator | |
| US20050258911A1 (en) | Ring oscillation circuit | |
| JPH11308088A (en) | Output buffer circuit | |
| JP2007043661A (en) | Delay circuit | |
| US7532035B2 (en) | Address transition detector for fast flash memory device | |
| KR100510535B1 (en) | Oscillator for changing frequency of output signal in inversely proportional to power source voltage | |
| US10958267B2 (en) | Power-on clear circuit and semiconductor device | |
| US6936998B2 (en) | Power glitch free internal voltage generation circuit | |
| US7242222B2 (en) | Output circuit with reduced gate voltage swings | |
| TWI810010B (en) | Low power oscillator circuit with temperature compensation and electronic apparatus | |
| JPH10242812A (en) | Semiconductor circuit | |
| US6400207B1 (en) | Quick turn-on disable/enable bias control circuit for high speed CMOS opamp | |
| JPH06164360A (en) | Integrated semiconductor circuit device | |
| US11075626B2 (en) | Power-on clear circuit and semiconductor device | |
| US6404221B1 (en) | Threshold invariant voltage detecting device | |
| US20080238517A1 (en) | Oscillator Circuit and Semiconductor Device | |
| JPH0798982A (en) | Substrate bias circuit | |
| US6819143B1 (en) | Input buffer circuit having equal duty cycle | |
| JP2948553B2 (en) | Semiconductor circuit |