JP2948553B2 - Semiconductor circuit - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体回路、特に微
細な素子で構成された高速で低消費電力の半導体回路の
改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor circuit, and more particularly to an improvement of a high-speed and low-power-consumption semiconductor circuit composed of fine elements.
【0002】[0002]
【従来の技術】近年、携帯機器などの急速な普及に伴
い、LSIの低消費電力化が望まれている。低消費電力
型LSIを実現するために、内部電源の低下が進められ
ているが、内部電源電圧を低下させると、回路の動作速
度の急速な低下を招く。この問題を解決する有効な方法
として、トランジスタの低閾値(Low-Vt)化が挙げられ
る。しかし、トランジスタの低閾値化を行うと、このト
ランジスタを流れる電流が増大して、動作速度を速くす
ることが可能であるものの、スタンバイ時又はアクティ
ブ時のオフリーク電流が増加する欠点が生じる。また、
トランジスタの製造プロセスの変動に起因してトランジ
スタの閾値電圧にバラツキが生じると、そのバラツキ幅
は、小値の閾値電圧に対して、大きく影響するという新
たな問題が現れる。2. Description of the Related Art In recent years, with the rapid spread of portable devices and the like, low power consumption of LSIs has been desired. In order to realize a low power consumption type LSI, the internal power supply is being reduced. However, when the internal power supply voltage is reduced, the operation speed of the circuit is rapidly reduced. An effective method for solving this problem is to lower the threshold value (Low-Vt) of the transistor. However, when the threshold value of the transistor is reduced, the current flowing through the transistor increases, and the operation speed can be increased. However, there is a disadvantage in that the off-leak current in standby or active increases. Also,
When a variation occurs in the threshold voltage of a transistor due to a variation in a manufacturing process of the transistor, a new problem appears that the variation width greatly affects a small threshold voltage.
【0003】前記スタンバイ時のオフリーク電流の増加
という問題に関しては、例えば特開平6−208790
号公報に開示されるように、スタンバイ時にカットオフ
するトランジスタに対して、そのソースノードの電位
を、リーク電流が減少する方向に変化させることによ
り、スタンバイ時に回路に流れるリーク電流を小さくす
る技術がある。[0003] Regarding the problem of an increase in off-leak current in the standby mode, for example, Japanese Patent Laid-Open No. 6-208790 describes
As disclosed in Japanese Patent Application Laid-Open Publication No. H10-107, there is a technique for reducing the leakage current flowing through the circuit during standby by changing the potential of the source node of the transistor that is cut off during standby in a direction in which the leakage current decreases. is there.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、前記従
来の技術では、トランジスタの閾値電圧は一定値である
と仮定してトランジスタのソ−スノ−ドの電位を変化さ
せているため、製造プロセスの変動や、製品の使用時に
おける温度変化に伴って、トランジスタの閾値電圧のバ
ラツキが生じ、その閾値電圧が大きくなると、回路の動
作速度が遅くなる一方、その閾値電圧が小さくなると、
トランジスタのオフリーク電流が増加するという重大な
問題が発生する。However, in the above prior art, the source voltage of the transistor is changed on the assumption that the threshold voltage of the transistor is a constant value. Also, with the temperature change at the time of use of the product, the variation of the threshold voltage of the transistor occurs, and when the threshold voltage increases, the operation speed of the circuit decreases, while when the threshold voltage decreases,
A serious problem occurs in that the off-leak current of the transistor increases.
【0005】本発明の第1の目的は、トランジスタの閾
値電圧のバラツキに起因するリーク電流の増加や動作速
度の低下を抑制する半導体回路を提供することにある。A first object of the present invention is to provide a semiconductor circuit that suppresses an increase in leakage current and a decrease in operating speed due to variations in threshold voltage of a transistor.
【0006】更に、本発明の第2の目的は、回路のスタ
ンバイ時のみならず、アクティブ時においても、トラン
ジスタのリーク電流を低減できる半導体回路を提供する
ことにある。It is a second object of the present invention to provide a semiconductor circuit which can reduce the leakage current of a transistor not only when the circuit is on standby but also when the circuit is active.
【0007】[0007]
【課題を解決するための手段】前記第1の目的を達成す
るために、本発明では、トランジスタのリ−ク電流がそ
のトランジスタのゲ−ト-ソ−ス間電圧Vgsとそのトラ
ンジスタの閾値電圧Vtとの差電圧Vgs−Vtに比例する
ことから、前記閾値電圧Vtが変動するのに応じて、前
記ゲ−ト-ソ−ス間電圧Vgsを変化させること、即ち、
前記トランジスタのソ−ス電圧(電源電圧)を変化させ
ることにより、トランジスタのオフリ−ク電流を少なく
且つ一定値に保持することとする。In order to achieve the first object, according to the present invention, the leak current of a transistor is reduced by the gate-source voltage Vgs of the transistor and the threshold voltage of the transistor. Since the difference voltage Vgs is proportional to the difference voltage Vgs-Vt, the gate-source voltage Vgs is changed according to the change of the threshold voltage Vt, that is,
By changing the source voltage (power supply voltage) of the transistor, the off-state leakage current of the transistor is kept small and constant.
【0008】また、前記第2の目的を達成するために、
本発明は、回路のアクティブ状態のときに、その一部期
間を強制的に低消費電力な状態に制御することとする。In order to achieve the second object,
According to the present invention, when the circuit is in an active state, a part of the period is forcibly controlled to a low power consumption state.
【0009】即ち、請求項1記載の発明の半導体回路
は、アクティブ状態とスタンバイ状態とに切換わる半導
体回路であって、前記スタンバイ状態のときカットオフ
するトランジスタと、前記トランジスタに接続される電
源線と、前記電源線の電圧を、前記トランジスタの閾値
電圧の変動に応じて変化させるように制御する電源制御
回路とを備えたことを特徴とする。That is, a semiconductor circuit according to the first aspect of the present invention is a semiconductor circuit that switches between an active state and a standby state, wherein the transistor cuts off in the standby state and a power supply line connected to the transistor. And a power supply control circuit that controls the voltage of the power supply line to change in accordance with a change in the threshold voltage of the transistor.
【0010】請求項2記載の発明は、前記請求項1記載
の半導体回路において、前記電源制御回路は、前記トラ
ンジスタの製造プロセスの変動に伴う前記トランジスタ
の閾値電圧の変動に応じて、前記電源線の電圧を変化さ
せるように制御することを特徴とする。According to a second aspect of the present invention, in the semiconductor circuit according to the first aspect, the power supply control circuit controls the power supply line according to a change in a threshold voltage of the transistor accompanying a change in a manufacturing process of the transistor. Is controlled so as to change the voltage.
【0011】請求項3記載の発明は、前記請求項1記載
の半導体回路において、前記電源制御回路は、前記トラ
ンジスタの閾値電圧をモニタ−する閾値電圧検出用トラ
ンジスタを備えることを特徴とする。According to a third aspect of the present invention, in the semiconductor circuit according to the first aspect, the power supply control circuit includes a threshold voltage detecting transistor for monitoring a threshold voltage of the transistor.
【0012】請求項4記載の発明は、前記請求項1記載
の半導体回路において、前記電源制御回路は、前記トラ
ンジスタのゲ−ト-ソ−ス間電圧Vgsと前記トランジス
タの閾値電圧Vtとの差電圧Vgs−Vtが常に一定値にな
るように、前記電源線の電圧を変化させることを特徴と
する。According to a fourth aspect of the present invention, in the semiconductor circuit according to the first aspect, the power supply control circuit includes a difference between a gate-source voltage Vgs of the transistor and a threshold voltage Vt of the transistor. The voltage of the power supply line is changed so that the voltage Vgs-Vt always becomes a constant value.
【0013】請求項5記載の発明は、前記請求項1記載
の半導体回路において、前記電源線の基準電圧レベル
は、前記アクティブ状態とスタンバイ状態とで異なる電
圧値に設定されていることを特徴とする。According to a fifth aspect of the present invention, in the semiconductor circuit according to the first aspect, the reference voltage level of the power supply line is set to a different voltage value between the active state and the standby state. I do.
【0014】請求項6記載の発明の半導体回路は、第1
及び第2の電源線と、第3及び第4の電源線と、前記第
1、第2、第3及び第4の電源線に接続される回路ブロ
ックと、前記回路ブロックに内蔵され、前記第3及び第
4の電源線の何れか一方に接続されるPMOSトランジスタ
及びNMOSトランジスタと、前記第3の電源線の電圧を、
前記第1の電源線の電圧を基準として、前記PMOSトラン
ジスタの閾値電圧の変動に合わせて変化させると共に、
前記第4の電源線の電圧を、前記第2の電源線の電圧を
基準として、前記NMOSトランジスタの閾値電圧の変動に
合わせて変化させる電源制御回路とを備えたことを特徴
とする。According to a sixth aspect of the present invention, there is provided a semiconductor circuit comprising:
And a second power supply line; third and fourth power supply lines; a circuit block connected to the first, second, third and fourth power supply lines; A PMOS transistor and an NMOS transistor connected to one of the third and fourth power supply lines, and a voltage of the third power supply line,
Changing the threshold voltage of the PMOS transistor in accordance with a change in the threshold voltage of the PMOS transistor based on the voltage of the first power supply line;
A power supply control circuit for changing a voltage of the fourth power supply line in accordance with a change in a threshold voltage of the NMOS transistor with reference to a voltage of the second power supply line.
【0015】請求項7記載の発明は、前記請求項6記載
の半導体回路において、前記電源制御回路は、前記第3
の電源線の電圧を、前記PMOSトランジスタのゲート-ソ
ース間電圧と前記PMOSトランジスタの閾値電圧との差電
圧が常に一定値になるように変化させると共に、前記第
4の電源線の電圧を、前記NMOSトランジスタのゲート-
ソース間電圧と前記NMOSトランジスタの閾値電圧との差
電圧が常に一定値になるように変化させることを特徴と
する。According to a seventh aspect of the present invention, in the semiconductor circuit according to the sixth aspect, the power supply control circuit includes the third power supply control circuit.
The voltage of the power supply line is changed so that the difference voltage between the gate-source voltage of the PMOS transistor and the threshold voltage of the PMOS transistor always becomes a constant value, and the voltage of the fourth power supply line is NMOS transistor gate
It is characterized in that the difference voltage between the source-to-source voltage and the threshold voltage of the NMOS transistor is changed so as to always have a constant value.
【0016】請求項8記載の発明は、前記請求項6記載
の半導体回路において、前記第3及び第4の電源線の基
準電圧レベルは、各々、前記アクティブ状態とスタンバ
イ状態とで異なる電圧値に設定されていることを特徴と
する。According to an eighth aspect of the present invention, in the semiconductor circuit according to the sixth aspect, the reference voltage levels of the third and fourth power supply lines have different voltage values in the active state and the standby state, respectively. It is characterized by being set.
【0017】請求項9記載の発明の半導体回路は、アク
ティブ状態とスタンバイ状態とに切換わる回路ブロック
を有する半導体回路であって、前記スタンバイ状態のと
き、前記半導体回路を前記アクティブ状態よりも低消費
電力にする低消費電力化回路と、前記アクティブ状態の
とき、そのアクティブ状態の期間の一部期間を、強制的
に、前記低消費電力化回路により低消費電力にされたス
タンバイ状態に等しい疑似スタンバイ状態にする疑似ス
タンバイ化回路とを備えたことを特徴とする。According to a ninth aspect of the present invention, there is provided a semiconductor circuit having a circuit block that switches between an active state and a standby state, wherein the semiconductor circuit consumes less power in the standby state than in the active state. A low power consumption circuit for supplying power; and a pseudo standby in which, when in the active state, a part of the period of the active state is forcibly reduced to a standby state in which the power consumption is reduced by the low power consumption circuit. And a pseudo standby circuit for setting a state.
【0018】請求項10記載の発明は、前記請求項9記
載の半導体回路において、前記回路ブロックは、前記ス
タンバイ状態でカットオフするトランジスタを有し、前
記トランジスタに接続される電源線が設けられ、前記低
消費電力化回路は、前記スタンバイ状態のとき、前記電
源線の電圧を、前記トランジスタの閾値電圧の変動に応
じて変化させるように制御する電源制御回路を有するこ
とを特徴とする。According to a tenth aspect of the present invention, in the semiconductor circuit according to the ninth aspect, the circuit block includes a transistor cut off in the standby state, and a power supply line connected to the transistor is provided. The power consumption reduction circuit includes a power supply control circuit that controls the voltage of the power supply line to change according to a change in a threshold voltage of the transistor in the standby state.
【0019】請求項11記載の発明は、前記請求項10
記載の半導体回路において、前記電源制御回路は、前記
回路ブロックの前記トランジスタのゲ−ト-ソ−ス間電
圧Vgsと前記トランジスタの閾値電圧Vtとの差電圧Vg
s−Vtが常に一定値になるように、前記電源線の電圧を
変化させることを特徴とする。The invention according to claim 11 is the invention according to claim 10.
2. The semiconductor circuit according to claim 1, wherein said power supply control circuit includes a gate-source voltage Vgs of said transistor in said circuit block and a difference voltage Vg between a threshold voltage Vt of said transistor.
The voltage of the power supply line is changed so that s-Vt always becomes a constant value.
【0020】請求項12記載の発明は、前記請求項9、
10又は11記載の半導体回路において、前記疑似スタ
ンバイ化回路は、セット信号を生成する信号生成回路
と、前記回路ブロックがアクティブ状態のとき、前記信
号生成回路のセット信号を受けなくなったとき、前記回
路ブロックを強制的に前記疑似スタンバイ状態にするセ
ット回路とを備えたことを特徴とする。The twelfth aspect of the present invention provides the ninth aspect,
12. The semiconductor circuit according to 10 or 11, wherein the pseudo standby circuit comprises a signal generation circuit for generating a set signal, and the circuit when the circuit block is in an active state and no longer receives the set signal of the signal generation circuit. A set circuit for forcibly setting a block to the pseudo standby state.
【0021】請求項13記載の発明は、前記請求項9記
載の半導体回路において、前記疑似スタンバイ状態のと
き、この疑似スタンバイ状態の直前に前記回路ブロック
から出力された信号の値を保持する信号保持回路を備え
ることを特徴とする。According to a thirteenth aspect of the present invention, in the semiconductor circuit according to the ninth aspect, in the pseudo standby state, a signal holding unit that holds a value of a signal output from the circuit block immediately before the pseudo standby state. A circuit is provided.
【0022】請求項14記載の発明は、前記請求項13
記載の半導体回路において、前記信号保持回路は、前記
アクティブ状態のとき、前記回路ブロックの出力信号を
保持するためのラッチ信号を生成する信号生成回路と、
前記信号生成回路のラッチ信号を受けて、前記回路ブロ
ックの出力信号をラッチするラッチ回路とを備えること
を特徴とする。The invention according to claim 14 is the invention according to claim 13.
5. The semiconductor circuit according to claim 2, wherein the signal holding circuit, when in the active state, generates a latch signal for holding an output signal of the circuit block;
A latch circuit that receives a latch signal of the signal generation circuit and latches an output signal of the circuit block.
【0023】請求項15記載の発明は、前記請求項10
記載の半導体回路において、前記電源線の基準電圧レベ
ルは、前記アクティブ状態とスタンバイ状態とで異なる
電圧値に設定されていることを特徴とする。According to a fifteenth aspect, the tenth aspect is provided.
In the above described semiconductor circuit, a reference voltage level of the power supply line is set to different voltage values in the active state and the standby state.
【0024】請求項16記載の発明は、前記請求項12
又は14記載の半導体回路において、前記信号生成回路
は、前記回路ブロックへの入力信号を入力し、この入力
信号に基づいて、セット信号又はラッチ信号を生成する
ことを特徴とする。According to a sixteenth aspect, in the twelfth aspect,
15. The semiconductor circuit according to claim 14, wherein the signal generation circuit inputs an input signal to the circuit block, and generates a set signal or a latch signal based on the input signal.
【0025】前記構成により、請求項1ないし請求項8
記載の発明では、スタンバイ状態のときにカットオフす
るトランジスタに接続される電源線の電圧が、前記トラ
ンジスタの閾値電圧の変動に応じて変化するので、前記
トランジスタの閾値電圧が製造プロセスの変動に起因し
て変動しても、前記トランジスタのゲ−ト-ソ−ス間電
圧を一定値に保持でき、従って、スタンバイ状態におけ
る前記トランジスタのオフリ−ク電流を小さく且つ小値
に抑制することができる。According to the above configuration, the present invention is characterized in that:
According to the invention described in the above, the voltage of the power supply line connected to the transistor that is cut off in the standby state changes in accordance with the change in the threshold voltage of the transistor. Even if it fluctuates, the gate-source voltage of the transistor can be maintained at a constant value, so that the off-state leakage current of the transistor in the standby state can be suppressed to a small value.
【0026】また、請求項9ないし請求項16記載の発
明では、回路のアクティブ状態のときには、そのアクテ
ィブ状態の期間の一部期間が、疑似スタンバイ化回路に
よって、強制的に、低消費電力なスタンバイ状態に等し
い疑似スタンバイ状態にされるので、このアクティブ状
態であっても、低消費電力化が図られる。According to the ninth to sixteenth aspects of the present invention, when the circuit is in the active state, a part of the period of the active state is forced by the pseudo standby circuit to reduce the standby state with low power consumption. Since the pseudo standby state is set equal to the state, the power consumption can be reduced even in the active state.
【0027】[0027]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0028】(第1の実施の形態)図1は本発明による
第1の実施の形態の半導体回路を示す。(First Embodiment) FIG. 1 shows a semiconductor circuit according to a first embodiment of the present invention.
【0029】同図において、Vccは例えば1.0Vの電圧を
持つ第1電源線、Vssは接地線である第2電源線、Vcci
は第3電源線、Vssiは第4電源線である。CSはチップ活
性化信号、INV1〜INV5はインバータ回路であって、各
々、1個のPMOSトランジスタQP1〜QP5と、1個のNMOSト
ランジスタQN1〜QN5とを直列接続して成る。In the figure, Vcc is a first power supply line having a voltage of, for example, 1.0 V, Vss is a second power supply line which is a ground line, and Vcci
Is a third power supply line, and Vssi is a fourth power supply line. CS is a chip activation signal, and INV1 to INV5 are inverter circuits, each of which is configured by connecting one PMOS transistor QP1 to QP5 and one NMOS transistor QN1 to QN5 in series.
【0030】20は回路ブロックであって、入力信号INと
チップ活性化信号CSとの論理積をとる論理積回路25と、
前記インバータ回路INV1〜INV5を従属接続させた回路
とから構成される。前記論理積回路25は、前記チップ活
性化信号CSがHigh Levelのとき、入力信号INを最初段の
インバ−タ回路INV1に入力して、回路ブロック20がアク
ティブ状態となる一方、チップ活性化信号CSがLow Leve
lのとき、入力信号INが最初段のインバ−タ回路INV1に
入力されることを阻止して、回路ブロック20がスタンバ
イ状態となる。Reference numeral 20 denotes a circuit block, which is an AND circuit 25 that performs an AND operation on the input signal IN and the chip activation signal CS;
And a circuit in which the inverter circuits INV1 to INV5 are cascaded. The AND circuit 25 inputs the input signal IN to the first-stage inverter circuit INV1 when the chip activation signal CS is at a high level, and the circuit block 20 is activated, while the chip activation signal CS is Low Leve
At the time of l, the input signal IN is prevented from being input to the first-stage inverter circuit INV1, and the circuit block 20 enters a standby state.
【0031】本実施の形態では、インバータ回路INV1
〜INV5を例にとって説明するが、少なくともNMOSトラ
ンジスタ又はPMOSトランジスタから構成される如何なる
論理回路を用いてもよい。In this embodiment, the inverter circuit INV1
Although description will be made by taking INV5 as an example, any logic circuit including at least an NMOS transistor or a PMOS transistor may be used.
【0032】回路ブロック20内の各段のインバータ回路
INV1〜INV5において、回路ブロック20がスタンバイ状
態の場合、即ちチップ活性化信号CSがLow Levelのと
き、論理積回路25の出力はLow Levelとなり、第1段
目、第3段目及び第5段目のインバ−タ回路INV1、INV
3、INV5の入力信号はLow Levelとなる一方、第2段目及
び第4段目のインバ−タ回路INV2、INV4の入力信号はHi
gh Levelとなる。従って、このスタンバイ状態の場合に
は、NMOSトランジスタQN1、QN3、QN5と、PMOSトランジ
スタQP2、QP4とがOFFする。これ等のNMOSトランジスタQ
N1、QN3、QN5のゲ−ト-ソ−ス間電圧Vgsを変更するた
めに、これ等のNMOSトランジスタのソ−スには、第4の
電源線Vssiが接続される。また、これ等のPMOSトラン
ジスタQP2、QP4のゲ−ト-ソ−ス間電圧Vgsを変更する
ために、これ等のPMOSトランジスタのソ−スには、第3
の電源線Vcciが接続される。Inverter circuit of each stage in circuit block 20
In INV1 to INV5, when the circuit block 20 is in the standby state, that is, when the chip activation signal CS is at Low Level, the output of the AND circuit 25 becomes Low Level, and the first, third, and fifth stages Eye inverter circuit INV1, INV
3. While the input signal of INV5 is at Low level, the input signals of the second and fourth inverter circuits INV2 and INV4 are at Hi level.
gh Level. Therefore, in the standby state, the NMOS transistors QN1, QN3, QN5 and the PMOS transistors QP2, QP4 are turned off. These NMOS transistors Q
To change the gate-source voltages Vgs of N1, QN3 and QN5, a fourth power supply line Vssi is connected to the sources of these NMOS transistors. In order to change the gate-source voltage Vgs of these PMOS transistors QP2 and QP4, the source of these PMOS transistors is provided with a third
Power supply line Vcci is connected.
【0033】前記第3の電源線Vcciの電圧及び前記第
4の電源線Vssiの電圧を変化させるために、電源制御
回路10が設けられる。この電源制御回路10は、前記第1
電源線Vcc、第2電源線Vss及びチップ活性化信号CSを入
力し、前記トランジスタQP1〜QP5、QN1〜QN5の閾値電圧
Vtと、前記チップ活性化信号CSにより決定されるスタ
ンバイ状態又はアクティブ状態とに応じて、前記第3電
源線Vcci及び第4電源線Vssiの各電圧を制御する。A power supply control circuit 10 is provided to change the voltage of the third power supply line Vcci and the voltage of the fourth power supply line Vssi. The power supply control circuit 10
A power supply line Vcc, a second power supply line Vss, and a chip activation signal CS are inputted, and a threshold voltage Vt of the transistors QP1 to QP5 and QN1 to QN5, and a standby state or an active state determined by the chip activation signal CS. , The respective voltages of the third power supply line Vcci and the fourth power supply line Vssi are controlled.
【0034】図3は、前記電源制御回路10により制御さ
れる第3電源線Vcci及び第4電源線Vssiの電圧波形図を
示す。図3(a)に示すように、第3の電源線Vcciの基準
電圧レベルは、アクティブ状態では第1の電源線Vccの
電圧に等しく制御され、スタンバイ時には、リーク電流
を減少させるために前記アクティブ状態での基準電圧レ
ベルよりも微小電圧低い基準電圧レベルに制御される。
一方、第4の電源線Vssiの基準電圧レベルは、アクティ
ブ状態では第2電源線Vssの電圧に等しく制御され、ス
タンバイ時には、リーク電流を減少させるために前記ア
クティブ状態での基準電圧レベルよりも微小電圧高い基
準電圧レベルに制御される。以上の構成により、前記ス
タンバイ状態でOFFするトランジスタQN1、QN3、QN5、QP
2、QP4のゲ−ト-ソ−ス間電圧Vgsは、アクティブ状態
のゲ−ト-ソ−ス間電圧よりも小値になり、この値Vgs
とトランジスタの閾値電圧Vtとの差電圧Vgs−Vtも小
値となる。従って、この差電圧に比例して流れるトラン
ジスタのリ−ク電流も少なくなり、その結果、このスタ
ンバイ状態では、アクティブ状態に比べて、流れるリ−
ク電流量が少なくて、低消費電力となる。FIG. 3 is a voltage waveform diagram of the third power supply line Vcci and the fourth power supply line Vssi controlled by the power supply control circuit 10. As shown in FIG. 3A, the reference voltage level of the third power supply line Vcci is controlled to be equal to the voltage of the first power supply line Vcc in the active state. It is controlled to a reference voltage level slightly lower than the reference voltage level in the state.
On the other hand, the reference voltage level of the fourth power supply line Vssi is controlled to be equal to the voltage of the second power supply line Vss in the active state, and is smaller than the reference voltage level in the active state in the standby state in order to reduce leakage current. The voltage is controlled to a higher reference voltage level. With the above configuration, the transistors QN1, QN3, QN5, QP
2. The gate-source voltage Vgs of QP4 becomes smaller than the gate-source voltage in the active state, and this value Vgs
The difference voltage Vgs-Vt between the threshold voltage Vt and the transistor threshold voltage Vt also becomes a small value. Accordingly, the leakage current of the transistor flowing in proportion to the difference voltage is also reduced. As a result, the leakage current flowing in the standby state is smaller than that in the active state.
The current consumption is small and the power consumption is low.
【0035】既述したように、スタンバイ状態において
入力がLow Levelになるインバ−タ回路INV1、INV3、INV
5に対しては、第4の電源線Vssiが接続される。この第
4の電源線Vssiの電圧は、図3(b)に示すように、回路
ブロック20内のNMOSトランジスタQN1〜QN5の閾値電圧
Vtnが、製造プロセスの変動に起因して、所望の値より
も大きくなった場合には、実線で示す基準電圧レベルよ
りも、前記閾値電圧が大きくなった分だけ小さくするよ
うに、電源制御回路10により制御される。その結果、
アクティブ状態及びスタンバイ状態の各々において、NM
OSトランジスタQN1〜QN5の閾値電圧Vtnが大きくなった
分、そのNMOSトランジスタのゲ−ト-ソ−ス間電圧Vgs
が大きくなって、NMOSトランジスタのゲ−ト-ソ−ス間
電圧Vgsとその閾値電圧Vtnとの差(Vgs-Vtn)の値が一
定に保たれ、これにより、スタンバイ状態においてリー
ク電流を抑制しつつ、アクティブ状態での動作速度を一
定にする効果が得られる。As described above, the inverter circuits INV1, INV3, INV whose inputs are at the low level in the standby state.
For 5, the fourth power supply line Vssi is connected. As shown in FIG. 3B, the voltage of the fourth power supply line Vssi is lower than a desired value due to a variation in the manufacturing process when the threshold voltages Vtn of the NMOS transistors QN1 to QN5 in the circuit block 20 are changed. Is larger than the reference voltage level shown by the solid line, the threshold voltage is controlled by the power supply control circuit 10 so as to be smaller by the increase. as a result,
In each of the active and standby states, NM
As the threshold voltage Vtn of the OS transistors QN1 to QN5 increases, the gate-source voltage Vgs of the NMOS transistor increases.
And the difference (Vgs-Vtn) between the gate-source voltage Vgs of the NMOS transistor and its threshold voltage Vtn is kept constant, thereby suppressing the leak current in the standby state. In addition, the effect of keeping the operating speed in the active state constant can be obtained.
【0036】同様に、図3(b)に示すように、回路ブロ
ック20内のインバ−タ回路を構成するNMOSトランジス
タQN1〜QN5の閾値電圧Vtnが、製造プロセスの変動に起
因して、所望の値よりも小さくなった場合には、第4の
電源線Vssiの電圧は、その基準レベルよりも、前記閾値
電圧が小さくなった分だけ大きくするように、電源制御
回路10により制御される。その結果、アクティブ状態
及びスタンバイ状態において、NMOSトランジスタQN1〜Q
N5の閾値電圧Vtnが小さくなった分、そのNMOSトランジ
スタのゲ−ト-ソ−ス間電圧Vgsが小さくなって、前記N
MOSトランジスタの前記(Vgs-Vtn)の値が一定に保たれ
て、これにより、スタンバイ状態ではリーク電流を小さ
く抑制しつつ、アクティブ時ではインバ−タ回路の動作
速度が一定になり、動作性能の向上を図ることができる
効果を奏する。Similarly, as shown in FIG. 3 (b), the threshold voltage Vtn of the NMOS transistors QN1 to QN5 constituting the inverter circuit in the circuit block 20 becomes a desired value due to a variation in the manufacturing process. When the voltage is lower than the value, the voltage of the fourth power supply line Vssi is controlled by the power supply control circuit 10 so as to be higher than the reference level by the amount of the decrease in the threshold voltage. As a result, in the active state and the standby state, the NMOS transistors QN1 to QN1
As the threshold voltage Vtn of N5 decreases, the gate-source voltage Vgs of the NMOS transistor decreases, and
The value of (Vgs-Vtn) of the MOS transistor is kept constant, whereby the leakage current is suppressed small in the standby state, and the operation speed of the inverter circuit becomes constant in the active state, thereby improving the operation performance. The effect that improvement can be achieved is produced.
【0037】尚、本実施の形態の半導体回路では、スタ
ンバイ状態において入力がLow Levelになるインバ−タ
回路INV1、INV3、INV5に対して、PMOSトランジスタQP
1、QP3、QP5に関しては特に閾値電圧の補正は何も行わ
ないが、これは、スタンバイ時にはNMOSトランジスタQN
1、QN3、QN5のリーク電流が半導体回路のリーク電流を
決定し、アクティブ時にはこれ等のNMOSトランジスタの
動作速度(オン電流)が半導体回路の動作速度を決定す
るような回路構成を取っているためである。In the semiconductor circuit according to the present embodiment, the PMOS transistors QP are connected to the inverter circuits INV1, INV3 and INV5 whose inputs are at the low level in the standby state.
No particular correction of threshold voltage is performed for QP3, QP3, and QP5.
1.Since the leakage current of QN3 and QN5 determines the leakage current of the semiconductor circuit, and the active speed (ON current) of these NMOS transistors determines the operating speed of the semiconductor circuit when active, the circuit configuration is adopted. It is.
【0038】一方、既述したように、スタンバイ状態に
おいて入力がHigh Levelになるインバ−タ回路INV2、I
NV4に対しては、第3の電源線Vcciが接続される。この
第3の電源線Vcciの電圧は、図3(c)に示すように、回
路ブロック20内のPMOSトランジスタQP1〜QP5の閾値電
圧Vtpが、製造プロセスの変動に起因して、所望の値よ
りも大きくなった場合には、実線で示す基準電圧レベル
よりも、前記閾値電圧が大きくなった分だけ大きくする
ように、電源制御回路10により制御される。また、PM
OSトランジスタQP1〜QP5の閾値電圧Vtpが逆に所望の値
よりも小さくなった場合には、実線で示す基準電圧レベ
ルよりも、前記閾値電圧が小さくなった分だけ小さくす
るように、電源制御回路10により制御される。その結
果、アクティブ状態及びスタンバイ状態の各々におい
て、PMOSトランジスタQP1〜QP5の閾値電圧Vtpが変動し
た分、そのPMOSトランジスタのゲ−ト-ソ−ス間電圧Vg
sも変化して、そのPMOSトランジスタのゲ−ト-ソ−ス間
電圧Vgsとその閾値電圧Vtpとの差(Vgs-Vtp)の値が一
定に保たれ、これにより、スタンバイ状態においてリー
ク電流を抑制しつつ、アクティブ状態での動作速度を一
定にする効果が得られる。On the other hand, as described above, the inverter circuits INV2, INV2 whose inputs become High level in the standby state.
The third power supply line Vcci is connected to the NV4. As shown in FIG. 3C, the voltage of the third power supply line Vcci is lower than the desired value due to the variation in the manufacturing process when the threshold voltage Vtp of the PMOS transistors QP1 to QP5 in the circuit block 20 is changed. Is larger than the reference voltage level indicated by the solid line, the threshold voltage is controlled by the power supply control circuit 10 so as to increase by the increased amount. Also, PM
On the contrary, when the threshold voltage Vtp of the OS transistors QP1 to QP5 becomes smaller than a desired value, the power supply control circuit is configured to make the threshold voltage lower than the reference voltage level shown by the solid line by an amount corresponding to the decrease of the threshold voltage. 10 is controlled. As a result, in each of the active state and the standby state, the gate-source voltage Vg of the PMOS transistors QP1 to QP5 is changed by the amount corresponding to the change in the threshold voltage Vtp.
s also changes, and the value of the difference (Vgs-Vtp) between the gate-source voltage Vgs of the PMOS transistor and the threshold voltage Vtp is kept constant, thereby reducing the leakage current in the standby state. The effect of keeping the operating speed in the active state constant while suppressing the effect is obtained.
【0039】次に、図4に前記電源制御回路10の具体
例を示す。この電源制御回路10は既述した動作を満た
せば、如何なる回路構成でも良い。図4に示す電源制御
回路10は、第3の電源線Vcciの電圧生成用の2個の
閾値検出回路70a、70b及び2個の電圧発生回路80a、8
0bと、第4の電源線Vssiの電圧生成用の2個の閾値検
出回路100a、100b及び2個の電圧発生回路110a、110bと
から構成される。前記閾値検出回路70a、100a及び電圧
発生回路80a、110aはアクティブ用、前記閾値検出回路
70b、100b及び電圧発生回路80b、110bはスタンバイ用
である。図4中で、CSは、図1と同様に、半導体回路の
スタンバイ時とアクティブ時とを切り換えるチップ活性
化信号であり、このチップ活性化信号CSがLow Levelの
ときスタンバイ用を、チップ活性化信号CSがHigh Level
のときアクティブ用に切換える。Next, FIG. 4 shows a specific example of the power supply control circuit 10. The power supply control circuit 10 may have any circuit configuration as long as the operation described above is satisfied. The power supply control circuit 10 shown in FIG. 4 includes two threshold value detection circuits 70a and 70b for generating a voltage of the third power supply line Vcci and two voltage generation circuits 80a and 80
0b, and two threshold value detection circuits 100a and 100b for generating the voltage of the fourth power supply line Vssi and two voltage generation circuits 110a and 110b. The threshold detection circuits 70a and 100a and the voltage generation circuits 80a and 110a are for active use,
70b and 100b and voltage generating circuits 80b and 110b are for standby. In FIG. 4, CS is a chip activation signal for switching between a standby state and an active state of the semiconductor circuit, as in FIG. 1. When the chip activation signal CS is at a low level, the chip for standby is activated. Signal CS is High Level
Switch to active when.
【0040】本電源制御回路10の基本的な動作は、閾
値検出回路70a、70b、100a、100bによりトランジスタQP
1〜QP5、QN1〜QN5の閾値電圧に比例した電位を作り出
し、この作り出した電位を電圧発生回路80a、80b、110
a、110bにより保持し、この保持した電位を第3の電源線
Vcciの電圧又は第4の電源線Vssiの電圧として出力す
る動作である。以下、動作を詳細に説明する。The basic operation of the power supply control circuit 10 is that the threshold value detection circuits 70a, 70b, 100a and 100b
1 to QP5, QN1 to QN5, and generate potentials proportional to the threshold voltages, and use the generated potentials as voltage generation circuits 80a, 80b, and 110.
a, 110b, and outputs the held potential as the voltage of the third power supply line Vcci or the voltage of the fourth power supply line Vssi. Hereinafter, the operation will be described in detail.
【0041】図4において、第3の電源線Vcciの電圧
を制御するアクティブ用の閾値検出回路70a及び電圧発
生回路80aについて説明すると、閾値検出回路70aのノ−
ドref1の電位は、閾値検出回路70a内の2個の抵抗R
1、R2と、閾値電圧検出用トランジスタQP1の閾値
電圧との比によって決定される。前記閾値電圧検出用ト
ランジスタQP1は、回路ブロック20のトランジスタ
QP1〜QP5、QN1〜QN5と同一プロセスで製造されたトラン
ジスタである。前記ノ−ドref1の電位は、閾値電圧検出
用トランジスタQP1の閾値電圧が上がれば上昇し、下
がれば下降する。前記抵抗R1、R2の値は、常温で前
記ノ−ドref1の電位が図3(a)に示すアクティブ時の
第3の電源線Vcciの電圧の基準レベルとなるように、
選定される。更に、電圧発生回路80aは、カレントミラ
−回路120と、チャ−ジトランジスタQP4とにより構
成され、このチャ−ジトランジスタQP4のon、of
fをカレントミラ−回路120で制御することにより、第
3の電源線Vcciの電圧をノ−ドref1の電位と同電位に
保つ。即ち、前記閾値電圧検出用トランジスタQP1の
閾値電圧が上昇すると、ノ−ドref1の電位は上昇し、下
降するとノ−ドref1の電位も下降し、それに伴って第3
の電源線Vcciの電圧も変化することになる。Referring to FIG. 4, the active threshold detecting circuit 70a and the voltage generating circuit 80a for controlling the voltage of the third power supply line Vcci will be described.
The potential of the node ref1 is equal to the two resistors R in the threshold detection circuit 70a.
1, R2 and the threshold voltage of the threshold voltage detection transistor QP1. The threshold voltage detecting transistor QP1 is a transistor of the circuit block 20.
This is a transistor manufactured by the same process as QP1 to QP5 and QN1 to QN5. The potential of the node ref1 increases when the threshold voltage of the threshold voltage detection transistor QP1 increases, and decreases when the threshold voltage decreases. The values of the resistors R1 and R2 are set so that the potential of the node ref1 becomes the reference level of the voltage of the third power supply line Vcci in the active state shown in FIG.
Selected. Further, the voltage generation circuit 80a includes a current mirror circuit 120 and a charge transistor QP4, and the charge transistor QP4 is turned on and off.
By controlling f by the current mirror circuit 120, the voltage of the third power supply line Vcci is maintained at the same potential as the potential of the node ref1. That is, when the threshold voltage of the threshold voltage detecting transistor QP1 increases, the potential of the node ref1 increases, and when the threshold voltage decreases, the potential of the node ref1 also decreases.
Of the power supply line Vcci also changes.
【0042】また、スタンバイ用の閾値検出回路70bで
は、2個の抵抗R1’、R2’の値を、ノ−ドref1'の
電位がスタンバイ時の第3の電源線Vcciの電圧の基準
電位となるように、選定することにより、スタンバイ時
の第3の電源線Vcciの電圧を電圧発生回路80bで生成す
ることができる。第4の電源線Vssiの電圧を生成する
2個の閾値検出回路100a、100b及び2個の電圧発生回路
110a、110bについても、前記と同様であるので、その
説明を省略する。Also, in the standby threshold detecting circuit 70b, the values of the two resistors R1 'and R2' are determined by setting the potential of the node ref1 'to the reference potential of the voltage of the third power supply line Vcci during standby. The voltage of the third power supply line Vcci at the time of standby can be generated by the voltage generation circuit 80b. Two threshold value detection circuits 100a and 100b for generating a voltage of the fourth power supply line Vssi and two voltage generation circuits
The same applies to 110a and 110b, and a description thereof will be omitted.
【0043】よって、図4に示した電源制御回路10を
チップの中に組み込むことにより、回路ブロック20内
のトランジスタの閾値電圧が製造プロセスの変動に伴っ
て所望の値以外の電圧値となっても、第3の電源線Vcc
iの電圧及び第4の電源線Vssiの電圧を前記変動した閾
値電圧に応じた電圧値に変化させることができると共
に、回路ブロック20の使用時での温度変化に伴って回
路ブロック20内のトランジスタの閾値電圧が変動して
も、この変動に対応して、第3の電源線Vcciの電圧及
び第4の電源線Vssiの電圧を良好に変化させることが
できる。Therefore, by incorporating the power supply control circuit 10 shown in FIG. 4 into a chip, the threshold voltage of the transistor in the circuit block 20 becomes a voltage value other than a desired value due to a variation in the manufacturing process. Also, the third power line Vcc
The voltage of i and the voltage of the fourth power supply line Vssi can be changed to a voltage value corresponding to the fluctuated threshold voltage, and the transistors in the circuit block 20 are changed with the temperature change when the circuit block 20 is used. , The voltage of the third power supply line Vcci and the voltage of the fourth power supply line Vssi can be satisfactorily changed in response to the fluctuation.
【0044】尚、本実施の形態では、前記閾値電圧検出
用トランジスタQP1を備えた電源制御回路10を設け
て、回路ブロック20の使用時での温度変化に伴うトラ
ンジスタの閾値電圧の変動にも対応して第3の電源線V
cciの電圧及び第4の電源線Vssiの電圧を変化させた
が、その他、例えば、予めチップ毎にこのチップに内蔵
されるトランジスタの閾値電圧を計測し、その閾値電圧
の情報のみに基づいて第3の電源線Vcciの電圧及び第
4の電源線Vssiの電圧を制御してもよい。この場合に
は、温度変化に伴う閾値電圧の変動に対応した電源電圧
の制御はできない。In this embodiment, the power supply control circuit 10 including the threshold voltage detecting transistor QP1 is provided to cope with a change in the threshold voltage of the transistor due to a temperature change when the circuit block 20 is used. And the third power line V
Although the voltage of the cci and the voltage of the fourth power supply line Vssi were changed, for example, the threshold voltage of a transistor built in this chip is measured in advance for each chip, and the threshold voltage is measured only based on the information of the threshold voltage. The voltage of the third power supply line Vcci and the voltage of the fourth power supply line Vssi may be controlled. In this case, it is not possible to control the power supply voltage corresponding to the change in the threshold voltage due to the temperature change.
【0045】本実施の形態の半導体回路の効果を図2に
示す。同図では、横軸に規格化されたリーク電流をと
り、縦軸にチップの個数をとっている分布図である。規
格化されたリーク電流が”1”の値である点は、回路の
動作速度と流れるリ−ク電流とが良好にトレ−ドオフさ
れた良品のチップである点である。この”1”の点より
も小値では、トランジスタの閾値電圧が大きくてリ−ク
電流は少ないが動作速度が低いチップであり、一方、こ
の”1”の点よりも大値では、トランジスタの閾値電圧
が小さくて動作速度は速いがリ−ク電流は大きいチップ
である。同図に示すように、本実施の形態の電源制御回
路10を使用しない従来の場合には、リーク電流のバラ
ツキが大きいのに対し、本実施の形態の電源制御回路10
を使用した場合には、リーク電流のバラツキは小さく抑
えられている。これは、電圧(Vgs-Vt)の値を一定に保つ
ようにするという本実施の形態の効果である。リーク電
流の抑制と共に、動作速度の安定化も図られていること
が判る。FIG. 2 shows the effect of the semiconductor circuit of this embodiment. In this figure, the horizontal axis represents the normalized leakage current, and the vertical axis represents the number of chips. The point where the normalized leak current is "1" is that the chip is a good chip in which the operating speed of the circuit and the leak current flowing therethrough are well traded off. If the value is smaller than the point "1", the transistor has a large threshold voltage and the leakage current is small, but the operation speed is low. The chip has a small threshold voltage and a high operation speed but a large leakage current. As shown in the figure, in the conventional case where the power supply control circuit 10 of the present embodiment is not used, the variation of the leakage current is large, whereas the power supply control circuit 10 of the present embodiment does not.
In the case where is used, the variation of the leak current is suppressed to a small value. This is an effect of the present embodiment in that the value of the voltage (Vgs-Vt) is kept constant. It can be seen that the operating speed is stabilized along with the suppression of the leak current.
【0046】(第2の実施の形態)次に、本発明の第2
の実施の形態を説明する。(Second Embodiment) Next, a second embodiment of the present invention will be described.
An embodiment will be described.
【0047】図5は本発明の第2の実施の形態の半導体
回路を示し、図6は前記図5の半導体回路の動作タイミ
ングチャートを示す。前記第1の実施の形態ではスタン
バイ時のリーク電流を減少させたが、本実施の形態で
は、スタンバイ時に加えて、アクティブ時においてもリ
ーク電流を減少させるものである。FIG. 5 shows a semiconductor circuit according to a second embodiment of the present invention, and FIG. 6 shows an operation timing chart of the semiconductor circuit of FIG. In the first embodiment, the leakage current at the time of standby is reduced. In the present embodiment, the leakage current is reduced at the time of active in addition to the time of standby.
【0048】図5の半導体回路は、電源制御回路10、第
1ないし第4の電源線Vcc、Vss、Vcci、Vssi、回路ブロ
ック30から構成される。電源制御回路(低消費電力化回
路)10は、前記第1の実施の形態の図1に示した電源制
御回路10と同一の構成を採る。また、回路ブロック30
は、NMOSトランジスタ及びPMOSトランジスタからなるサ
ブ回路ブロック40、セット回路50及びラッチ回路60によ
り構成される。電源制御回路10はCS信号により制御され
る。また、セット回路50は論理積回路より成り、入力信
号IN1、セット信号SET及びチップ活性化信号CSを入力
し、これ等の論理積をとり、その結果の信号を前記サブ
回路ブロック40に出力する。更に、ラッチ回路60はラッ
チ信号LATにより制御され、前記サブ回路ブロック40の
出力ノードnode1からの出力信号をラッチし、このラッ
チした信号を出力端子OUTから出力する。70は、前記入
力信号IN1を入力し、この信号IN1に基づいて前記セット
信号SET及びラッチ信号LATを生成するSET,LAT信号生成
回路(信号生成回路)である。The semiconductor circuit shown in FIG. 5 includes a power supply control circuit 10, first to fourth power supply lines Vcc, Vss, Vcci, Vssi, and a circuit block 30. The power supply control circuit (low power consumption circuit) 10 has the same configuration as the power supply control circuit 10 of the first embodiment shown in FIG. The circuit block 30
Is composed of a sub-circuit block 40 composed of an NMOS transistor and a PMOS transistor, a set circuit 50, and a latch circuit 60. The power control circuit 10 is controlled by the CS signal. The set circuit 50 is composed of a logical product circuit, receives the input signal IN1, the set signal SET, and the chip activation signal CS, takes a logical product of them, and outputs the resulting signal to the sub-circuit block 40. . Further, the latch circuit 60 is controlled by a latch signal LAT, latches an output signal from the output node node1 of the sub-circuit block 40, and outputs the latched signal from an output terminal OUT. Reference numeral 70 denotes a SET / LAT signal generation circuit (signal generation circuit) that receives the input signal IN1 and generates the set signal SET and the latch signal LAT based on the signal IN1.
【0049】以下、本実施の形態の半導体回路の動作を
図5及び図6を用いて説明する。The operation of the semiconductor circuit according to the present embodiment will be described below with reference to FIGS.
【0050】本半導体回路において、回路ブロック30
は、チップ活性化信号CSによりアクティブ状態とスタン
バイ状態とに制御される。チップ活性化信号CSがHigh L
evelになって回路ブロック30がアクティブ状態にされた
状況で、セット回路50の入力端子に入力信号IN1及びセ
ット信号SETが入力されると共に、ラッチ回路60にラッ
チ信号LATが入力される。In the present semiconductor circuit, the circuit block 30
Are controlled between an active state and a standby state by a chip activation signal CS. Chip activation signal CS is High L
In a situation where the circuit block 30 is activated in the evel state, the input signal IN1 and the set signal SET are input to the input terminals of the set circuit 50, and the latch signal LAT is input to the latch circuit 60.
【0051】いま、セット信号SETがLow Levelのときに
は、チップ活性化信号CSの状態に拘わらず、セット回路
50の出力はLow Levelに固定され、回路ブロック30はス
タンバイ状態となる。このスタンバイ状態でのリーク電
流を所定値に抑えるために、第3及び第4の電源線Vcc
i、Vssiの電圧レベルを電源制御回路10で前記第1の実
施の形態で説明したと同様に制御する。回路ブロック30
がアクティブ状態の場合には、インバ−タ回路INV1、IN
V3、INV5の入力信号がHigh Levelで且つ他のインバ−タ
回路INV2、INV4の入力信号がLow Levelのとき、MOSトラ
ンジスタQP1、QN2、QP3、QN4、QP5にリーク電流が流れ
るため、このアクティブ状態でのリーク電流は、このサ
ブ回路ブロック40の構成だけでは、抑えることができな
い。Now, when the set signal SET is at the low level, regardless of the state of the chip activation signal CS, the set circuit
The output of 50 is fixed at Low Level, and the circuit block 30 enters a standby state. In order to suppress the leakage current in the standby state to a predetermined value, the third and fourth power supply lines Vcc
The voltage levels of i and Vssi are controlled by the power supply control circuit 10 in the same manner as described in the first embodiment. Circuit block 30
Are active, the inverter circuits INV1, INV1
When the input signals of V3 and INV5 are at a high level and the input signals of the other inverter circuits INV2 and INV4 are at a low level, a leakage current flows through the MOS transistors QP1, QN2, QP3, QN4, and QP5. Can not be suppressed only by the configuration of the sub-circuit block 40.
【0052】一方、チップ活性化信号CSがHigh Levelの
状況で、セット信号SETがHigh Levelのとき、入力信号I
N1がセット回路50に入力されれば、この入力信号IN1は
セット回路50を介してサブ回路ブロック40に入力され
る。サブ回路ブロック40に入力された信号は、サブ回路
ブロック40内を伝搬し、内部ノードnode1の状態を変化
させ、ラッチ回路60に入力される。ラッチ回路60に入力
された信号は、ラッチ信号LATがHigh Levelとなったと
きにのみ、その信号がラッチ回路60でラッチされ、出力
端子OUTの電圧は図6に示す様な波形となる。ラッチ回
路60で信号をラッチすることにより、セット回路50のセ
ット信号SETがHighからLowへ遷移し、セット回路50の出
力が強制的にLow Levelに変更された場合であっても、
ラッチ回路60の出力は変化しなくなる。On the other hand, when the chip activation signal CS is at a high level and the set signal SET is at a high level, the input signal I
When N1 is input to the set circuit 50, the input signal IN1 is input to the sub-circuit block 40 via the set circuit 50. The signal input to the sub circuit block 40 propagates through the sub circuit block 40, changes the state of the internal node node1, and is input to the latch circuit 60. The signal input to the latch circuit 60 is latched by the latch circuit 60 only when the latch signal LAT becomes High Level, and the voltage of the output terminal OUT has a waveform as shown in FIG. By latching the signal in the latch circuit 60, even if the set signal SET of the set circuit 50 transitions from High to Low and the output of the set circuit 50 is forcibly changed to Low Level,
The output of the latch circuit 60 does not change.
【0053】以上のように、本実施の形態の半導体回路
では、チップ活性化信号CSがHigh Levelの状況で、SET
信号がHigh Levelであれば、サブ回路ブロック40はアク
ティブ状態となるが、SET信号がLow Levelになれば、サ
ブ回路ブロック40はスタンバイ状態となり、内部ノ−ド
node1はLow Levelに固定される。従って、セット信号SE
Tの”H”レベルの期間を入力信号IN1の”H”レベルの
期間よりも短く設定すれば、サブ回路ブロック40がアク
ティブ状態にある期間の一部を強制的に且つ擬似的にス
タンバイ状態にすることができる。従って、前記セット
回路50及びSET,LAT信号生成回路70により、疑似スタン
バイ化回路80を構成する。この疑似スタンバイ状態の期
間であっても、サブ回路ブロック40の出力信号は、ラッ
チ回路60によりラッチされているので、サブ回路ブロッ
ク40が見かけ上アクティブ状態にあることに変わりはな
い。前記ラッチ回路60及びSET,LAT信号生成回路70によ
り、サブ回路ブロック40の出力信号の値を前記疑似スタ
ンバイ状態において保持する信号保持回路90を構成す
る。As described above, in the semiconductor circuit of the present embodiment, when the chip activation signal CS is at the high level,
If the signal is at a high level, the sub-circuit block 40 will be in an active state, but if the set signal is at a low level, the sub-circuit block 40 will be in a standby state and an internal node
node1 is fixed to Low Level. Therefore, the set signal SE
If the "H" level period of T is set shorter than the "H" level period of the input signal IN1, a part of the period in which the sub-circuit block 40 is in the active state is forcibly and pseudo-standby. can do. Therefore, the set circuit 50 and the SET / LAT signal generation circuit 70 constitute a pseudo standby circuit 80. Even during this period of the pseudo standby state, the output signal of the sub-circuit block 40 is latched by the latch circuit 60, so that the sub-circuit block 40 is apparently in the active state. The latch circuit 60 and the SET / LAT signal generation circuit 70 constitute a signal holding circuit 90 for holding the output signal value of the sub-circuit block 40 in the pseudo standby state.
【0054】前記疑似スタンバイ状態は、スタンバイ状
態と同一の状態であるので、前記第1の実施の形態で説
明したと同様に、前記サブ回路ブロック40のアクティブ
状態の期間のうち、前記疑似スタンバイ状態の期間で、
サブ回路ブロック40を構成するトランジスタのオフリ−
ク電流を少なく抑制でき、アクティブ状態での消費電流
の増大を抑制することが可能である。Since the pseudo standby state is the same state as the standby state, the pseudo standby state during the active state of the sub-circuit block 40 is the same as described in the first embodiment. In the period of
Off-line of transistors constituting sub-circuit block 40
The current consumption can be suppressed to a small value, and an increase in current consumption in the active state can be suppressed.
【0055】図7は、前記SET,LAT信号生成回路70の具
体的構成を示す。同図において、SET,LAT信号生成回路7
0は、セット回路50への入力信号IN1を入力し、この入力
信号IN1の”H”入力を検知して、セット信号SET及びラ
ッチ信号LATを発生させる回路である。FIG. 7 shows a specific configuration of the SET / LAT signal generation circuit 70. In the figure, the SET and LAT signal generation circuit 7
Numeral 0 denotes a circuit which receives an input signal IN1 to the set circuit 50, detects "H" input of the input signal IN1, and generates a set signal SET and a latch signal LAT.
【0056】図8は、前記SET、LAT信号生成回路70の動
作のタイミングチャ−トを示す。図8のタイミングチャ
−トを用いて、前記図7のSET、LAT信号生成回路70の内
部構成を説明する。図7において、80及び90はイン
バ−タチェインにより構成された遅延回路であって、各
ノ−ドN1,N2、N5での信号のタイミングを制御す
る。遅延回路80は奇数個のインバ−タで、遅延回路9
0は偶数個のインバ−タで各々構成されている。ノ−ド
N1,N2は、入力信号IN1の入力端N0から数えて、
奇数段目のインバ−タの出力端である。FIG. 8 is a timing chart showing the operation of the SET and LAT signal generation circuit 70. The internal configuration of the SET / LAT signal generation circuit 70 of FIG. 7 will be described with reference to the timing chart of FIG. In FIG. 7, reference numerals 80 and 90 denote delay circuits constituted by inverter chains, which control the timing of signals at the nodes N1, N2 and N5. The delay circuit 80 is an odd number of inverters and the delay circuit 9
0 is constituted by an even number of inverters. The nodes N1 and N2 are counted from the input terminal N0 of the input signal IN1,
This is the output terminal of the odd-numbered inverter.
【0057】入力信号IN1がノ−ドN0に入力される
と、ノ−ドN1,N2には、各々、入力信号IN1から時
間a、時間bだけ遅延した信号が伝搬する。ここで、2
つの時間a、bは遅延回路80のインバ−タの段数によ
り調整する。NAND回路150は、期間aで”L”レベ
ルのパルスを生成し、そのパルスはインバ−タINV1によ
り反転され、その結果、期間aで”H”レベルであるSE
T信号が生成される。When the input signal IN1 is input to the node N0, signals delayed by time a and time b from the input signal IN1 propagate to the nodes N1 and N2, respectively. Where 2
The two times a and b are adjusted by the number of inverter stages of the delay circuit 80. The NAND circuit 150 generates a pulse of "L" level in the period a, and the pulse is inverted by the inverter INV1.
A T signal is generated.
【0058】また、NAND回路151及びNOR回路152
は、各々,時間bの幅を持つパルスをノ−ドN3,N4
に生成し、NOR回路153は、前記NAND回路151の出
力及び、前記NOR回路152の出力をインバ−タINV2で
反転した出力を入力して、その出力信号が遅延回路90
を経て、ラッチ信号LATとなる。ここで、ラッチ信号LAT
のタイミングは、遅延回路90のインバ−タの段数より
調整可能である。ラッチ信号LATのうち、NAND回路1
51により生成されたパルスは、サブ回路ブロック40の出
力ノ−ドnode1のパルスをラッチするための信号であ
り、NOR回路152により生成されたパルスは、ラッチ
回路60の出力ノ−ドOUTの電位をリセットするための信
号である。The NAND circuit 151 and the NOR circuit 152
Respectively output pulses having a width of time b to nodes N3 and N4.
The NOR circuit 153 receives the output of the NAND circuit 151 and the output obtained by inverting the output of the NOR circuit 152 by the inverter INV2, and outputs the output signal to the delay circuit 90.
, And becomes the latch signal LAT. Here, the latch signal LAT
Can be adjusted by the number of inverter stages of the delay circuit 90. Of the latch signal LAT, NAND circuit 1
The pulse generated by 51 is a signal for latching the pulse of the output node node1 of the sub-circuit block 40, and the pulse generated by the NOR circuit 152 is the potential of the output node OUT of the latch circuit 60. Is a signal for resetting.
【0059】このSET、LAT信号生成回路70により、セッ
ト回路50及びラッチ回路60の動作タイミングを、入力信
号IN1に基づいて自動的に生成することが可能であり、
入力信号IN1が変化しない場合には、信号生成回路70は
動作せず、より一層に低消費電力化を図ることが可能で
ある。尚、図7に示した本SET、LAT信号生成回路70は、
同様の動作を行うものであれば、どのような構成であっ
てもよい。The operation timing of the set circuit 50 and the latch circuit 60 can be automatically generated by the SET and LAT signal generation circuit 70 based on the input signal IN1.
When the input signal IN1 does not change, the signal generation circuit 70 does not operate, and power consumption can be further reduced. The SET / LAT signal generation circuit 70 shown in FIG.
Any configuration may be used as long as it performs the same operation.
【0060】[0060]
【発明の効果】以上説明したように、請求項1ないし請
求項8記載の発明の半導体回路によれば、スタンバイ状
態のときにカットオフするトランジスタに接続される電
源線の電圧を、前記トランジスタの閾値電圧の変動に応
じて変化させたので、前記トランジスタの閾値電圧が製
造プロセスの変動に起因して変動しても、前記トランジ
スタのゲ−ト-ソ−ス間電圧を一定値に保持でき、従っ
て、スタンバイ状態における前記トランジスタのオフリ
−ク電流を小さく且つ小値に抑制することができる効果
を奏する。As described above, according to the semiconductor circuits of the first to eighth aspects of the present invention, the voltage of the power supply line connected to the transistor that is cut off in the standby state is reduced by the voltage of the transistor. Since the threshold voltage is changed according to the change in the threshold voltage, even if the threshold voltage of the transistor changes due to a change in the manufacturing process, the gate-source voltage of the transistor can be maintained at a constant value, Accordingly, an effect is obtained that the off-state leakage current of the transistor in the standby state can be suppressed to a small value.
【0061】また、請求項9ないし請求項16記載の発
明の半導体回路によれば、回路のアクティブ状態のとき
には、そのアクティブ状態の期間の一部期間を、疑似ス
タンバイ化回路によって、強制的に、低消費電力なスタ
ンバイ状態に等しい疑似スタンバイ状態にしたので、こ
のアクティブ状態であっても、低消費電力化を図ること
が可能である。According to the semiconductor circuit of the ninth to sixteenth aspects, when the circuit is in the active state, a part of the period of the active state is forcibly set by the pseudo standby circuit. Since the pseudo standby state is set equal to the low power consumption standby state, it is possible to reduce the power consumption even in this active state.
【図1】本発明の第1実施の形態の半導体回路を示す図
である。FIG. 1 is a diagram illustrating a semiconductor circuit according to a first embodiment of the present invention.
【図2】同半導体回路におけるリーク電流の分布図であ
る。FIG. 2 is a distribution diagram of a leakage current in the same semiconductor circuit.
【図3】(a)は同半導体回路の第3及び第4の電源線の
電圧の基準レベルの説明図、(b)は第4の電源線の電圧V
ssiを変化させる制御の説明図、(c)は第3の電源線の電
圧Vcciを変化させる制御の説明図である。FIG. 3A is an explanatory diagram of reference levels of voltages of third and fourth power supply lines of the semiconductor circuit, and FIG. 3B is a diagram illustrating a voltage V of a fourth power supply line;
FIG. 8C is an explanatory diagram of control for changing ssi, and FIG. 9C is an explanatory diagram of control for changing the voltage Vcci of the third power supply line.
【図4】同半導体回路に備える電源制御回路の内部構成
を示す図である。FIG. 4 is a diagram showing an internal configuration of a power supply control circuit provided in the semiconductor circuit.
【図5】本発明の第2実施の形態の半導体回路を示す図
である。FIG. 5 is a diagram illustrating a semiconductor circuit according to a second embodiment of the present invention.
【図6】同半導体回路の動作タイミングを示す図であ
る。FIG. 6 is a diagram showing operation timing of the semiconductor circuit.
【図7】同半導体回路に備えるSET,LAT信号生成回路の
内部構成を示す図である。FIG. 7 is a diagram showing an internal configuration of a SET and LAT signal generation circuit provided in the semiconductor circuit.
【図8】同半導体回路の動作タイミングを示す図であ
る。FIG. 8 is a diagram showing operation timing of the semiconductor circuit.
QN1〜QN5 NMOSトランジスタ QP1〜QP5 PMOSトランジスタ Vcc 第1の電源線 Vss 第2の電源線 Vcci 第3の電源線 Vssi 第4の電源線 10 電源制御回路(低消費電力化回路) QP1 閾値電圧検出用トランジスタ IN1 入力信号 CS チップ活性化信号 SET セット信号 LAT ラッチ信号 20、30 回路ブロック 40 サブ回路ブロック 50 セット回路 60 ラッチ回路 70 SET,LAT信号生成回路(信号生成回路) 80 疑似スタンバイ化回路 90 信号保持回路 QN1 to QN5 NMOS transistors QP1 to QP5 PMOS transistors Vcc First power line Vss Second power line Vcci Third power line Vssi Fourth power line 10 Power control circuit (low power consumption circuit) QP1 For detecting threshold voltage Transistor IN1 input signal CS chip activation signal SET set signal LAT latch signal 20, 30 circuit block 40 sub circuit block 50 set circuit 60 latch circuit 70 SET / LAT signal generation circuit (signal generation circuit) 80 pseudo standby circuit 90 signal holding circuit
Claims (16)
換わる半導体回路であって、 前記スタンバイ状態のときカットオフするトランジスタ
と、 前記トランジスタに接続される電源線と、 前記電源線の電圧を、前記トランジスタの閾値電圧の変
動に応じて変化させるように制御する電源制御回路とを
備えたことを特徴とする半導体回路。1. A semiconductor circuit that switches between an active state and a standby state, comprising: a transistor that is cut off in the standby state; a power supply line connected to the transistor; And a power supply control circuit for controlling to change the threshold voltage according to the variation of the threshold voltage.
ンジスタの閾値電圧の変動に応じて、前記電源線の電圧
を変化させるように制御することを特徴とする請求項1
記載の半導体回路。2. The power supply control circuit controls the voltage of the power supply line to change in accordance with a change in a threshold voltage of the transistor accompanying a change in a manufacturing process of the transistor. 1
The semiconductor circuit according to the above.
出用トランジスタを備えることを特徴とする請求項1記
載の半導体回路。3. The semiconductor circuit according to claim 1, wherein the power supply control circuit includes a threshold voltage detecting transistor that monitors a threshold voltage of the transistor.
ランジスタの閾値電圧Vtとの差電圧Vgs−Vtが常に一
定値になるように、前記電源線の電圧を変化させること
を特徴とする請求項1記載の半導体回路。4. The power supply control circuit according to claim 1, wherein a voltage difference between the gate-source voltage Vgs of the transistor and a threshold voltage Vt of the transistor is always a constant value Vgs-Vt. 2. The semiconductor circuit according to claim 1, wherein the voltage of the semiconductor circuit is changed.
クティブ状態とスタンバイ状態とで異なる電圧値に設定
されていることを特徴とする請求項1記載の半導体回
路。5. The semiconductor circuit according to claim 1, wherein a reference voltage level of the power supply line is set to a different voltage value between the active state and the standby state.
路ブロックと、 前記回路ブロックに内蔵され、前記第3及び第4の電源
線の何れか一方に接続されるPMOSトランジスタ及びNMOS
トランジスタと、 前記第3の電源線の電圧を、前記第1の電源線の電圧を
基準として、前記PMOSトランジスタの閾値電圧の変動に
合わせて変化させると共に、前記第4の電源線の電圧
を、前記第2の電源線の電圧を基準として、前記NMOSト
ランジスタの閾値電圧の変動に合わせて変化させる電源
制御回路とを備えたことを特徴とする半導体回路。6. A first and second power supply line, a third and fourth power supply line, a circuit block connected to the first, second, third and fourth power supply line, and the circuit A PMOS transistor and an NMOS built in the block and connected to one of the third and fourth power supply lines;
A transistor; changing a voltage of the third power supply line in accordance with a change in a threshold voltage of the PMOS transistor with reference to a voltage of the first power supply line; And a power supply control circuit for changing the threshold voltage of the NMOS transistor in accordance with a change in the threshold voltage of the NMOS transistor based on the voltage of the second power supply line.
ート-ソース間電圧と前記PMOSトランジスタの閾値電圧
との差電圧が常に一定値になるように変化させると共
に、前記第4の電源線の電圧を、前記NMOSトランジスタ
のゲート-ソース間電圧と前記NMOSトランジスタの閾値
電圧との差電圧が常に一定値になるように変化させるこ
とを特徴とする請求項6記載の半導体回路。7. The power supply control circuit changes a voltage of the third power supply line so that a difference voltage between a gate-source voltage of the PMOS transistor and a threshold voltage of the PMOS transistor always becomes a constant value. And changing the voltage of the fourth power supply line so that the difference voltage between the gate-source voltage of the NMOS transistor and the threshold voltage of the NMOS transistor always becomes a constant value. 7. The semiconductor circuit according to 6.
ベルは、各々、前記アクティブ状態とスタンバイ状態と
で異なる電圧値に設定されていることを特徴とする請求
項6記載の半導体回路。8. The semiconductor circuit according to claim 6, wherein reference voltage levels of the third and fourth power supply lines are set to different voltage values in the active state and the standby state, respectively. .
換わる回路ブロックを有する半導体回路であって、 前記スタンバイ状態のとき、前記半導体回路を前記アク
ティブ状態よりも低消費電力にする低消費電力化回路
と、 前記アクティブ状態のとき、そのアクティブ状態の期間
の一部期間を、強制的に、前記低消費電力化回路により
低消費電力にされたスタンバイ状態に等しい疑似スタン
バイ状態にする疑似スタンバイ化回路とを備えたことを
特徴とする半導体回路。9. A semiconductor circuit having a circuit block that switches between an active state and a standby state, wherein the semiconductor circuit has a lower power consumption than the active state in the standby state. A pseudo standby circuit for forcibly setting a part of the period of the active state to a pseudo standby state equal to the standby state reduced in power consumption by the low power consumption circuit in the active state. A semiconductor circuit, comprising:
状態でカットオフするトランジスタを有し、 前記トランジスタに接続される電源線が設けられ、 前記低消費電力化回路は、 前記スタンバイ状態のとき、前記電源線の電圧を、前記
トランジスタの閾値電圧の変動に応じて変化させるよう
に制御する電源制御回路を有することを特徴とする請求
項9記載の半導体回路。10. The circuit block includes a transistor that cuts off in the standby state, a power supply line connected to the transistor is provided, and the power saving circuit includes a power supply line in the standby state. 10. The semiconductor circuit according to claim 9, further comprising a power supply control circuit for controlling a voltage of the line to change according to a change in a threshold voltage of the transistor.
間電圧Vgsと前記トランジスタの閾値電圧Vtとの差電
圧Vgs−Vtが常に一定値になるように、前記電源線の
電圧を変化させることを特徴とする請求項10記載の半
導体回路。11. The power supply control circuit according to claim 1, wherein a difference voltage Vgs-Vt between a gate-source voltage Vgs of the transistor of the circuit block and a threshold voltage Vt of the transistor is always constant. 11. The semiconductor circuit according to claim 10, wherein a voltage of said power supply line is changed.
成回路のセット信号を受けなくなったとき、前記回路ブ
ロックを強制的に前記疑似スタンバイ状態にするセット
回路とを備えたことを特徴とする請求項9、10又は1
1記載の半導体回路。12. A pseudo standby circuit, comprising: a signal generation circuit for generating a set signal; and forcing the circuit block when the circuit block is in an active state and no longer receives the set signal from the signal generation circuit. And a set circuit for setting the pseudo standby state.
2. The semiconductor circuit according to 1.
疑似スタンバイ状態の直前に前記回路ブロックから出力
された信号の値を保持する信号保持回路を備えることを
特徴とする請求項9記載の半導体回路。13. The semiconductor circuit according to claim 9, further comprising a signal holding circuit for holding a value of a signal output from said circuit block immediately before said pseudo standby state in said pseudo standby state.
号を保持するためのラッチ信号を生成する信号生成回路
と、 前記信号生成回路のラッチ信号を受けて、前記回路ブロ
ックの出力信号をラッチするラッチ回路とを備えること
を特徴とする請求項13記載の半導体回路。14. The signal holding circuit, when in the active state, generates a latch signal for holding an output signal of the circuit block, and receives the latch signal of the signal generation circuit, 14. The semiconductor circuit according to claim 13, further comprising a latch circuit for latching an output signal of the circuit block.
アクティブ状態とスタンバイ状態とで異なる電圧値に設
定されていることを特徴とする請求項10記載の半導体
回路。15. The semiconductor circuit according to claim 10, wherein a reference voltage level of said power supply line is set to a different voltage value between said active state and said standby state.
に基づいて、セット信号又はラッチ信号を生成すること
を特徴とする請求項12又は14記載の半導体回路。16. The semiconductor according to claim 12, wherein the signal generation circuit inputs an input signal to the circuit block, and generates a set signal or a latch signal based on the input signal. circuit.
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