JPH06162224A - Digital/analog mixed type semiconductor integrated circuit reduced inmutual interference - Google Patents

Abstract

PURPOSE:To reduce an interference with an analog processing circuit of a noise from a digital proccessing circuit by setting a prescribed phase shifting time between an analog circuit reference clock and a digital circuit reference clock. CONSTITUTION:In a digital processing circuit, all switching operations are executed by synchronizing with a clock signal (a) of a digital system clock transmitter. Also, an analog processing circuit also has such a prescribed processing process as an A/D converter, and in order to advance its process, an analog circuit clock is necessary, and opening and closing of an analog switch of the inside are executed synchronously with this analog circuit clock. Therefore, a phase shifting circuit is inserted between the digital system clock oscillator and the analog processing circuit, and this phase shifting circuit is constituted so that the timing of a rise or a fall of an analog processing circuit reference clock (b) is not superposed on the timing of a rise or a fall of the digital reference clock (a).

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、一般にディジタル・ア
ナログ混載型半導体集積回路に関する。より詳細には、
周辺回路として例えばアナログ・ディジタル変換器（以
下単にＡ／Ｄ変換器とも記す）やディジタル・アナログ
変換器（以下単にＤ／Ａ変換器とも記す）などのアナロ
グ処理回路部を含むマイクロコンピュータ集積回路（以
下単にＭＣＵとも記す）において、ディジタル処理回路
部が発生するノイズがアナログ処理回路部へ干渉するこ
とを低減したディジタル・アナログ混載型半導体集積回
路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to a digital / analog mixed type semiconductor integrated circuit. More specifically,
As a peripheral circuit, for example, a microcomputer integrated circuit including an analog processing circuit unit such as an analog / digital converter (hereinafter also simply referred to as an A / D converter) or a digital / analog converter (hereinafter simply referred to as a D / A converter) ( (Hereinafter also simply referred to as MCU), the present invention relates to a digital / analog hybrid semiconductor integrated circuit in which noise generated by the digital processing circuit section is prevented from interfering with the analog processing circuit section.

【０００２】[0002]

【従来の技術および解決すべき課題】最近のＭＣＵのデ
ィジタル処理の高速化の要求とそれに搭載されるアナロ
グ処理の高精度化の要求は共に高まりつつある。これら
の２つの要求の実現には主にディジタル処理回路部の低
雑音化と高速化およびアナログ処理回路部の対ノイズ特
性を向上する必要がある。例えば１０ビット以上の分解
能が要求されるＡ／Ｄ変換器の場合において、アナログ
入力の最大電圧を５Ｖとしたときに、その最下位ビット
の判定レベルを約５ｍＶ以下に押えなければならない。
しかしながらディジタル処理回路部の発生するスイッチ
ングノイズはピ−ク時には数百ｍＶにもおよぶことがあ
り、処理速度の向上によって今後さらに急峻な変化を伴
うものと考えられる。従来のディジタル・アナログ混載
型半導体集積回路においては、これらノイズ余裕度の異
なる回路を同じシリコン上に近接して配置しているの
で、電源のゆらぎや各配線間の容量性結合等による内部
での相互干渉が無視できない程大きかった。このような
干渉を高度に遮断する方策もあるが、遮断のためにシリ
コン面積を大きく消費してしまう。上記問題点が従来、
ディジタル・アナログ混載型半導体集積回路における高
精度化への障害となっていた。2. Description of the Related Art Recently, the demand for high-speed digital processing of MCU and the demand for high-accuracy analog processing mounted on the MCU are increasing. To realize these two requirements, it is mainly necessary to reduce the noise and speed of the digital processing circuit section and improve the noise resistance of the analog processing circuit section. For example, in the case of an A / D converter that requires a resolution of 10 bits or more, when the maximum voltage of the analog input is set to 5V, the determination level of the least significant bit must be suppressed to about 5mV or less.
However, the switching noise generated by the digital processing circuit unit may reach several hundred mV at the time of peak, and it is considered that the processing noise will be accompanied by a sharper change in the future. In the conventional digital / analog mixed type semiconductor integrated circuit, these circuits having different noise margins are arranged close to each other on the same silicon, so that fluctuations in the power supply, capacitive coupling between wirings, etc. Mutual interference was so great that it could not be ignored. Although there is a measure to block such interference to a high degree, a large silicon area is consumed for blocking. The above problems are
This has been an obstacle to achieving higher precision in the digital / analog mixed semiconductor integrated circuit.

【０００３】ところで、ＣＭＯＳタイプのＭＣＵに搭載
されるＡ／Ｄ変換器は内部にアナログスイッチとコンデ
ンサを利用したスイッチドキャパシタ方式が広く使われ
ている。このＡ／Ｄの変換方式については文献 Phillip
E.Allen and Douglas R.Holberg, CMOS Analog Circui
t Design, Holt,Rinehart and Winston,New York:NY,19
87 に詳しく記されている。この方式のＡ／Ｄ変換器で
は与えられたアナログ電位をサンプルホ−ルドし、さら
にそれをディジタル数値に変換するために数クロック程
度の一定の変換行程が必要である。アナログ回路用クロ
ック信号はこのＡ／Ｄ変換器のアナログ処理回路を動作
させるのに必要な時間信号で、全てのアナログスイッチ
はこのアナログ回路用基準クロック信号（以下単にクロ
ックＡとも記す）に同期して開閉を行う。一方、ＭＣＵ
のディジタル処理部（例えばプロセッシングユニット
等）もやはりある一定のディジタル回路用基準クロック
信号（以下単にクロックＢとも記す）に同期して内部の
回路が動作するように設計されているのが一般的であ
る。すなわちディジタル処理部のほぼ全てのトランジス
タがこのクロックＢに同期してスイッチすることにな
る。従ってこのクロックＢ信号の立ち上がりまたは立ち
下がりの変化点の近傍で電源電流の変化が最大となり、
電源配線やグラウンド配線の抵抗成分やインダクタンス
成分によって内部電源電圧にゆらぎ（ノイズ）を発生す
る。このタイミングの近傍で前記のアナログスイッチを
開閉すれば電源電圧のゆらぎがアナログスイッチに使わ
れるトランジスタのゲート・ドレイン間の接合容量やあ
るいはグランド電位のゆらぎとなってコンデンサにチャ
−ジされるべき電荷量を変化させてしまい、Ａ／Ｄ変換
結果の下位ビットの不確定なゆらぎとして現れる。従来
はこのクロックＡとクロックＢを図１に示すように同一
のクロック源から得るか、あるいはクロックＢから分周
してクロックＡとして使用していた。従って最も電源電
圧のゆらぎの大きいクロックＢのタイミングの近傍でア
ナログスイッチを開閉していた。また、アナログ処理部
用に別の非同期なクロックＡを使う場合もあるが、この
場合にもゆらぎの発生確率が異なるだけで同じ問題を含
んでいる。By the way, the A / D converter mounted in a CMOS type MCU is widely used in a switched capacitor system using an analog switch and a capacitor therein. For the A / D conversion method, refer to Phillip
E. Allen and Douglas R. Holberg, CMOS Analog Circui
t Design, Holt, Rinehart and Winston, New York: NY, 19
See 87 for details. In this type of A / D converter, a fixed conversion process of about several clocks is required to sample and hold a given analog potential and to convert it into a digital value. The analog circuit clock signal is a time signal required to operate the analog processing circuit of this A / D converter, and all analog switches are synchronized with this analog circuit reference clock signal (hereinafter also simply referred to as clock A). To open and close. On the other hand, MCU
The digital processing unit (eg, processing unit) is generally designed so that the internal circuit operates in synchronization with a certain digital circuit reference clock signal (hereinafter also simply referred to as clock B). is there. That is, almost all the transistors in the digital processing section switch in synchronization with this clock B. Therefore, the change in the power supply current becomes maximum near the rising or falling change point of the clock B signal,
Fluctuation (noise) is generated in the internal power supply voltage due to the resistance component and the inductance component of the power supply wiring and the ground wiring. If the analog switch is opened and closed near this timing, fluctuations in the power supply voltage will cause fluctuations in the junction capacitance between the gate and drain of the transistor used in the analog switch, or fluctuations in the ground potential, and the charge to be charged in the capacitor. The amount is changed, and it appears as an uncertain fluctuation of the lower bits of the A / D conversion result. Conventionally, the clock A and the clock B are obtained from the same clock source as shown in FIG. 1 or divided from the clock B and used as the clock A. Therefore, the analog switch is opened / closed in the vicinity of the timing of the clock B having the largest fluctuation of the power supply voltage. In addition, another asynchronous clock A may be used for the analog processing unit, but in this case as well, the probability of occurrence of fluctuations is different and the same problem is involved.

【０００４】[0004]

【課題を解決するための手段】本発明では、これらクロ
ックＡ（アナログ回路用基準クロック）とクロックＢ
（ディジタル回路用基準クロック）との間に一定の位相
ずらし時間を設定することにより、アナログスイッチの
開閉を電源電圧の変動の少ない位相期間内に行うように
したものである．According to the present invention, these clock A (reference clock for analog circuit) and clock B are used.
By setting a constant phase shift time with the (digital circuit reference clock), the analog switches are opened and closed within the phase period in which the fluctuation of the power supply voltage is small.

【０００５】[0005]

【実施例】本発明が問題にしているディジタル処理回路
のノイズは、その発生確率が時系列においてディジタル
回路用クロックとの間に一定の相関を持つ。すなわち本
発明の一実施例を説明するためのディジタル処理回路に
おいては、ディジタル回路用クロック信号に同期して全
てのスイッチング動作が行われる。またアナログ処理回
路もＡ／Ｄ変換器のような一定の処理行程を有する回路
で、その行程の進行のためにアナログ回路用クロックを
必要とし、内部のアナログスイッチの開閉をこのアナロ
グ回路用クロックに同期して行う。BEST MODE FOR CARRYING OUT THE INVENTION The noise of a digital processing circuit, which is a problem of the present invention, has a certain probability of occurrence in time series with a clock for a digital circuit. That is, in the digital processing circuit for explaining the embodiment of the present invention, all the switching operations are performed in synchronization with the clock signal for the digital circuit. Further, the analog processing circuit is also a circuit having a fixed processing process such as an A / D converter, and requires an analog circuit clock for the progress of the process, and opening / closing of an internal analog switch is used as the analog circuit clock. Do it synchronously.

【０００６】図２は本発明の一実施例を示し、位相ずら
し回路（遅延回路）を挿入した例である。図３はそのタ
イミングチャ−トである。位相ずらし量は遅延回路の遅
延量に等しく、少なくともそのディジタル処理回路で発
生する電源電圧のゆらぎの収束時間以上に調整する必要
がある。これは使われるトランジスタの容量や負荷の大
きさ、または電源配線の距離などによっても異なるが通
常では数十ナノ秒程度でも十分である。FIG. 2 shows an embodiment of the present invention in which a phase shift circuit (delay circuit) is inserted. FIG. 3 shows the timing chart. The phase shift amount is equal to the delay amount of the delay circuit, and it is necessary to adjust the phase shift amount to at least the convergence time of the fluctuation of the power supply voltage generated in the digital processing circuit. This depends on the capacity of the transistor used, the size of the load, the distance of the power supply wiring, and the like, but normally several tens of nanoseconds is sufficient.

【０００７】図４は本発明の他の実施例を示し、ディジ
タル処理回路部用クロックとは非同期なアナログ処理回
路部用クロックが存在する場合に位相ずらし回路を挿入
した例である。このアナログ系用クロック発振器２はデ
ィジタル処理回路部用クロックがある規定の周波数に満
たない場合に切り替えて使用するもので、内部のキャパ
シタのリ−ク電流による損失を無視できる程度にクロッ
ク周波数を確保するために存在する。図５は図４の位相
ずらし回路の実施例である。図６はそのタイミングチャ
−トである。この回路ではアナログ系用クロック入力と
してディジタル系用クロックとは非同期なクロックが入
力されても、アナログ処理回路部用クロック出力はディ
ジタル処理回路部用クロックの立ち上りまたは立ち下が
りのタイミングから少なくとも位相ずらし時間分だけ避
けて変化するようになっている。FIG. 4 shows another embodiment of the present invention, which is an example in which a phase shift circuit is inserted when a clock for an analog processing circuit which is asynchronous with a clock for a digital processing circuit exists. This analog system clock oscillator 2 is used by switching when the clock for the digital processing circuit portion does not reach a certain specified frequency, and the clock frequency is secured to such an extent that the loss due to the leak current of the internal capacitor can be ignored. Exists to do. FIG. 5 shows an embodiment of the phase shift circuit of FIG. FIG. 6 shows the timing chart. In this circuit, even if a clock that is asynchronous with the digital system clock is input as the analog system clock input, the analog processing circuit block clock output is at least the phase shift time from the rising or falling timing of the digital processing circuit block clock. It is designed to change by avoiding only the minutes.

【０００８】図５の回路の動作を図６のタイミングチャ
ートを参照しながら説明すると、まずａ点にはディジタ
ル回路用クロックａが入力され、それを反転して遅延さ
せた信号ｂと信号ａとの排他的論理和をとると、ディジ
タルクロックが反転するタイミングから遅延時間分だ
け”０”になるノイズ窓信号ｃが生成される。すなわち
この信号が”０”である期間にはノイズが多く発生して
いる。従ってもしこの期間内にアナログ回路用クロック
入力ｄが変化した場合にはアナログスイッチの開閉時間
をここからずらすために透過型フリップ・プロップによ
ってアナログ回路用クロック出力ｅを遅らせる。もしこ
のノイズ窓信号ｃが”１”である期間であればノイズの
発生の少ない期間としてアナログ回路用クロック入力ｄ
はそのままアナログ回路用クロック出力ｅとなる。The operation of the circuit of FIG. 5 will be described with reference to the timing chart of FIG. 6. First, the digital circuit clock a is input to point a, and the signal b and the signal a are obtained by inverting and delaying the clock a. When the exclusive OR of is taken, the noise window signal c which becomes "0" by the delay time is generated from the timing when the digital clock is inverted. That is, much noise is generated during the period when this signal is "0". Therefore, if the analog circuit clock input d changes within this period, the transparent circuit flip-flop delays the analog circuit clock output e to shift the opening / closing time of the analog switch. If the noise window signal c is "1", the analog circuit clock input d is determined as a period in which noise is less generated.
Becomes the analog circuit clock output e as it is.

【０００９】図７は位相ずらし量を可変としたさらに他
の実施例である。この回路は接続される外部の負荷回路
において発生する反射ノイズ等にも対応することが出来
る。上記の実施例では、アナログ回路用クロックの立ち
上がりおよび立ち下がりの両方において位相をずらした
が、いずれか一方だけをずらすことによって本発明の効
果を達成しても良い。また、上記の実施例では、ディジ
タル回路用クロックの立ち上がりおよび立ち下がりの両
方から位相をずらしたが、いずれか一方だけを避けるこ
とによって本発明の効果を達成しても良い。さらに、本
発明は単に位相をずらすだけでなく、他の任意の方法に
よってアナログ・ディジタルクロック間の立ち上がり・
立ち下がりタイミングを重ならないようにすることも含
んでいる。FIG. 7 shows another embodiment in which the phase shift amount is variable. This circuit can also cope with reflection noise and the like generated in an external load circuit connected thereto. In the above embodiment, the phase is shifted at both the rising edge and the falling edge of the analog circuit clock, but the effect of the present invention may be achieved by shifting only one of them. Further, in the above embodiment, the phase is shifted from both the rising edge and the falling edge of the digital circuit clock, but the effect of the present invention may be achieved by avoiding only one of them. Further, the present invention does not merely shift the phase, but uses any other method to raise the rising edge between the analog and digital clocks.
It also includes preventing the fall timings from overlapping.

【００１０】[0010]

【発明の効果】本発明は、上述の通り構成されているの
で、ディジタル・アナログ混載型半導体集積回路におい
て、ディジタル処理回路部からアナログ処理回路部への
干渉を低減することができる。ディジタル・アナログ混
載型半導体集積回路におけるディジタル処理部の高速化
およびアナログ処理部の高精度化に伴い本発明の効果は
より重要なものとなろう。Since the present invention is configured as described above, it is possible to reduce interference from the digital processing circuit section to the analog processing circuit section in the digital / analog mixed semiconductor integrated circuit. The effect of the present invention will be more important as the speed of the digital processing unit and the accuracy of the analog processing unit in the digital / analog mixed semiconductor integrated circuit are increased.

【図面の簡単な説明】[Brief description of drawings]

【図１】従来のディジタル・アナログ混載型半導体集積
回路内におけるクロックの分配を示すブロック図であ
る。FIG. 1 is a block diagram showing distribution of clocks in a conventional digital / analog hybrid semiconductor integrated circuit.

【図２】本発明の一実施例に従ったディジタル・アナロ
グ混載型半導体集積回路内におけるクロックの分配を示
すブロック図である。FIG. 2 is a block diagram showing distribution of clocks in a digital / analog hybrid semiconductor integrated circuit according to an embodiment of the present invention.

【図３】図２の回路のタイミングチャートである。FIG. 3 is a timing chart of the circuit of FIG.

【図４】本発明の他の実施例に従ったディジタル・アナ
ログ混載型半導体集積回路内におけるクロックの分配を
示すブロック図である。FIG. 4 is a block diagram showing clock distribution in a digital / analog hybrid semiconductor integrated circuit according to another embodiment of the present invention.

【図５】図４に示す位相ずらし回路の内部の一実施例を
示すブロック図である。5 is a block diagram showing an example of the inside of the phase shift circuit shown in FIG. 4. FIG.

【図６】図５の回路のタイミングチャートである。FIG. 6 is a timing chart of the circuit of FIG.

【図７】図４に示す位相ずらし回路の内部の他の実施例
を示すブロック図である。7 is a block diagram showing another embodiment of the inside of the phase shift circuit shown in FIG. 4. FIG.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 ディジタル・アナログ混載型半導体集積
回路であって：ディジタル基準クロックに同期して動作
するディジタル処理回路部；アナログ処理回路部基準ク
ロックに同期して動作するアナログ処理回路部；ディジ
タル基準クロックを入力し、それに基つ゛きアナログ処
理回路部基準クロックを形成してアナログ処理回路部へ
と出力する位相ずらし回路であり、該アナログ処理回路
部基準クロックの立ち上りまたは立ち下がりのタイミン
グをディジタル基準クロックの立ち上りまたは立ち下が
りのタイミングとは重ならないようにすることを特徴と
する、位相ずらし回路；から成り、ディジタル処理回路
部から生ずるノイズによるアナログ処理回路部への影響
を低減くしたことを特徴とするディジタル・アナログ混
載型半導体集積回路。1. A digital / analog hybrid semiconductor integrated circuit comprising: a digital processing circuit section which operates in synchronization with a digital reference clock; an analog processing circuit section; an analog processing circuit section which operates in synchronization with a reference clock; It is a phase shift circuit that inputs a clock, forms an analog processing circuit section reference clock based on it, and outputs it to the analog processing circuit section. The rising or falling timing of the analog processing circuit section reference clock is set to the digital reference clock. A phase shift circuit; characterized in that the timing does not overlap with the rising or falling timing, and the influence of noise generated from the digital processing circuit section on the analog processing circuit section is reduced. Digital / Analog mixed semiconductor integrated circuit . 【請求項２】 ディジタル・アナログ混載型半導体集積
回路であって：ディジタル基準クロックに同期して動作
するディジタル処理回路部；アナログ処理回路部基準ク
ロックに同期して動作するアナログ処理回路部；ディジ
タル基準クロックまたは非同期クロックを入力し、入力
したクロックに基つ゛きアナログ処理回路部基準クロッ
クを形成してアナログ処理回路部へと出力する位相ずら
し回路であり、該アナログ処理回路部基準クロックの立
ち上りまたは立ち下がりのタイミングをデジタル基準ク
ロックの立ち上りまたは立ち下がりのタイミングとは重
ならないようにすることを特徴とする、位相ずらし回
路；から成り、ディジタル処理回路部から生ずるノイズ
によるアナログ処理回路部への影響を低減したことを特
徴とするディジタル・アナログ混載型半導体集積回路。2. A digital / analog mixed semiconductor integrated circuit comprising: a digital processing circuit section which operates in synchronization with a digital reference clock; an analog processing circuit section; an analog processing circuit section which operates in synchronization with a reference clock; A phase shift circuit that inputs a clock or an asynchronous clock, forms an analog processing circuit section reference clock based on the input clock, and outputs it to the analog processing circuit section. It consists of a phase shift circuit, characterized in that the timing does not overlap with the rising or falling timing of the digital reference clock, and the influence of noise generated from the digital processing circuit on the analog processing circuit is reduced. Characterized by digital Analog embedded semiconductor integrated circuit.