JPH06152424A - D/a converter - Google Patents
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- JPH06152424A JPH06152424A JP30105692A JP30105692A JPH06152424A JP H06152424 A JPH06152424 A JP H06152424A JP 30105692 A JP30105692 A JP 30105692A JP 30105692 A JP30105692 A JP 30105692A JP H06152424 A JPH06152424 A JP H06152424A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、Ｄ／Ａ変換装置に関
し、特に高精度電流セルマトリックス型Ｄ／Ａ変換装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a D / A converter, and more particularly to a high precision current cell matrix type D / A converter.
【０００２】[0002]
【従来の技術】従来技術の電流セルマトリックス型Ｄ／
Ａ変換装置のブロック図を示す図４を参照して、従来技
術のＤ／Ａ変換装置の構成について説明する。PRIOR ART Current cell matrix type D /
A configuration of a conventional D / A conversion device will be described with reference to FIG. 4 showing a block diagram of the A conversion device.
【０００３】このＤ／Ａ変換装置はデジタル入力端子１
９〜２５の９ビットを有する。このうち、上位３ビット
の信号Ｄ８，Ｄ７およびＤ６（Ｄ８を上位ビットとす
る）はＹデコーダ３に入力される。Ｙデコーダ３は７ビ
ットの出力を有し、この出力はＹ−ラッチ回路群４６に
入力される。Ｙ−ラッチ回路群４６の出力は、第１の定
電流セル群１の行選択制御信号として入力される。一
方、中位３ビット信号Ｄ５，Ｄ４およびＤ３（Ｄ５が上
位）はＸデコーダ２に入力されＸデコーダ２の出力は７
ビットの出力を有し、この出力はＸラッチ回路群４７へ
入力される。Ｘラッチ回路群４７の出力は第１の定電流
セル群１の列選択制御信号として入力される。This D / A converter has a digital input terminal 1
It has 9 bits from 9 to 25. Of these, the higher-order 3-bit signals D8, D7, and D6 (with D8 as the higher-order bit) are input to the Y decoder 3. The Y decoder 3 has a 7-bit output, and this output is input to the Y-latch circuit group 46. The output of the Y-latch circuit group 46 is input as the row selection control signal of the first constant current cell group 1. On the other hand, the middle 3-bit signals D5, D4 and D3 (D5 is higher) are input to the X decoder 2 and the output of the X decoder 2 is 7
It has a bit output, and this output is input to the X latch circuit group 47. The output of the X latch circuit group 47 is input as the column selection control signal of the first constant current cell group 1.
【０００４】残りのデジタル入力端子２１〜１９に入力
される９ビット中下位３ビットの信号Ｄ２，Ｄ１および
Ｄ０（Ｄ２が上位ビット）は、第２のラッチ回路群４８
のデータ入力として入力される。第２のラッチ回路群４
８の３ビット出力は、これらを制御信号入力とするスイ
ッチ回路群４９に入力される。電流値（１／２）・Ｉ，
（１／４）・Ｉ，（１／８）・Ｉをそれぞれ持つ定電流
源３３′，３４′，３５′は前記スイッチ回路群４９を
介して、前記制御信号によりアナログ出力端子２９又は
電源端子２８に接続される。電源端子２８とアナログ出
力端子２９間には抵抗値（２／３）・Ｒの出力負荷抵抗
４２′が接続されている。Signals D2, D1 and D0 (D2 is an upper bit) of lower 3 bits of 9 bits input to the remaining digital input terminals 21 to 19 are input to the second latch circuit group 48.
Is input as the data input of. Second latch circuit group 4
The 3-bit output of 8 is input to the switch circuit group 49 having these as control signal inputs. Current value (1/2) · I,
The constant current sources 33 ', 34' and 35 'having (1/4) .I and (1/8) .I respectively are supplied to the analog output terminal 29 or the power supply terminal by the control signal via the switch circuit group 49. 28 is connected. An output load resistor 42 ′ having a resistance value (2/3) · R is connected between the power supply terminal 28 and the analog output terminal 29.
【０００５】前記定電流セル群１は合計６３個の定電流
セル（１−１〜１−６３）より構成されており、配列は
図４に示すとおりである。The constant current cell group 1 is composed of a total of 63 constant current cells (1-1 to 1-63), and the arrangement is as shown in FIG.
【０００６】定電流セル（１−１〜１−６３）の内部構
成を示す図２を参照すると、この定電流セル（１−１〜
１−６３）の構成は、Ｙラッチ回路群４６のラッチ回路
（１１〜１８）より出力される出力信号又は電源ＶＤＤ
を一方の入力とし、他方の入力をＸラッチ回路群４７の
任意の出力又はＧＮＤを入力とする２入力論理積回路１
−Ａと、２入力論理積回路１−Ａの出力とＹラッチ回路
群４６の１ラッチ回路（１１〜１８）より出力される出
力信号又はＧＮＤを入力とする論理和回路１−Ｂと、論
理和回路１−Ｂの出力を制御信号入力とするスイッチ回
路１−Ｄを通して電源端子２８又はアナログ出力端子２
９に接続される電流値Ｉの定電流源１−Ｃから成り立っ
ている。Referring to FIG. 2 showing the internal structure of the constant current cells (1-1 to 1-63), the constant current cells (1-1 to
1-63), the output signal output from the latch circuits (11 to 18) of the Y latch circuit group 46 or the power supply VDD
Is one input and the other input is an arbitrary output of the X latch circuit group 47 or GND
-A, the output of the 2-input AND circuit 1-A and the output signal output from the 1 latch circuit (11 to 18) of the Y latch circuit group 46 or the OR circuit 1-B which receives the GND, and the logic The power supply terminal 28 or the analog output terminal 2 through the switch circuit 1-D having the output of the summing circuit 1-B as the control signal input.
It is composed of a constant current source 1-C having a current value I connected to 9.
【０００７】次に、従来技術のＤ／Ａ変換装置の動作を
説明する。Next, the operation of the conventional D / A converter will be described.
【０００８】Ｘデコーダ２は、デジタル入力端子２４〜
２２に入力されるデジタル入力信号が全てＬｏｗレベル
（Ｄ５，Ｄ４，Ｄ３）＝（０，０，０）の時、Ｘデコー
ダ出力信号１０７〜１１３へすべて“１”（Ｈｉｇｈレ
ベル）となる信号を出力する。そして、デジタル入力信
号が１づつ増加するごとにＸデコーダ出力信号（１０７
〜１１３）を１０７→１０８→１０９→１１０→１１１
→１１２→１１３の順序で“１”→“０”へと変化さ
せ、（Ｄ５，Ｄ４，Ｄ３）＝（１，１，１）ではＸ−デ
コーダ出力信号１０７〜１１３がすべて“０”となるよ
うな信号を出力する。The X decoder 2 has digital input terminals 24 ...
When all the digital input signals input to 22 are at the Low level (D5, D4, D3) = (0, 0, 0), the signals which are all "1" (High level) are output to the X decoder output signals 107 to 113. Output. Then, each time the digital input signal increases by 1, the X decoder output signal (107
~ 113) 107 → 108 → 109 → 110 → 111
Change from "1" to "0" in the order of → 112 → 113, and when (D5, D4, D3) = (1,1,1), all the X-decoder output signals 107 to 113 become "0". Output a signal such as
【０００９】Ｙデコーダ３は、（Ｄ８，Ｄ７，Ｄ６）＝
（０，０，０）の時、Ｙデコーダ出力信号１００〜１０
６は“１”となり、（Ｄ８，Ｄ７，Ｄ６）＝（０，０，
１）の時、Ｙデコーダ出力信号１００〜１０６は“１”
となり、（Ｄ８，Ｄ７，Ｄ６）が１づつ増加するごと
に、Ｙ−デコーダ出力信号（１０１〜１０６）を１０１
→１０２→１０３→１０４→１０５→１０６の順に
“１”から“０”へと変化させる。The Y decoder 3 has (D8, D7, D6) =
When (0, 0, 0), Y decoder output signals 100 to 10
6 becomes “1”, and (D8, D7, D6) = (0, 0,
In the case of 1), the Y decoder output signals 100 to 106 are "1".
Therefore, each time (D8, D7, D6) is incremented by 1, the Y-decoder output signals (101 to 106) are set to 101.
→ 102 → 103 → 104 → 105 → 106 are changed in order from “1” to “0”.
【００１０】ラッチ回路（４〜１０）およびラッチ回路
（３０〜３２）はその入力データをラッチしており、ラ
ッチ回路（１１〜１８）はＹデコーダ３の出力（１００
〜１０６）をそれぞれ２入力のデータとしてラッチする
回路となっている。The latch circuits (4 to 10) and the latch circuits (30 to 32) latch the input data, and the latch circuits (11 to 18) output the Y decoder 3 (100
Up to 106) are each latched as 2-input data.
【００１１】スイッチ回路（４３〜４５）は制御信号の
“１”か“０”によって、接続される定電流源（３３′
〜３５′）がアナログ出力端子２９を通して電流を流す
か、電源端子２８を通して電流を流すか選択する。スイ
ッチ回路（１−Ｄ）は、制御信号が“１”の時は選択状
態となってアナログ出力端子２９から負荷抵抗４２′を
介して電流を引く。したがって電源端子２８と、アナロ
グ出力端子２９の間に電位差を生じることになる。The switch circuits (43 to 45) are connected to a constant current source (33 ') according to a control signal "1" or "0".
.About.35 ') selects whether to pass current through the analog output terminal 29 or power supply terminal 28. The switch circuit (1-D) is in the selected state when the control signal is "1" and draws a current from the analog output terminal 29 through the load resistor 42 '. Therefore, a potential difference is generated between the power supply terminal 28 and the analog output terminal 29.
【００１２】一方、制御信号が“０”の時はスイッチ回
路（１−Ｄ）は非選択となって、電源端子２８の方から
直接電流を引くため、電源端子２８とアナログ出力端子
２９の間の電位差に変化を与えない。スイッチ回路（４
３〜４５）の動作はスイッチ回路（１−Ｄ）とは逆で、
制御信号が“１”の時非選択、制御信号が“０”の時は
選択状態となる。On the other hand, when the control signal is "0", the switch circuit (1-D) is not selected and the current is directly drawn from the power supply terminal 28, so that the power supply terminal 28 and the analog output terminal 29 are connected to each other. Does not change the potential difference. Switch circuit (4
The operation of 3 to 45) is opposite to that of the switch circuit (1-D),
When the control signal is "1", it is not selected, and when the control signal is "0", it is in the selected state.
【００１３】第１の電流セル群１を構成する電流セル
（１−１〜１−６３）の選択順序は、上位６ビットのデ
ジタル信号入力（Ｄ８〜Ｄ３）が（Ｄ８，Ｄ７，Ｄ６，
Ｄ５，Ｄ４，Ｄ３）＝（０，０，０，０，０，０，０）
の時に電流セル（１−１〜１−６３）は全て選択状態と
なる。The selection order of the current cells (1-1 to 1-63) forming the first current cell group 1 is such that the upper 6-bit digital signal inputs (D8 to D3) are (D8, D7, D6).
D5, D4, D3) = (0,0,0,0,0,0,0)
At this time, all the current cells (1-1 to 1-63) are in the selected state.
【００１４】デジタル入力値を＋１づつ増加させた場合
の電流セルの選択順序は、たとえば（Ｄ８，Ｄ７，Ｄ
６，Ｄ５，Ｄ４，Ｄ３）＝（０，０，０，０，０，１）
の時、電流セル（１−１）は非選択電流セル（１−２〜
１−６３）は選択状態となる。また、（Ｄ８，Ｄ７，Ｄ
６，Ｄ５，Ｄ４，Ｄ３）＝（０，０，０，０，１，０）
の時、電流セル（１−２および１−１）が非選択状態と
なり、電流セル（１−１）から電流セル（１−６３）の
順序で順次非選択状態となって行く。（Ｄ８，Ｄ７，Ｄ
６，Ｄ５，Ｄ４，Ｄ３）＝（１，１，１，１，１，１）
の時は、電流セル（１−１〜１−６３）のすべてが非選
択状態となる。The order of selecting the current cells when the digital input value is increased by +1 is, for example, (D8, D7, D
6, D5, D4, D3) = (0,0,0,0,0,1)
At this time, the current cell (1-1) is the non-selected current cell (1-2-
1-63) is in the selected state. In addition, (D8, D7, D
6, D5, D4, D3) = (0,0,0,0,1,0)
At this time, the current cells (1-2 and 1-1) are in a non-selected state, and the current cells (1-1) to (1-63) are sequentially in a non-selected state. (D8, D7, D
6, D5, D4, D3) = (1,1,1,1,1,1)
At this time, all the current cells (1-1 to 1-63) are in the non-selected state.
【００１５】より具体的に動作について説明するため
に、今、デジタル入力端子（１９〜２７）にデジタル入
力信号のコードワード列（Ｄ８，Ｄ７，Ｄ６，Ｄ５，Ｄ
４，Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（１，０，０，１，
０，０，１，０，１）が入力された場合を考える。In order to explain the operation more specifically, the code word string (D8, D7, D6, D5, D) of the digital input signal is now input to the digital input terminals (19 to 27).
4, D3, D2, D1, D0) = (1,0,0,1,
Consider the case where 0,0,1,0,1) is input.
【００１６】下位３ビットのデジタル信号Ｄ２〜Ｄ０は
（Ｄ２，Ｄ１，Ｄ０）＝（１，０，１）となるため、ス
イッチ回路４３および４５の制御信号は“１”となり、
電流源３３′および３５′は非選択状態となる。Since the digital signals D2 to D0 of the lower 3 bits are (D2, D1, D0) = (1, 0, 1), the control signals of the switch circuits 43 and 45 are "1",
The current sources 33 'and 35' are in the non-selected state.
【００１７】Ｘデコーダ２に入力される中位３ビットの
デジタル入力信号Ｄ５〜Ｄ３は（Ｄ５，Ｄ４，Ｄ３）＝
（１，０，０）となるため、Ｘデコーダ２のＸデコーダ
出力信号（１１１〜１１３）は“１”、他のＸデコーダ
出力信号（１０７〜１１０）は“０”となる。The intermediate 3-bit digital input signals D5 to D3 input to the X decoder 2 are (D5, D4, D3) =
Since it is (1, 0, 0), the X decoder output signals (111 to 113) of the X decoder 2 are "1" and the other X decoder output signals (107 to 110) are "0".
【００１８】Ｙデコーダ３に入力される上位３ビットの
デジタル入力信号Ｄ８〜Ｄ６は（Ｄ８，Ｄ７，Ｄ６）＝
（１，０，０）となるため、Ｙエコーダ３のＹデコーダ
出力信号（１０４〜１０６）は“１”、他のＹデコーダ
出力信号（１００〜１０３）は“０”となる。The upper 3 bits of the digital input signals D8 to D6 input to the Y decoder 3 are (D8, D7, D6) =
Since it is (1, 0, 0), the Y decoder output signals (104 to 106) of the Y echo unit 3 are "1", and the other Y decoder output signals (100 to 103) are "0".
【００１９】また、各々の電流セル（１−１〜１−６
３）の行および列の選択制御信号のそれぞれは、Ｘデコ
ーダ２およびＹデコーダ３のそれぞれのデコーダ出力信
号（１００〜１１３）がラッチ回路（４〜１８）による
データラッチを介して入力される。Further, each current cell (1-1 to 1-6)
As the row and column selection control signals of 3), the decoder output signals (100 to 113) of the X decoder 2 and the Y decoder 3 are input via the data latches of the latch circuits (4 to 18).
【００２０】このため、第１の電流セル群１の列に関し
て、電流セル（１−６１〜１−６３）と同一の列に配置
される電流セルは、論理積回路（１−Ａ）の１入力が
“１”となり、一方、電流セル（１−５６〜１−６０）
と同一の列に配置される電流セルの論理積回路（１−
Ａ）の同様の入力の方は“０”となる。Therefore, regarding the column of the first current cell group 1, the current cell arranged in the same column as the current cells (1-61 to 1-63) is 1 of the AND circuit (1-A). Input becomes "1", while current cell (1-56 to 1-60)
AND circuit of current cells (1--
A similar input in A) is "0".
【００２１】第１の電流セル群１の行に関して、電流セ
ル（１−４７，１−５５および１−６３）と同一行に配
置される電流セルの論理和回路（１−Ｂ）の１入力は
“１”となり、同様に残りの行に配置される電流セルの
論理和回路（１−Ｂ）の１入力は“０”となる。論理和
の定理より、電流セル（１−４７，１−５５，１−６
３）と同一行に配置される電流セルについては、論理和
回路（１−Ｂ）の出力はすべて“１”となり、対応する
電流セルのスイッチ回路（１−Ｄ）は選択状態となる。Regarding the row of the first current cell group 1, one input of the logical sum circuit (1-B) of the current cells arranged in the same row as the current cells (1-47, 1-55 and 1-63). Becomes "1", and similarly, 1 input of the logical sum circuit (1-B) of the current cells arranged in the remaining rows becomes "0". From the logical sum theorem, the current cells (1-47, 1-55, 1-6
For the current cells arranged in the same row as 3), the outputs of the OR circuits (1-B) are all "1", and the switch circuits (1-D) of the corresponding current cells are in the selected state.
【００２２】電流セル（１−７，１−１５，１−２３お
よび１−３１）と同一行に配置された電流セルの行選択
信号は、２入力とも“０”となる。このため、電流セル
（１−７，１−１５，１−２３，１−３１）と同一行に
配置される電流セルに関しては、論理和回路（１−Ｂ）
の出力が“０”となることにより、対応する電流セルの
スイッチ回路（１−Ｄ）は非選択となる。The row selection signals of the current cells arranged in the same row as the current cells (1-7, 1-15, 1-23 and 1-31) are both "0". Therefore, for the current cells arranged in the same row as the current cells (1-7, 1-15, 1-23, 1-31), the OR circuit (1-B)
By setting the output of each to "0", the switch circuit (1-D) of the corresponding current cell is deselected.
【００２３】電流セル（１−３９）と同一行に配置され
る電流セルは行選択制御信号が“１”・“０”となる。
このため、対応する論理和回路（１−Ｂ）の１入力が
“０”，論理積回路（１−Ａ）の１入力が“１”とな
り、電流セル（１−３９）と同一行に配置合される対応
する各電流セルの選択、非選択状態の決定は、論理積回
路（１−Ａ）に入力される列選択制御信号に依存する。
よって、電流セル（１−４７，１−４６，１−４５）は
選択状態、残りの電流セル（１−４０〜１−４４）は非
選択状態となる。The row selection control signals of the current cells arranged in the same row as the current cell (1-39) are "1" and "0".
Therefore, one input of the corresponding logical sum circuit (1-B) becomes "0", and one input of the logical product circuit (1-A) becomes "1", which is arranged in the same row as the current cell (1-39). The selection of the corresponding current cells to be combined and the determination of the non-selected state depend on the column selection control signal input to the AND circuit (1-A).
Therefore, the current cells (1-47, 1-46, 1-45) are in the selected state, and the remaining current cells (1-40 to 1-44) are in the non-selected state.
【００２４】以上より、第１および第２の定電流セル群
の各電流セルの選択および非選択状態は、定電流セル
（１−３７〜１−６３）と定電流源３４′が選択状態と
なる。As described above, the constant current cells (1-37 to 1-63) and the constant current source 34 'are selected in the selected and non-selected states of the current cells of the first and second constant current cell groups. Become.
【００２５】アナログ出力端子２９と、電源端子２８と
の電位差（ＶＤＤ−ＶＯＵＴ）は選択状態となる定電流
セルの定電流源の電流値の和と抵抗４２′の抵抗値（２
／３）Ｒの積より、（１）式のようになる。 （ＶＤＤ−ＶＯＵＴ）＝（２／３）・Ｒ｛Ｉ×２７＋（１／４）・Ｉ｝ ＝（１０９／６）・Ｉ・Ｒ …（１） 以上の動作により、一連のデジタル−アナログ変換が行
なわれアナログ出力端子２９には入力デジタル信号（Ｄ
８〜Ｄ０）の分解能を持ったアナログ出力ＶＯＵＴを得
ることができる。The potential difference (VDD-VOUT) between the analog output terminal 29 and the power supply terminal 28 is the sum of the current values of the constant current sources of the constant current cells in the selected state and the resistance value (2) of the resistor 42 '.
From the product of / 3) R, the equation (1) is obtained. (VDD−VOUT) = (2/3) · R {I × 27 + (1/4) · I} = (109/6) · I · R (1) A series of digital-analog conversion is performed by the above operation. And the analog digital signal (D
An analog output VOUT having a resolution of 8 to D0) can be obtained.
【００２６】[0026]
【発明が解決しようとする課題】この従来の電流セルマ
トリックス型のＤ／Ａ変換装置において、下位デジタル
入力信号を変換する定電流減は、電流値が異なる重み付
けがされていた。In this conventional current cell matrix type D / A converter, the constant current reduction for converting the lower digital input signal is weighted with different current values.
【００２７】この定電流源について電流値を決定するト
ランジスターの面積、更にバイポーラトランジスターで
はエミッタ抵抗値などをかえることによって、希望する
電流値の定電流源を設計していた。しかし、トランジス
ターの面積が小さくなるほど電流精度が確保できなくな
ることより、重み付けは、定電流源の電流値の最大をＩ
としたとき、最小の電流値は（１／８）・Ｉの３ビット
分が精一杯であった。A constant current source having a desired current value has been designed by changing the area of the transistor for determining the current value of the constant current source, and further changing the emitter resistance value of the bipolar transistor. However, the smaller the area of the transistor is, the more the current accuracy cannot be ensured. Therefore, the weighting is performed by setting the maximum current value of the constant current source to I.
The minimum current value was (1/8) .I for 3 bits.
【００２８】一方、別の設計方法として、精度を確保す
るために定電流源の電流値決定のトランジスターサイズ
を大きくした場合、上位ビットの変換をつかさどる電流
値Ｉの電流セルの面積も相対的に大きくなる。この電流
セルは、電流セルマトリックスを形成するため、数が多
く、モリシックＩＣ化を考えた場合ではチップ面積増大
という欠点も生じた。On the other hand, as another design method, when the transistor size for determining the current value of the constant current source is increased in order to ensure accuracy, the area of the current cell having the current value I that controls the conversion of the upper bits is relatively large. growing. Since this current cell forms a current cell matrix, the number of current cells is large, and a chip area is increased when a Moricic IC is considered.
【００２９】例えば、図３におけるＤ／Ａ変換装置にお
いて、定電流源の精度をより高くたとるために、最下位
ビットを変換する定電流源３５′のトランジスターサイ
ズを従来より１．５倍にした場合、定電流源に関係する
トランジスターー全体の面積も同様に１．５倍となって
しまう。電流セルマトリックス型では、全定電流源内の
トランジスターが、チップ全体に対して占める割合は大
きいため、この定電流源のトランジスターの面積増とい
うのはチップ面積も直接増加させる問題があった。For example, in the D / A converter shown in FIG. 3, in order to improve the accuracy of the constant current source, the transistor size of the constant current source 35 'for converting the least significant bit is 1.5 times that of the conventional one. In that case, the area of the entire transistor related to the constant current source is also increased by 1.5 times. In the current cell matrix type, the transistors in all the constant current sources occupy a large proportion of the entire chip. Therefore, increasing the area of the transistors of the constant current source has a problem of directly increasing the chip area.
【００３０】したがって、本発明の目的は下位ディジタ
ル入力信号を変換する定電源の電流値に重み付けをせず
電流が高精度を確保できる電流マトリックス型Ｄ／Ａ変
換装置を提供することにある。Therefore, an object of the present invention is to provide a current matrix type D / A converter which can ensure high accuracy of current without weighting the current value of the constant power source for converting the lower digital input signal.
【００３１】[0031]
【課題を解決するための手段】本発明におけるＤ／Ａ変
換装置は、ｎ（ｎは整数）ビットのコードワード列の入
力ディジタル信号の供給を受けるディジタル入力端子
と、前記入力ディジタル信号のＤ／Ａ変換を行いアナロ
グ信号を出力するアナログ出力端子と、前記入力ディジ
タル信号のうち上位ｍ（ｍは整数）ビットを入力とする
デコーダ回路と、前記デコーダ回路の出力のすべてを入
力とする第１のラッチ回路群と、前記第１のラッチ回路
群の出力のすべてに応答して定電流セルのオン／オフを
制御する第１のスイッチ回路群を含む第１の定電流セル
群と、前記入力ディジタル信号の残り（ｎ−ｍ）ビット
のすべてを入力とする第２のラッチ回路群と、前記第２
のラッチ回路群の出力のすべてに応答して定電流セルの
オン／オフを制御する第２スイッチ回路群を含む第２の
定電流セル群と、前記第１および第２の定電流セル群の
それぞれの電流値に対応して前記アナログ信号を生ずる
はしご形抵抗網とを備える。A D / A converter according to the present invention includes a digital input terminal for receiving an input digital signal of a codeword string of n (n is an integer) bit, and a D / A of the input digital signal. An analog output terminal that performs A conversion and outputs an analog signal, a decoder circuit that receives the upper m (m is an integer) bit of the input digital signal, and a first output that receives all the outputs of the decoder circuit A first constant current cell group including a latch circuit group, a first switch circuit group for controlling ON / OFF of the constant current cell in response to all outputs of the first latch circuit group, and the input digital A second latch circuit group which receives all the remaining (n−m) bits of the signal;
Of the second constant current cell group including a second switch circuit group for controlling ON / OFF of the constant current cell in response to all the outputs of the latch circuit group of A ladder resistor network for generating the analog signal corresponding to each current value.
【００３２】また、前記デコーダ回路は上位Ｙビットと
下位Ｘビットの入力を有し、前記上位Ｙビットおよび下
位Ｘビットはｍ＝Ｘ＋Ｙなる関係を有する構成とするこ
とができる。The decoder circuit may have inputs of upper Y bits and lower X bits, and the upper Y bits and the lower X bits may have a relationship of m = X + Y.
【００３３】またさらに、前記デコーダ回路は、前記上
位Ｙビットを入力とするＹデコーダ回路と、下位Ｘビッ
トを入力とするＸデコーダ回路とで構成することもでき
る。Further, the decoder circuit may be composed of a Y decoder circuit which inputs the upper Y bits and an X decoder circuit which inputs the lower X bits.
【００３４】またさらに、前記第１のラッチ回路群は、
前記Ｙデコーダ回路の出力のすべてを入力とするＹラッ
チ回路群と前記Ｘデコーダ回路の出力のすべてを入力と
するＸラッチ回路群とで構成することもできる。Furthermore, the first latch circuit group is
It can also be composed of a Y latch circuit group which receives all the outputs of the Y decoder circuit and an X latch circuit group which receives all the outputs of the X decoder circuit.
【００３５】またさらに、前記第１の定電流セル群は、
行および列の両方向にアレイ状に配置された（２m −
１）個の前記定電流セルを備える構成にすることもでき
る。Furthermore, the first constant current cell group is
Arranged in an array in both row and column directions (2 m −
1) The constant current cells may be provided.
【００３６】さらに、前記第１の定電流セル群は、行お
よび列の両方向にアレイ状に配置された（２m −１）個
の前記定電流セルを備え、前記Ｙラッチ回路群の出力を
前記行の選択制御信号とし、前記Ｘラッチ回路群の出力
を前記列の選択制御信号とする構成とすることもでき
る。Further, the first constant current cell group includes (2 m -1) constant current cells arranged in an array in both row and column directions, and outputs the Y latch circuit group. The row selection control signal may be used, and the output of the X latch circuit group may be used as the column selection control signal.
【００３７】さらに、前記定電流セルは、前記Ｙラッチ
回路群の任意の出力または電源を一方の入力とし、前記
Ｘラッチ回路群の任意の出力またはＧＮＤを他の入力と
する２入力ＡＮＤ回路と、前記２入力回路の出力を一方
の入力とし前記Ｙラッチ回路群の任意の出力またはＧＮ
Ｄを他の入力とする２入力ＯＲ回路と、前記２入力ＯＲ
回路の出力に応答する前記第１のスイッチ回路を介して
一方の端子を電源または前記アナログ出力端子に他方の
端子をＧＮＤに接続された第１の定電流源とで構成する
こともできる。Further, the constant current cell has a 2-input AND circuit in which an arbitrary output or power supply of the Y latch circuit group is used as one input and an arbitrary output of the X latch circuit group or GND is used as another input. , The output of the two-input circuit as one input, any output of the Y latch circuit group or GN
A 2-input OR circuit having D as another input, and the 2-input OR circuit
It is also possible to configure one terminal as a power source or the analog output terminal and the other terminal as a first constant current source connected to GND through the first switch circuit that responds to the output of the circuit.
【００３８】またさらに、前記はしご形抵抗網は、抵抗
値Ｒを有する第１の抵抗と抵抗値２Ｒを有する第２の抵
抗とを構成要素としてはしご状に接続する構成をとるこ
ともできる。Furthermore, the ladder-shaped resistor network may have a structure in which a first resistor having a resistance value R and a second resistor having a resistance value 2R are connected in a ladder shape as constituent elements.
【００３９】そしてまた、前記第２の定電流セル群は、
一方の端子を前記第２のスイッチ回路群に他方の端子を
ＧＮＤに接続する（ｎ−ｍ）個の前記第１の定電流源と
同一値の電流を有する第２の定電流源を備える構成であ
る。Further, the second constant current cell group is
A configuration in which one terminal is connected to the second switch circuit group and the other terminal is connected to GND, and a second constant current source having a current of the same value as the (nm) number of the first constant current sources is provided. Is.
【００４０】[0040]
【実施例】次に本発明の第１の実施例の９ビットのデジ
タル入力端子を有するＤ／Ａ変換装置を図１を参照して
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A D / A converter having a 9-bit digital input terminal according to the first embodiment of the present invention will be described with reference to FIG.
【００４１】この実施例のＤ／Ａ変換装置の要素と接続
は、従来例と同様に、上位６ビットを定電流セルを行列
状に配置した定電流セルマトリックスで構成し、下位３
ビットをはしご形抵抗網によって電流分割することによ
り、定電流源の重み付けを行ったものである。従来例と
同一の構成要素には同一の参照符号を付してある。In the elements and connections of the D / A converter of this embodiment, the upper 6 bits are constituted by a constant current cell matrix in which constant current cells are arranged in a matrix and the lower 3
The constant current source is weighted by dividing the bit by a ladder resistor network. The same components as those in the conventional example are designated by the same reference numerals.
【００４２】デジタル入力端子（１９〜２１）に入力さ
れるデジタル信号（Ｄ２〜Ｄ０）は、ラッチ回路（３０
〜３２）より構成される第２のラッチ回路群４８のデー
タ入力としてそれぞれ入力される。ラッチ回路（３０〜
３２）の出力は、これを制御信号入力とするスイッチ回
路（４３〜４５）より構成されるスイッチ回路群４９に
接続される。一方、電流値Ｉを有する定電流源（３３〜
３５）は、スイッチ回路（４３〜４５）を介して電源端
子２８又は、抵抗値８を有する抵抗３６，３７，３８，
３９および４２とこれら抵抗の２倍の抵抗を有する抵抗
４０および４１を図１に示すようなはしご状に接続した
はしご形抵抗網５０に接続される。Digital signals (D2 to D0) input to the digital input terminals (19 to 21) are input to the latch circuit (30).
32 to 32), the second latch circuit group 48 is input as a data input. Latch circuit (30 ~
The output of 32) is connected to a switch circuit group 49 composed of switch circuits (43 to 45) using this as a control signal input. On the other hand, a constant current source (33-
35) is a power supply terminal 28 or resistors 36, 37, 38 having a resistance value of 8 via the switch circuits (43 to 45).
39 and 42 and resistors 40 and 41 having twice the resistance of these resistors are connected to a ladder-shaped resistor network 50 in the form of a ladder as shown in FIG.
【００４３】これら接続点は、スイッチ回路４３が抵抗
３９，４１および３８のそれぞれの一端が交わる交点
に、スイッチ回路４４が抵抗３８，３７および４０のそ
れぞれの一端が交わる交点に、スイッチ回路４５が抵抗
３７および３６のそれぞれの一端が交わる交点にそれぞ
れ接続されている。These connecting points are such that the switch circuit 43 intersects with the respective ends of the resistors 39, 41 and 38, the switch circuit 44 intersects with the respective ends of the resistors 38, 37 and 40, and the switch circuit 45 forms the connecting point. The resistors 37 and 36 are respectively connected to the intersections where the respective ends intersect.
【００４４】スイッチ回路（４５〜４３）およびラッチ
回路（３０〜３２）の機能は従来例と同一なので説明は
省略する。Since the functions of the switch circuits (45 to 43) and the latch circuits (30 to 32) are the same as those of the conventional example, description thereof will be omitted.
【００４５】抵抗網５０における電源端子２８とアナロ
グ出力端子間の合成抵抗値は（２／３）・Ｒとなるため
定電流セル群１からみた出力抵抗は従来例と同一とな
る。Since the combined resistance value between the power supply terminal 28 and the analog output terminal in the resistor network 50 is (2/3) · R, the output resistance seen from the constant current cell group 1 is the same as that of the conventional example.
【００４６】また、スイッチ回路群４９のスイッチ回路
（４３〜４５）が選択状態となった場合において、それ
ぞれが出力する電源端子２８とアナログ出力端子２９間
の電位差（ＶＤＤ−Ｖｏｕｔ）は、スイッチ回路４３の
みが選択状態となった場合（１／２）・（２／３）・Ｉ
・Ｒとなる。すなわち下位３ビットのアナログ出力はス
イッチ回路４３〜４５の重ね合せの原理で求まる。When the switch circuits (43 to 45) of the switch circuit group 49 are in the selected state, the potential difference (VDD-Vout) between the power supply terminal 28 and the analog output terminal 29 output by each of them is the switch circuit. When only 43 is selected (1/2), (2/3), I
・ It becomes R. That is, the analog output of the lower 3 bits is obtained by the principle of superposition of the switch circuits 43 to 45.
【００４７】従って従来例と同様にデジタル入力信号
（Ｄ８〜Ｄ０）に（１００１００１０１）を入力した場
合のアナログ出力端子２９と電源端子２８との間の電位
差（ＶＤＤ−Ｖｏｕｔ）は下位３ビットはスイッチ回路
４４が選択されるので、 （２／３）・Ｒ・Ｉ・２７＋（１／２）2 ・（２／３）・Ｒ・Ｉ ＝（２／３）・Ｒ・Ｉ・（２７＋１／４） すなわち、ＶＤＤ−Ｖｏｕｔ ＝（１０９／６）・Ｉ・Ｒ …（２） となる。Therefore, similarly to the conventional example, the potential difference (VDD-Vout) between the analog output terminal 29 and the power supply terminal 28 when (100100101) is input to the digital input signals (D8 to D0) is the lower 3 bits of the switch. Since the circuit 44 is selected, (2/3) .R.I.27 + (1/2) 2. (2/3) .R.I = (2/3) .R.I. (27 + 1/4) ) That is, VDD-Vout = (109/6) * IR * (2).
【００４８】以上より、本発明第１の実施例において
も、従来と同一のデジタル・アナログ変換を行うことが
できる。As described above, also in the first embodiment of the present invention, the same digital / analog conversion as in the conventional case can be performed.
【００４９】次に、第２の実施例のＤ／Ａ変換装置を図
３を参照して説明すると、この実施例は、１０ビットデ
ジタル信号（Ｄ０〜Ｄ９）を有するＤ／Ａ変換装置であ
る。第１の実施例と同様に、上位６ビットを第１の定電
流セル群１によりデジタル・アナログ変換を行い、下位
４ビットをはしご形抵抗網により重み付けがされたもの
である。Next, the D / A converter of the second embodiment will be described with reference to FIG. 3. This embodiment is a D / A converter having a 10-bit digital signal (D0 to D9). . Similar to the first embodiment, the upper 6 bits are digital-analog converted by the first constant current cell group 1, and the lower 4 bits are weighted by a ladder resistor network.
【００５０】第１の実施例と異なる構成要素は、デジタ
ル入力端子５５と、第２のラッチ回路群中にラッチ回路
５１をスイッチ回路群４９内にスイッチ回路５２を、は
しご形抵抗網５０内に抵抗値Ｒの抵抗５３および５４
を、電流値Ｉを有する定電流源５５とを追加したもので
ある。The components different from those of the first embodiment are the digital input terminal 55, the latch circuit 51 in the second latch circuit group, the switch circuit 52 in the switch circuit group 49, and the ladder resistor network 50. Resistors 53 and 54 having a resistance value R
And a constant current source 55 having a current value I are added.
【００５１】また、はしご形抵抗網５０内の抵抗３６の
抵抗値を第１の実施例の２倍の抵抗値に変更した回路で
ある。Further, the resistance value of the resistor 36 in the ladder-type resistance network 50 is changed to a resistance value twice that of the first embodiment.
【００５２】回路接続については、抵抗５３は一端を抵
抗３６および３７の交わる交点ともう一端を抵抗５４の
一端に接続する。抵抗５４の他の一端は、電源端子２８
に接続する。定電流源５５は、スイッチ回路５２を介し
て電源端子２８又は抵抗５３および５４の交点に接続さ
れる。Regarding circuit connection, the resistor 53 has one end connected to the intersection of the resistors 36 and 37 and the other end connected to one end of the resistor 54. The other end of the resistor 54 has a power supply terminal 28.
Connect to. The constant current source 55 is connected to the power supply terminal 28 or the intersection of the resistors 53 and 54 via the switch circuit 52.
【００５３】上記スイッチ回路５２に入力される制御信
号は、デジタル入力端子２０に入力されるデジタル信号
Ｄ０をデータ入力とするラッチ回路５１の出力となって
いる。The control signal input to the switch circuit 52 is the output of the latch circuit 51 whose data input is the digital signal D0 input to the digital input terminal 20.
【００５４】新たに加えられたスイッチ回路５２が選択
状態となることによって、電源端子２８とアナログ出力
端子２９間の電位差（ＶＤＤ−Ｖｏｕｔ）ははしご形抵
抗網５０の抵抗分割により（１／１６）・（２／３）・
Ｉ・Ｒとなる。The potential difference (VDD-Vout) between the power supply terminal 28 and the analog output terminal 29 due to the newly added switch circuit 52 being in the selected state (1/16) due to the resistance division of the ladder resistance network 50.・ (2/3) ・
I ・ R.
【００５５】従って、第１の実施例と同一の定電流源、
スイッチ回路、抵抗を回路に追加することによって、さ
らに分解能のより小さい重み付けがなされた電流セルを
容易に実現できる。Therefore, the same constant current source as in the first embodiment,
By adding a switch circuit and a resistor to the circuit, it is possible to easily realize a weighted current cell with a smaller resolution.
【００５６】[0056]
【発明の効果】以上、説明したように本発明の電流セル
マトリックス型Ｄ／Ａ変換装置は、下位ビットの変換に
関する定電流源の重み付けは、抵抗値Ｒと２Ｒを使った
抵抗分割によりなされるため、第１の定電流セル群に使
用される定電流源と同一のものを使用できる。したがっ
て、デジタル−アナログ変換精度は電流値Ｉの定電流源
どおしの相対精度と抵抗値Ｒと２Ｒの相対精度に左右さ
れることになる。これらの相対精度は、大きさが最大で
２倍であるために容易に高精度が実現できる。又、重み
付けも抵抗Ｒと２Ｒをはしご形結合することにより容易
になせるため、上位ビットの変換をつかさどる第１の定
電流セル群の電流セルの数を減少させることが可能とな
る。As described above, in the current cell matrix type D / A converter of the present invention, the weighting of the constant current source for the conversion of the lower bits is performed by the resistance division using the resistance values R and 2R. Therefore, the same constant current source as that used for the first constant current cell group can be used. Therefore, the digital-analog conversion accuracy depends on the relative accuracy of the constant current source of the current value I and the relative accuracy of the resistance values R and 2R. Since the relative accuracy of these is at most twice as large, high accuracy can be easily realized. Further, since weighting can be easily performed by connecting the resistors R and 2R in a ladder shape, it is possible to reduce the number of current cells of the first constant current cell group which controls conversion of upper bits.
【図１】本発明の第１の実施例のＤ／Ａ変換装置のブロ
ック図である。FIG. 1 is a block diagram of a D / A conversion device according to a first embodiment of the present invention.
【図２】本発明の第１および第２の実施例ならびに従来
技術のＤ／Ａ変換装置の第１の定電流セル群を構成する
定電流セルの回路図である。FIG. 2 is a circuit diagram of constant current cells forming a first constant current cell group of the first and second embodiments of the present invention and a conventional D / A conversion device.
【図３】本発明の第２の実施例のＤ／Ａ変換装置のブロ
ック図である。FIG. 3 is a block diagram of a D / A conversion device according to a second embodiment of the present invention.
【図４】従来技術のＤ／Ａ変換装置のブロック図であ
る。FIG. 4 is a block diagram of a conventional D / A conversion device.
１ 第１の定電流セル群 １−Ａ 論理積回路 １−Ｂ 論理和回路 １−１〜１−６３ 定電流セル ２ Ｘ−デコーダ ３ Ｙ−デコーダ ４〜１８，３０〜３２，５１ ラッチ回路 １９〜２７，５５ デジタル入力端子 ２８ 電源端子 ２９ アナログ出力端子 ３３〜３５，３３′〜３５′，５５，１−Ｃ 定電流
源 ３６〜４２，５３，５４，４２′ 抵抗 ４３〜４５，１−Ｄ，５２ スイッチ回路 ４６ Ｙ−ラッチ回路群 ４７ Ｘ−ラッチ回路群 ４８ 第２のラッチ回路群 ４９ スイッチ回路群 ５０ はしご形抵抗網 ５６ 第２の定電流源群 ５７ 第１のラッチ回路群 １００〜１０６ Ｙ−デコーダ出力信号 １０７〜１１３ Ｘ−デコーダ出力信号 １１４ 接地（ＧＮＤ） １４９ 第２の定電流セル群1 1st constant current cell group 1-A AND circuit 1-B OR circuit 1-1 to 1-63 Constant current cell 2 X-decoder 3 Y-decoder 4-18,30-32,51 Latch circuit 19 -27,55 Digital input terminal 28 Power supply terminal 29 Analog output terminal 33-35,33'-35 ', 55,1-C Constant current source 36-42,53,54,42' Resistance 43-45,1-D , 52 switch circuit 46 Y-latch circuit group 47 X-latch circuit group 48 second latch circuit group 49 switch circuit group 50 ladder resistor network 56 second constant current source group 57 first latch circuit group 100 to 106 Y-decoder output signal 107-113 X-decoder output signal 114 Ground (GND) 149 Second constant current cell group
Claims (9)
の入力ディジタル信号の供給を受けるディジタル入力端
子と、前記入力ディジタル信号のＤ／Ａ変換を行いアナ
ログ信号を出力するアナログ出力端子と、前記入力ディ
ジタル信号のうち上位ｍ（ｍは整数）ビットを入力とす
るデコーダ回路と、前記デコーダ回路の出力のすべてを
入力とする第１のラッチ回路群と、前記第１のラッチ回
路群の出力のすべてに応答して定電流セルのオン／オフ
を制御する第１のスイッチ回路群を含む第１の定電流セ
ル群と、前記入力ディジタル信号の残り（ｎ−ｍ）ビッ
トのすべてを入力とする第２のラッチ回路群と、前記第
２のラッチ回路群の出力のすべてに応答して定電流セル
のオン／オフを制御する第２スイッチ回路群を含む第２
の定電流セル群と、前記第１および第２の定電流セル群
のそれぞれの電流値に対応して前記アナログ信号を生ず
るはしご形抵抗網とを備えるＤ／Ａ変換装置。1. A digital input terminal for receiving an input digital signal of an n-bit (n is an integer) codeword string, and an analog output terminal for D / A converting the input digital signal and outputting an analog signal. A decoder circuit that receives the upper m bits (m is an integer) of the input digital signal, a first latch circuit group that receives all the outputs of the decoder circuit, and an output of the first latch circuit group And a first constant current cell group including a first switch circuit group for controlling on / off of the constant current cell in response to all of the input signals and all the remaining (nm) bits of the input digital signal. And a second switch circuit group for controlling ON / OFF of the constant current cell in response to all the outputs of the second latch circuit group.
D / A conversion device comprising: a constant current cell group, and a ladder-shaped resistor network that generates the analog signal corresponding to each current value of the first and second constant current cell groups.
Ｘビットの入力を有し、前記上位Ｙビットおよび下位Ｘ
ビットはｍ＝Ｘ＋Ｙなる関係であることを特徴とする請
求項１記載のＤ／Ａ変換装置。2. The decoder circuit has inputs of upper Y bits and lower X bits, and the upper Y bits and lower X bits are input.
2. The D / A conversion device according to claim 1, wherein the bits have a relationship of m = X + Y.
を入力とするＹデコーダ回路と、下位Ｘビットを入力と
するＸデコーダ回路とを備えることを特徴とする請求項
２記載のＤ／Ａ変換装置。3. The D / A conversion according to claim 2, wherein the decoder circuit includes a Y decoder circuit having the upper Y bits as an input and an X decoder circuit having the lower X bits as an input. apparatus.
ーダ回路の出力のすべてを入力とするＹラッチ回路群
と、前記Ｘデコーダ回路の出力のすべてを入力とするＸ
ラッチ回路群とを備えることを特徴とする請求項３記載
のＤ／Ａ変換装置。4. The first latch circuit group includes a Y latch circuit group which receives all the outputs of the Y decoder circuit and an X which receives all the outputs of the X decoder circuit.
The D / A conversion device according to claim 3, further comprising a latch circuit group.
の両方向にアレイ上に配置された（２m −１）個の前記
定電流セルを備えることを特徴とする請求項１，２，３
または４記載のＤ／Ａ変換装置。5. The first constant current cell group comprises (2 m −1) constant current cells arranged in an array in both row and column directions. A few
Or the D / A conversion device described in 4.
の両方向にアレイ上に配置された（２m −１）個の前記
定電流セルを備え、前記Ｙラッチ回路群の出力を前記行
の選択制御信号とし、前記Ｘラッチ回路群の出力を前記
列の選択制御信号とすることを特徴とする請求項４記載
のＤ／Ａ変換装置。6. The first constant current cell group comprises (2 m −1) constant current cells arranged in an array in both row and column directions, and outputs the output of the Y latch circuit group. 5. The D / A conversion device according to claim 4, wherein the row selection control signal is used, and the output of the X latch circuit group is used as the column selection control signal.
の任意の出力または電源を一方の入力とし、前記Ｘラッ
チ回路群の任意の出力またはＧＮＤを他の入力とする２
入力ＡＮＤ回路と、前記２入力ＡＮＤ回路の出力を一方
の入力とし前記Ｙラッチ回路群の任意の出力またはＧＮ
Ｄを他の入力とする２入力ＯＲ回路と、前記２入力ＯＲ
回路の出力に応答する前記第１のスイッチ回路を介して
一方の端子を電源または前記アナログ出力端子に他方の
端子をＧＮＤに接続された第１の定電流源とを備えるこ
とを特徴とする請求項６記載のＤ／Ａ変換装置。7. The constant current cell receives an arbitrary output or power supply of the Y latch circuit group as one input, and an arbitrary output of the X latch circuit group or GND as another input.
An input AND circuit and an output of the 2-input AND circuit are used as one input and an arbitrary output of the Y latch circuit group or GN
A 2-input OR circuit having D as another input, and the 2-input OR circuit
A first constant current source having one terminal connected to a power source or the analog output terminal connected to the analog output terminal and the other terminal connected to GND via the first switch circuit in response to the output of the circuit. Item 6. A D / A conversion device according to item 6.
る第１の抵抗と抵抗値２Ｒを有する第２の抵抗とを構成
要素としてはしご状に接続することを特徴とする請求項
１，２，３，４，５，６または７記載のＤ／Ａ変換装
置。8. The ladder-shaped resistor network comprises a first resistor having a resistance value R and a second resistor having a resistance value 2R, which are connected in a ladder shape, as constituent elements. The D / A converter according to 2, 3, 4, 5, 6 or 7.
を前記第２のスイッチ回路群に他方の端子をＧＮＤに接
続する（ｎ−ｍ）個の前記第１の定電流減と同一値の電
流を有する第２の定電流源を備えることを特徴とする請
求項７または８記載のＤ／Ａ変換装置。9. The second constant current cell group includes (n−m) first constant current depletion circuits, one terminal of which is connected to the second switch circuit group and the other terminal of which is connected to GND. 9. The D / A conversion device according to claim 7, further comprising a second constant current source having the same current value.
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