JPH0614537A - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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- JPH0614537A JPH0614537A JP16318192A JP16318192A JPH0614537A JP H0614537 A JPH0614537 A JP H0614537A JP 16318192 A JP16318192 A JP 16318192A JP 16318192 A JP16318192 A JP 16318192A JP H0614537 A JPH0614537 A JP H0614537A
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- JP
- Japan
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- switching
- voltage
- power supply
- fet
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Abstract
(57)【要約】
【目的】半導体スイッチング素子を用いトランス1次巻
線16aを介し入力電圧Viをスイッチング開閉してト
ランスの2次側から安定化直流出力電圧VOを得るスイ
ッチング電源装置のスイッチング素子の損失を低減し、
装置効率を高める。 【構成】トランス1次巻線16aに中間タップを設け、
この中間タップおよび端末に夫々スイッチング素子とし
てのFET7,10を接続すると共に、入力電圧Viの
分圧抵抗2,3による分圧検出値を基準電圧1と比較す
る入力電圧検出部4を設け、入力電圧Viの検出値が基
準電圧1より大きいか小さいかに応じて駆動回路選択回
路22を介しFET10またはFET7を選択し、FE
Tのスイッチング損失を減らす。
線16aを介し入力電圧Viをスイッチング開閉してト
ランスの2次側から安定化直流出力電圧VOを得るスイ
ッチング電源装置のスイッチング素子の損失を低減し、
装置効率を高める。 【構成】トランス1次巻線16aに中間タップを設け、
この中間タップおよび端末に夫々スイッチング素子とし
てのFET7,10を接続すると共に、入力電圧Viの
分圧抵抗2,3による分圧検出値を基準電圧1と比較す
る入力電圧検出部4を設け、入力電圧Viの検出値が基
準電圧1より大きいか小さいかに応じて駆動回路選択回
路22を介しFET10またはFET7を選択し、FE
Tのスイッチング損失を減らす。
Description
【0001】
【産業上の利用分野】本発明は半導体スイッチング素子
を用いて入力直流電源を高周波数で開閉し、新たに安定
な直流電源を作り出す、いわゆるスイッチング電源装置
であって、特に半導体スイッチング素子の損失を低減す
る機能を備えたスイッチング電源装置に関する。
を用いて入力直流電源を高周波数で開閉し、新たに安定
な直流電源を作り出す、いわゆるスイッチング電源装置
であって、特に半導体スイッチング素子の損失を低減す
る機能を備えたスイッチング電源装置に関する。
【0002】なお以下各図において同一の符号は同一も
しくは相当部分を示す。
しくは相当部分を示す。
【0003】
【従来の技術】図5は従来のこの種のスイッチング電源
装置の回路構成例を示す。同図においてはトランス16
の1次巻線16a側に電源入力部01の電圧Viの変動
を抑えるための大容量コンデンサ5、トランス1次巻線
16aを介して入力電圧Viをスイッチング開閉するF
ET7、このFET7を制御する制御部21が設けら
れ、またトランス16の2次巻線16b側にはFET7
のオン時の2次発生電圧を整流するダイオード17、直
流出力部02に出力される電圧Voを平滑化するための
チョークコイル19および大容量コンデンサ20、FE
T7のオフ時のチョークコイル19の電流を流すための
転流ダイオード18、抵抗23を介し直流出力部02の
出力電流Ioを検出する検出部24、同じく出力電圧V
oを検出する検出部25が設けられている。なおトラン
ス1次巻線16aにはFET7のオフ時におけるこの巻
線16aの発生電圧を吸収するためのダイオード12,
コンデンサ14,抵抗15が接続されている。
装置の回路構成例を示す。同図においてはトランス16
の1次巻線16a側に電源入力部01の電圧Viの変動
を抑えるための大容量コンデンサ5、トランス1次巻線
16aを介して入力電圧Viをスイッチング開閉するF
ET7、このFET7を制御する制御部21が設けら
れ、またトランス16の2次巻線16b側にはFET7
のオン時の2次発生電圧を整流するダイオード17、直
流出力部02に出力される電圧Voを平滑化するための
チョークコイル19および大容量コンデンサ20、FE
T7のオフ時のチョークコイル19の電流を流すための
転流ダイオード18、抵抗23を介し直流出力部02の
出力電流Ioを検出する検出部24、同じく出力電圧V
oを検出する検出部25が設けられている。なおトラン
ス1次巻線16aにはFET7のオフ時におけるこの巻
線16aの発生電圧を吸収するためのダイオード12,
コンデンサ14,抵抗15が接続されている。
【0004】制御部21は常時は出力電圧検出部25を
介して検出された直流出力部の電圧Voを一定とするよ
うに、通常は一定の高い周波数でFET7を開閉しつつ
そのON/OFF比を制御し、また負荷短絡時等におい
ては、出力電流検出部24を介して検出された2次出力
電流Ioが所定値を越えぬようにFET7の開閉を制御
する。
介して検出された直流出力部の電圧Voを一定とするよ
うに、通常は一定の高い周波数でFET7を開閉しつつ
そのON/OFF比を制御し、また負荷短絡時等におい
ては、出力電流検出部24を介して検出された2次出力
電流Ioが所定値を越えぬようにFET7の開閉を制御
する。
【0005】
【発明が解決しようとする課題】図6は図5でFET7
の発生損失を説明するための波形図で、図6は上から順
にゲート信号,ドレイン・ソース間電圧VDSおよびドレ
イン電流ID ,スイッチング損失の夫々の波形を示して
いる。即ちFET7はON,OFFの状態を交互に繰り
返すため理想的動作時の損失としてのDC的なドレイン
損失P2はほとんど発生しないが、実際にはOFF状態
からON状態に移行する時間(tr:ライズタイム),
ON状態からOFF状態に移行する時間(tf:フォー
ルタイム)が発生するためスイッチング損失P1,P3
が現れる。このスイッチング損失は電力で表されるた
め、ID やVDSの増加に伴い、P1,P3も増加し、高
周波数,広入力範囲に対し変換効率が悪かった。特に高
周波数,広入力範囲であった時、スイッチング損失P3
が大きく、変換効率が悪くなる問題があった。また、入
力電圧範囲を広くとると、出力側のリプルが増えるとい
う問題もあった。
の発生損失を説明するための波形図で、図6は上から順
にゲート信号,ドレイン・ソース間電圧VDSおよびドレ
イン電流ID ,スイッチング損失の夫々の波形を示して
いる。即ちFET7はON,OFFの状態を交互に繰り
返すため理想的動作時の損失としてのDC的なドレイン
損失P2はほとんど発生しないが、実際にはOFF状態
からON状態に移行する時間(tr:ライズタイム),
ON状態からOFF状態に移行する時間(tf:フォー
ルタイム)が発生するためスイッチング損失P1,P3
が現れる。このスイッチング損失は電力で表されるた
め、ID やVDSの増加に伴い、P1,P3も増加し、高
周波数,広入力範囲に対し変換効率が悪かった。特に高
周波数,広入力範囲であった時、スイッチング損失P3
が大きく、変換効率が悪くなる問題があった。また、入
力電圧範囲を広くとると、出力側のリプルが増えるとい
う問題もあった。
【0006】そこで本発明はこのような問題を解消でき
るスイッチング電源装置を提供することを課題とする。
るスイッチング電源装置を提供することを課題とする。
【0007】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項1のスイッチング電源装置は、半導体スイ
ッチング素子を用いトランスの1次巻線(16aなど)
を介し入力直流電源(電源入力部01など)を繰返し開
閉し、これにより前記トランスの2次巻線(16bな
ど)に発生する電圧を(ダイオード17などを介し)整
流し(チョークコイル19,コンデンサ20などを介
し)平滑化して(出力電圧検出部25などを介し)所定
電圧(Voなど)の直流出力(直流出力部02など)を
得るスイッチング電源装置において、前記1次巻線に1
または複数のタップを設けてこのタップ別に前記半導体
スイッチング素子(FET7,10など)を設け、前記
入力直流電源の電圧に応じ前記半導体スイッチング素子
のうちスイッチング損失をほぼ最低とし得る半導体スイ
ッチング素子を選択してこの選択した1つの素子に前記
繰返しの開閉を行わせる素子選択手段(入力電圧検出部
4,駆動回路選択回路22など)を備えたものとする。
めに、請求項1のスイッチング電源装置は、半導体スイ
ッチング素子を用いトランスの1次巻線(16aなど)
を介し入力直流電源(電源入力部01など)を繰返し開
閉し、これにより前記トランスの2次巻線(16bな
ど)に発生する電圧を(ダイオード17などを介し)整
流し(チョークコイル19,コンデンサ20などを介
し)平滑化して(出力電圧検出部25などを介し)所定
電圧(Voなど)の直流出力(直流出力部02など)を
得るスイッチング電源装置において、前記1次巻線に1
または複数のタップを設けてこのタップ別に前記半導体
スイッチング素子(FET7,10など)を設け、前記
入力直流電源の電圧に応じ前記半導体スイッチング素子
のうちスイッチング損失をほぼ最低とし得る半導体スイ
ッチング素子を選択してこの選択した1つの素子に前記
繰返しの開閉を行わせる素子選択手段(入力電圧検出部
4,駆動回路選択回路22など)を備えたものとする。
【0008】また請求項2のスイッチング電源装置で
は、請求項1に記載のスイッチング電源装置において、
前記素子選択手段はさらに(出力電流検出部24などを
介し)前記直流出力電流(Ioなど)の検出値を用いて
前記半導体スイッチング素子の選択の精度を高めるもの
(制御部21Aなど)であるようにする。
は、請求項1に記載のスイッチング電源装置において、
前記素子選択手段はさらに(出力電流検出部24などを
介し)前記直流出力電流(Ioなど)の検出値を用いて
前記半導体スイッチング素子の選択の精度を高めるもの
(制御部21Aなど)であるようにする。
【0009】また請求項3のスイッチング電源装置で
は、請求項1または請求項2に記載のスイッチング電源
装置において、前記素子選択手段は、前記半導体スイッ
チング素子の繰返し開閉の周期に同期して前記の選択を
行うもの(制御部21Aなど)であるようにする。
は、請求項1または請求項2に記載のスイッチング電源
装置において、前記素子選択手段は、前記半導体スイッ
チング素子の繰返し開閉の周期に同期して前記の選択を
行うもの(制御部21Aなど)であるようにする。
【0010】
【作用】電源入力部に入力電圧(Vi)検出部、出力部
分に出力電流(Io)検出部〔または入力側電流(I
i)=FETのドレイン電流ID 値を直接検出しても良
い〕を設け、制御部にその検出信号を伝達し、トランス
の異なるタップに接続されたスイッチング用FETのう
ちスイッチング損失のほぼ最低となる1つを選択する構
成とするものである。
分に出力電流(Io)検出部〔または入力側電流(I
i)=FETのドレイン電流ID 値を直接検出しても良
い〕を設け、制御部にその検出信号を伝達し、トランス
の異なるタップに接続されたスイッチング用FETのう
ちスイッチング損失のほぼ最低となる1つを選択する構
成とするものである。
【0011】このように入力電圧値及び出力電流値から
FETを選択することにより、スイッチング損失を軽減
させ、変換効率を高め、高周波数,広入力範囲の際、図
6のターンオフ時のスイッチング損失P3の低減に対し
特に有効である。またスイッチングパルス幅を一定範囲
内に入る様にタップを切替えることで、従来に比べ出力
のリプル電圧を減らすことができ、スイッチング時に発
生するノイズも減らすことが可能となる。
FETを選択することにより、スイッチング損失を軽減
させ、変換効率を高め、高周波数,広入力範囲の際、図
6のターンオフ時のスイッチング損失P3の低減に対し
特に有効である。またスイッチングパルス幅を一定範囲
内に入る様にタップを切替えることで、従来に比べ出力
のリプル電圧を減らすことができ、スイッチング時に発
生するノイズも減らすことが可能となる。
【0012】
【実施例】以下図1ないし図4に基づいて本発明の実施
例を説明する。図1は本発明の第1の実施例としてのス
イッチング電源回路の構成図で図5に対応するものであ
る。図1においては図5に対しトランス1次巻線16a
が延長され、この延長端のタップには新たなFET10
が追加されている。そして制御部21からの制御信号は
新設の駆動回路選択回路22に含まれる駆動回路6また
は駆動回路9を介して夫々FET7またはFET10の
何れか選択された側へ与えられ、またこの選択回路22
に対する選択信号は電源入力部の電圧Viを分圧抵抗
2,3を介し取出して基準電圧1と比較する同じく新設
の入力電圧検出部4によって与えられるように構成され
ている。
例を説明する。図1は本発明の第1の実施例としてのス
イッチング電源回路の構成図で図5に対応するものであ
る。図1においては図5に対しトランス1次巻線16a
が延長され、この延長端のタップには新たなFET10
が追加されている。そして制御部21からの制御信号は
新設の駆動回路選択回路22に含まれる駆動回路6また
は駆動回路9を介して夫々FET7またはFET10の
何れか選択された側へ与えられ、またこの選択回路22
に対する選択信号は電源入力部の電圧Viを分圧抵抗
2,3を介し取出して基準電圧1と比較する同じく新設
の入力電圧検出部4によって与えられるように構成され
ている。
【0013】この図1においては電源入力部01の電圧
Viの検出電圧が基準電圧1を越えたときには、入力電
流をおさえ、スイッチング損失を少なくするよう駆動回
路9が選択される。図2は図1におけるFETの動作の
タイミングを示す。図2中FET#1,FET#2とあ
るのは夫々FET7,10に相当し、ID1,VDS1 およ
びスイッチング損失1は夫々FET#1のドレイン電
流,ドレイン・ソース間電圧およびスイッチング損失を
示し、同様にID2,VDS2 およびスイッチング損失2は
夫々FET#2のドレイン電流,ドレイン・ソース間電
圧およびスイッチング損失を示す。
Viの検出電圧が基準電圧1を越えたときには、入力電
流をおさえ、スイッチング損失を少なくするよう駆動回
路9が選択される。図2は図1におけるFETの動作の
タイミングを示す。図2中FET#1,FET#2とあ
るのは夫々FET7,10に相当し、ID1,VDS1 およ
びスイッチング損失1は夫々FET#1のドレイン電
流,ドレイン・ソース間電圧およびスイッチング損失を
示し、同様にID2,VDS2 およびスイッチング損失2は
夫々FET#2のドレイン電流,ドレイン・ソース間電
圧およびスイッチング損失を示す。
【0014】FETは、周波数によりオン時間ton,
オフ時間toffは異なるが、ONとOFFの状態を交
互に繰り返している。そのため理想的な動作をするとす
れば図4で述べたようにDC的なドレイン損失P2はほ
とんど発生しない。しかし実際にはOFF状態からON
状態に移行する時間としてのライズタイムtr,ON状
態からOFF状態に移行する時間としてのフォールタイ
ムtfが発生するため、スイッチング損失P1,P3が
現れる。入力電圧,出力電流が増加し、駆動回路選択回
路22によって駆動回路6→駆動回路9への切替えが行
われることによって、切替後のスイッチング損失P1,
P3を切替前の同スイッチング損失より低下させること
ができる。
オフ時間toffは異なるが、ONとOFFの状態を交
互に繰り返している。そのため理想的な動作をするとす
れば図4で述べたようにDC的なドレイン損失P2はほ
とんど発生しない。しかし実際にはOFF状態からON
状態に移行する時間としてのライズタイムtr,ON状
態からOFF状態に移行する時間としてのフォールタイ
ムtfが発生するため、スイッチング損失P1,P3が
現れる。入力電圧,出力電流が増加し、駆動回路選択回
路22によって駆動回路6→駆動回路9への切替えが行
われることによって、切替後のスイッチング損失P1,
P3を切替前の同スイッチング損失より低下させること
ができる。
【0015】但し入力電圧Viの変動によるこのような
切替がFET7,10の駆動周期と無関係に繰返された
場合、図2の斜線で示されるスイッチング損失が新たに
発生する、ここでこのスイッチング損失P1,P3を夫
々P1a,P3aとするとこの新たな発生損失はn(P
1a+P3a)(n:切替え回数)で表わされ、その時
のFET切替え時間は無視でき、ton=ton1+t
on2となる。なおここでton1はこの切替り時にお
けるFET(#1)7のオン時間,ton2は同じくF
ET(#2)10のオン時間である。
切替がFET7,10の駆動周期と無関係に繰返された
場合、図2の斜線で示されるスイッチング損失が新たに
発生する、ここでこのスイッチング損失P1,P3を夫
々P1a,P3aとするとこの新たな発生損失はn(P
1a+P3a)(n:切替え回数)で表わされ、その時
のFET切替え時間は無視でき、ton=ton1+t
on2となる。なおここでton1はこの切替り時にお
けるFET(#1)7のオン時間,ton2は同じくF
ET(#2)10のオン時間である。
【0016】しかしこのFETの選択切替時に新たに発
生する損失は定常的に発生するスイッチング損失に比べ
て通常は小さいので、上述した本発明に基づくスイッチ
ング損失低減の効果を失わせるものではない。次に図3
は本発明の第2の実施例としてのスイッチング電源回路
の構成を示す。同図では入力電圧検出部4の出力信号が
新たな制御部21Aに入力され、制御部21Aによって
この制御部21A内のスイッチング発振回路(図外)に
同期して駆動回路6または駆動回路9が選択され、FE
T7またはFET9のいずれかスイッチング損失の少な
くなるFETが駆動される。なおこの実施例では制御部
21Aは出力電流Ioの検出値(従って1次電流)も参
照することにより、FET7,9の切替選択の精度を高
めることができる。
生する損失は定常的に発生するスイッチング損失に比べ
て通常は小さいので、上述した本発明に基づくスイッチ
ング損失低減の効果を失わせるものではない。次に図3
は本発明の第2の実施例としてのスイッチング電源回路
の構成を示す。同図では入力電圧検出部4の出力信号が
新たな制御部21Aに入力され、制御部21Aによって
この制御部21A内のスイッチング発振回路(図外)に
同期して駆動回路6または駆動回路9が選択され、FE
T7またはFET9のいずれかスイッチング損失の少な
くなるFETが駆動される。なおこの実施例では制御部
21Aは出力電流Ioの検出値(従って1次電流)も参
照することにより、FET7,9の切替選択の精度を高
めることができる。
【0017】図4は図2のFETの動作のタイミングを
示す。なお図4中の上から下へ向かう各信号の配列は図
2と同様である。図4においてはこの装置の入力電圧,
出力電流が変化し、制御部21Aによって駆動回路6か
ら駆動回路9への切替えが行われても、この切替時に生
じる損失増加は、制御部21Aのスイッチング発振回路
に同期させているため生じず、図2よりも高効率の変換
ができ、出力電圧リプルに対する影響も少なくできる。
また、FET切替え時間も無視でき、ton1=ton
2となる。
示す。なお図4中の上から下へ向かう各信号の配列は図
2と同様である。図4においてはこの装置の入力電圧,
出力電流が変化し、制御部21Aによって駆動回路6か
ら駆動回路9への切替えが行われても、この切替時に生
じる損失増加は、制御部21Aのスイッチング発振回路
に同期させているため生じず、図2よりも高効率の変換
ができ、出力電圧リプルに対する影響も少なくできる。
また、FET切替え時間も無視でき、ton1=ton
2となる。
【0018】
【発明の効果】本発明によれば、スイッチング電源装置
のトランスの1次巻線にタップを設け、この各タップに
スイッチング用のFETを接続し、電源入力部の電圧に
応じスイッチング損失の少なくなるFETを選択してス
イッチングを行わせるようにしたので、FETの発生損
失を低減し装置の効率を高めることができる。
のトランスの1次巻線にタップを設け、この各タップに
スイッチング用のFETを接続し、電源入力部の電圧に
応じスイッチング損失の少なくなるFETを選択してス
イッチングを行わせるようにしたので、FETの発生損
失を低減し装置の効率を高めることができる。
【図1】本発明の第1の実施例としての要部構成を示す
回路図
回路図
【図2】図1のFETの動作説明用のタイミング図
【図3】本発明の第2の実施例としての要部構成を示す
回路図
回路図
【図4】図3のFETの動作説明用のタイミング図
【図5】図1,図3に対応する従来の回路図
【図6】FETの発生損失を説明するための波形図
01 電源入力部 02 直流出力部 Vi 入力電圧 Vo 出力電圧 Io 出力電流 1 基準電圧 2 分圧抵抗 3 分圧抵抗 4 入力電圧検出部 5 大容量コンデンサ 6 駆動回路 7 FET 9 駆動回路 10 FET 16 トランス 16a 1次巻線 16b 2次巻線 17 整流ダイオード 18 転流ダイオード 19 チョークコイル 20 大容量コンデンサ 21 制御部 21A 制御部 22 駆動回路選択回路 23 出力電流検出抵抗 24 出力電流検出部 25 出力電圧検出部 VDS ドレイン・ソーズ間電圧 VD ドレイン電流 tr ライズ・タイム tf フォール・タイム P1 OFF→ONスイッチング損失 P2 DC的ドレイン損失 P3 ON→OFFスイッチング損失 ton FETのON時間 toff FETのOFF時間 ton1 FET1のON時間 ton2 FET2のON時間
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 G05F 5/00 Z 4237−5H
Claims (3)
- 【請求項1】半導体スイッチング素子を用いトランスの
1次巻線を介し入力直流電源を繰返し開閉し、これによ
り前記トランスの2次巻線に発生する電圧を整流し平滑
化して所定電圧の直流出力を得るスイッチング電源装置
において、 前記1次巻線に1または複数のタップを設けてこのタッ
プ別に前記半導体スイッチング素子を設け、 前記入力直流電源の電圧に応じ前記半導体スイッチング
素子のうちスイッチング損失をほぼ最低とし得る半導体
スイッチング素子を選択してこの選択した1つの素子に
前記繰返しの開閉を行わせる素子選択手段を備えたこと
を特徴とするスイッチング電源装置。 - 【請求項2】請求項1に記載のスイッチング電源装置に
おいて、前記素子選択手段はさらに前記直流出力電流の
検出値を用いて前記半導体スイッチング素子の選択の精
度を高めるものであることを特徴とするスイッチング電
源装置。 - 【請求項3】請求項1または請求項2に記載のスイッチ
ング電源装置において、前記素子選択手段は、前記半導
体スイッチング素子の繰返し開閉の周期に同期して前記
の選択を行うものであることを特徴とするスイッチング
電源装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16318192A JPH0614537A (ja) | 1992-06-23 | 1992-06-23 | スイッチング電源装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16318192A JPH0614537A (ja) | 1992-06-23 | 1992-06-23 | スイッチング電源装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0614537A true JPH0614537A (ja) | 1994-01-21 |
Family
ID=15768791
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16318192A Pending JPH0614537A (ja) | 1992-06-23 | 1992-06-23 | スイッチング電源装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0614537A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002078334A (ja) * | 2000-07-14 | 2002-03-15 | Alcatel | 汎用切換え電力変換器 |
JP2010130708A (ja) * | 2008-11-25 | 2010-06-10 | Mitsubishi Electric Corp | スイッチング電源装置 |
-
1992
- 1992-06-23 JP JP16318192A patent/JPH0614537A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002078334A (ja) * | 2000-07-14 | 2002-03-15 | Alcatel | 汎用切換え電力変換器 |
JP4688358B2 (ja) * | 2000-07-14 | 2011-05-25 | パワー・サプライ・システムズ・ホールデイングス(ザ・ネザーランド)ベスローテン・フエンノートチヤツプ | 汎用切換え電力変換器 |
JP2010130708A (ja) * | 2008-11-25 | 2010-06-10 | Mitsubishi Electric Corp | スイッチング電源装置 |
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