JPH0614496Y2 - Current mirror circuit - Google Patents
Current mirror circuitInfo
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- JPH0614496Y2 JPH0614496Y2 JP1987006135U JP613587U JPH0614496Y2 JP H0614496 Y2 JPH0614496 Y2 JP H0614496Y2 JP 1987006135 U JP1987006135 U JP 1987006135U JP 613587 U JP613587 U JP 613587U JP H0614496 Y2 JPH0614496 Y2 JP H0614496Y2
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Description
【考案の詳細な説明】 (イ)産業上の利用分野 本考案は電流ミラー回路に関し、特にＩＣ（集積回路）
化に適し低電源電圧で動作し得る電流ミラー回路に関す
る。[Detailed Description of the Invention] (a) Field of Industrial Application The present invention relates to a current mirror circuit, and particularly to an IC (integrated circuit).
The present invention relates to a current mirror circuit which is suitable for high efficiency and can operate at a low power supply voltage.
(ロ)従来の技術 特公昭６０−３０１２６号公報には、ベース及びエミッ
タが共通接続された第１及び第２トランジスタと、ベー
スが前記第１トランジスタのコレクタに、エミッタが前
記第１トランジスタのベースにそれぞれ接続された第３
トランジスタとによって構成される電流ミラー回路が記
載されている。前記ミラー回路は、第７図に示す如く、
第１トランジスタ(1)のコレクタに電流源(2)により供給
される入力電流を反転して第２トランジスタ(3)のコレ
クタに発生させるものであるが、第３トランジスタ(4)
が配置されている為、入力電流の第１及び第２トランジ
スタ(1)(3)のベースへの漏れ分を小にすることが出来、
整合度合の改善を計ることが出来る。(B) Prior art Japanese Patent Publication No. 30126/1985 discloses first and second transistors whose base and emitter are commonly connected, a base of which is the collector of the first transistor, and an emitter of which is the base of the first transistor. Third connected to each
A current mirror circuit composed of a transistor is described. The mirror circuit, as shown in FIG.
The input current supplied from the current source (2) to the collector of the first transistor (1) is inverted and generated in the collector of the second transistor (3).
Since it is arranged, the leakage of the input current to the bases of the first and second transistors (1) and (3) can be reduced,
The degree of matching can be improved.
(ハ)考案が解決しようとする問題点 しかしながら、第７図の電流ミラー回路は、第１乃至第
３トランジスタがすべて縦型のNPNトランジスタで構成
されている為、ＩＣ化に際し、各トランジスタを各島領
域に分離して形成しなければならず、占有面積が大にな
るという問題があった。また、第７図の電流ミラー回路
は、２ＶBE＋ＶCE(sat)（ただし、ＶBEはトランジスタ
のベース・エミッタ間電圧、ＶCE(sat)はトランジスタ
のコレクタ・エミッタ間飽和電圧で、電流源(2)の動作
電圧）もの電源電圧を要とする為、低電圧特性が悪化す
る欠点があった。(C) Problems to be solved by the device However, in the current mirror circuit shown in FIG. 7, since the first to third transistors are all vertical NPN transistors, each transistor is divided into individual ICs when integrated into an IC. It has to be formed separately in the island region, and there is a problem that the occupied area becomes large. In addition, the current mirror circuit of FIG. 7 is 2V BE + V CE (sat) (where V BE is the base-emitter voltage of the transistor, V CE (sat) is the collector-emitter saturation voltage of the transistor, and (2) operating voltage) requires a power supply voltage, so there is a drawback that low voltage characteristics deteriorate.
(ニ)問題点を解決するための手段 本考案は斯上した欠点に鑑みてなされ、差電流に応じて
動作するトランジスタのコレクタ電流を第１電流ミラー
回路(10)で反転して第１及び第２横型NPNトランジスタ
(5)及び(7)のベースに供給するように構成し、ベース及
びエミッタが共通接続された第１及び第２横型NPNトラ
ンジスタ(5)及び(7)は、電気的にフローティングにした
島領域(25)と、島領域(25)表面に形成したＰ型のベース
領域(26)と、ベース領域(26)表面に互いに離間して形成
したエミッタ領域(27)及びコレクタ領域(28)とから成
り、且つ前記ベース領域(26)表面に前記コレクタ領域(2
8)を複数個設けることによって前記第１及び第２横型NP
Nトランジスタ(5)及び(7)を単一の島領域(25)に形成し
たことを特徴とする。(D) Means for Solving the Problems The present invention has been made in view of the above drawbacks, and the collector current of a transistor that operates according to a difference current is inverted by a first current mirror circuit ( 10 ) to make Second lateral NPN transistor
The first and second lateral NPN transistors (5) and (7), which are configured to be supplied to the bases of (5) and (7) and have their bases and emitters connected in common, are electrically floating island regions. (25), a P-type base region (26) formed on the surface of the island region (25), and an emitter region (27) and a collector region (28) formed on the surface of the base region (26) at a distance from each other. And on the surface of the base region (26), the collector region (2
By providing a plurality of 8), the first and second horizontal NPs
The N transistors (5) and (7) are formed in a single island region (25).
(ホ)作用 本考案に依れば、第１及び第２横型NPNトランジスタ(5)
及び(7)を単一の島領域(25)内に形成出来る為、ＩＣ化
に際して占有面積を小にすることが出来る。また、マル
チ出力形とする為に、第２横型NPNトランジスタの数を
複数にしても、それぞれのエミッタ領域及びコレクタ領
域を共通ベース領域の上に拡散するだけで良いので、占
有面積が極度に増加しない。また、縦型NPNトランジス
タ(9)のコレクタ電流を第１電流ミラー回路(10)で反転
して供給するようにしたので、ＶBE＋ＶCE（ただし、Ｖ
BEはトランジスタのベース・エミッタ間電圧、ＶＣＥは
トランジスタのコレクタ・エミッタ間電圧）の最低電源
電圧で動作させることができる。(E) Operation According to the present invention, the first and second lateral NPN transistors (5)
Since (7) and (7) can be formed in a single island region (25), the occupied area can be reduced when integrated into an IC. Further, since the multi-output type is used, even if the number of the second lateral NPN transistors is plural, it suffices to diffuse each emitter region and collector region onto the common base region, so that the occupied area is extremely increased. do not do. Further, since the collector current of the vertical NPN transistor (9) is inverted and supplied by the first current mirror circuit ( 10 ), V BE + V CE (however, V BE + V CE
BE can be operated at the minimum power supply voltage of the base-emitter voltage of the transistor and V CE is the collector-emitter voltage of the transistor.
(ヘ)実施例 以下、本考案を図面を参照しながら詳細に説明する。(F) Embodiment Hereinafter, the present invention will be described in detail with reference to the drawings.
第１図は本考案の一実施例を示し、(5)はコレクタに電
流源(6)が接続された第１横型NPNトランジスタ、(7)は
ベース及びエミッタが第１横型NPNトランジスタ(5)のベ
ース及びエミッタに夫々接続され、コレクタが抵抗(8)
を介して電源（＋ＶCC）に接続された第２横型NPNトラ
ンジスタ、(9)はベースが第１横型NPNトランジスタ(5)
のコレクタに、エミッタがアースに接続された縦型NPN
トランジスタ、（１０）はコレクタが縦型NPNトランジ
スタ(9)のコレタクに、エミッタが電源（＋ＶCC）に接
続された第１PNPトランジスタ(11)及びこの第１PNPトラ
ンジスタ(11)に電流ミラー関係に接続され、コレクタが
第１横型NPNトランジスタ(5)のベースに接続された第２
PNPトランジスタ(12)とで構成する第１電流ミラー回
路、(13)はベース及びエミッタが第１横型NPNトランジ
スタ(5)のベース及びエミッタに夫々接続され、コレク
タが抵抗(14)を介して電源（＋ＶCC）に接続された第ｎ
横型NPNトランジスタである。FIG. 1 shows an embodiment of the present invention, (5) is a first lateral NPN transistor having a collector connected to a current source (6), and (7) is a first lateral NPN transistor (5) having a base and an emitter. Of the resistor (8)
Second lateral NPN transistor connected to the power supply (+ V CC ) via (9) Base is the first lateral NPN transistor (5)
Vertical NPN with emitter connected to ground on collector
The transistor ( 10 ) is connected to the collector of the vertical NPN transistor (9), and the emitter is connected to the power supply (+ V CC ) to the first PNP transistor (11) and the first PNP transistor (11) in a current mirror relationship. And a second collector whose collector is connected to the base of the first lateral NPN transistor (5).
A first current mirror circuit composed of a PNP transistor (12), a base (13) of which is connected to a base and an emitter of the first lateral NPN transistor (5) and an emitter of which is connected to a power supply via a resistor (14). Nth connected to (+ V CC )
It is a lateral NPN transistor.
第１図の電流ミラー回路の電流反転動作は、縦型NPNト
ランジスタ(9)のベースが第１横型NPNトランジスタ(5)
のコレクタに接続されている為、電流源(6)から第１横
型NPNトランジスタ(5)のコレクタにＩ０の入力電流が供
給されていると、前記入力電流と第１横型NPNトランジ
スタ(5)のコレクタ電流との差電流に応じて縦型NPNトラ
ンジスタ(9)のコレクタ電流が流れ、このコレクタ電流
が第１電流ミラー回路（１０）で反転されて第１及び第
２横型NPNトランジスタ(5)及び(7)のベースに供給され
る為、第２横型NPNトランジスタ(7)のコレクタ電流も略
Ｉ０となり、第１出力端子(15)にコレクタ電流Ｉ０と抵
抗(8)の値とに応じて決まる出力電圧が発生するように
成されている。また、第ｍ出力端子(16)にも、第ｎ横型
NPNトランジスタ(13)のコレクタ電流Ｉ０と抵抗(14)の
値とによって決まる出力電圧が発生する。In the current reversal operation of the current mirror circuit of FIG. 1, the base of the vertical NPN transistor (9) is the first horizontal NPN transistor (5).
Since the current source (6) supplies the input current of I 0 to the collector of the first lateral NPN transistor (5), the input current and the first lateral NPN transistor (5) are connected. The collector current of the vertical NPN transistor (9) flows according to the difference current between the collector current and the collector current, and this collector current is inverted by the first current mirror circuit ( 10 ) to produce the first and second lateral NPN transistors (5). Since the current is supplied to the bases of (7) and (7), the collector current of the second lateral NPN transistor (7) also becomes approximately I 0 , and the collector current I 0 and the value of the resistor (8) are supplied to the first output terminal (15). It is designed to generate an output voltage that is determined accordingly. In addition, the mth output terminal (16) is also connected to the nth horizontal type
An output voltage is generated which is determined by the collector current I 0 of the NPN transistor (13) and the value of the resistor (14).
そして、第１図の電流ミラー回路は、第１及び第２横型
NPNトランジスタ(5)及び(7)の共通ベースと電源（＋Ｖ
CC）との間に第２PNPトランジスタ(12)のコレクタ・エ
ミッタ路が接続されているので、同図から明らかな如
く、ＶBE＋ＶCEの最低電源電圧で動作させることがで
き、低電源電圧で動作する電流ミラー回路と言える。The current mirror circuit of FIG. 1 has the first and second lateral types.
Common base of NPN transistors (5) and (7) and power supply (+ V
Since the collector-emitter path of the second PNP transistor (12) is connected between ( CC ) and CC ), it is possible to operate at the minimum power supply voltage of V BE + V CE and to operate at a low power supply voltage, as is clear from the figure. It can be said that it is a current mirror circuit that operates.
尚、縦型NPNトランジスタ(9)のベースが第１横型NPNト
ランジスタ(5)のコレクタに、第１電流ミラー回路（１
０）の出力端が第１横型NPNトランジスタ(5)のベースに
接続されているので、縦型NPNトランジスタ(9)と第１電
流ミラー回路(10)とで第１横型NPNトランジスタ(5)のコ
レクタ・ベース間負帰還回路を構成し、この負帰還回路
は第１及び第２横型NPNトランジスタ(5)及び(7)のベー
ス電流を一定にする役割を果す。The base of the vertical NPN transistor (9) is connected to the collector of the first horizontal NPN transistor (5) by the first current mirror circuit ( 1
The output terminal of 0 ) is connected to the base of the first lateral NPN transistor (5), so that the vertical NPN transistor (9) and the first current mirror circuit ( 10 ) form the first lateral NPN transistor (5). A negative feedback circuit between the collector and the base is formed, and this negative feedback circuit serves to make the base currents of the first and second lateral NPN transistors (5) and (7) constant.
ところで、横型NPNトランジスタは第２図の断面図の如
き構造を有するものである。同図において、(21)はＰ型
半導体基板、(22)は基板(21)全面に積層して形成したエ
ピタキシャル層、(23)は基板(21)表面に設けたN+型の埋
込層、(24)は埋込層(23)を囲むようにエピタキシャル層
(22)を貫通したP+型の分離領域、(25)は分離領域(24)に
よって島状に分離された島領域、(26)は島領域(25)表面
に形成したＰ型のベース領域、(27)及び(28)はベース領
域(26)表面に互いに離間して形成したN+型のエミッタ領
域及びコレクタ領域であり、島領域(25)は寄生効果を防
ぐ為に何の電位も印加しないフローティング状態で用い
る。By the way, the lateral NPN transistor has a structure as shown in the sectional view of FIG. In the figure, (21) is a P-type semiconductor substrate, (22) is an epitaxial layer formed by stacking on the entire surface of the substrate (21), and (23) is an N + -type buried layer provided on the surface of the substrate (21). , (24) are epitaxial layers surrounding the buried layer (23)
(22) is a P + -type isolation region, (25) is an island region separated by the isolation region (24) into islands, and (26) is a P-type base region formed on the surface of the island region (25) , (27) and (28) are N + -type emitter and collector regions formed separately from each other on the surface of the base region (26), and the island region (25) has no potential in order to prevent parasitic effects. Used in the floating state with no voltage applied.
このような横型NPNトランジスタは、ベース領域(26)を
通常の縦型NPNトランジスタのベース拡散工程で、エミ
ッタ領域(27)及びコレクタ領域(28)を通常の縦型NPNト
ランジスタのエミッタ拡散工程で夫々形成できるので、
バイポーラ型ＩＣに極めて容易に組み込むことができる
ものである。尚、第３図は通常の縦型NPNトランジスタ
の断面構造を示す。これは第１図の縦型NPNトランジス
タ(9)として用いられるものであり、第３図において、
(29)はＰ型ベース領域、(30)はN+型エミッタ領域、(31)
はN+型コレクタコンタクト領域であり、島領域(25)をコ
レクタとして用いるものである。また、斯上した横型NP
Nトランジスタは、エミッタ領域(27)及びコレクタ領域
(28)の面積を等しくできるので、ベース・エミッタ接合
とベース・コレクタ接合とを構造的に対象に形成でき、
それによってエミッタ領域(27)がエミッタとして動作す
る順方向動作とコレクタ領域(28)がエミッタとして動作
する逆方向動作とで諸特性が等しく、双方向スイッチと
して用いて好適なものである。そしてさらに、ベース領
域(26)表面にエミッタ領域(27)とコレクタ領域(28)とを
拡散形成することによってトランジスタを形成できるの
で、ベースを共通とする複数のトランジスタを単一の島
領域に形成することができる。In such a lateral NPN transistor, the base region (26) is formed by the normal vertical NPN transistor base diffusion process, and the emitter region (27) and the collector region (28) are formed by the normal vertical NPN transistor emitter diffusion process. Because it can be formed
It can be incorporated in a bipolar IC very easily. Incidentally, FIG. 3 shows a cross-sectional structure of a normal vertical NPN transistor. This is used as the vertical NPN transistor (9) in FIG. 1, and in FIG.
(29) is a P type base region, (30) is an N + type emitter region, (31)
Is an N + type collector contact region, and uses the island region (25) as a collector. In addition, the horizontal NP
The N-transistor has an emitter region (27) and a collector region.
Since the area of (28) can be made equal, the base-emitter junction and the base-collector junction can be structurally formed,
As a result, the forward region operation in which the emitter region (27) acts as an emitter and the reverse direction action in which the collector region (28) acts as an emitter have the same characteristics and are suitable for use as a bidirectional switch. Further, since a transistor can be formed by diffusing the emitter region (27) and the collector region (28) on the surface of the base region (26), it is possible to form a plurality of transistors having a common base in a single island region. You can
第４図は、上述したように第１図の第１、第２及び第ｎ
横型NPNトランジスタ(5)(7)及び(13)を単一の島領域(2
5)に形成した場合の平面図を示すものである。同図に示
す如く、島領域(25)表面に共通のベース領域(26)を設
け、そのベース領域(26)表面にエミッタ領域(27)とコレ
クタ領域(28)との対を複数個形成することによって第
１、第２及び第ｎ横型NPNトランジスタ(5)(7)及び(13)
を単一の島領域(25)に形成する。その場合、各エミッタ
領域(27)及び各コレクタ領域(28)は、共通のベース領域
(26)表面に拡散形成するので、横型NPNトランジスタの
数の増減は島領域(25)の横幅の変化を招くだけであり、
複数の横型NPNトランジスタをさほど面積を増大させる
こと無く、単一の島領域(25)上に容易に作成することが
できる。そして、単一の島領域(25)に形成した第１、第
２及び第ｎ横型NPNトランジスタ(5)(7)及び(13)と、各
々別個の島領域(25)に形成した第１、第２PNPトランジ
スタ(11)(12)及び縦型NPNトランジスタ(9)とを図示せぬ
配線パターンによって配線し、第１図の回路を得る。
尚、第１、第２及び第ｎ横型NPNトランジスタ(5)(9)及
び(13)間のベース配線は必要無いので、配線パターンの
簡略化も計れる。FIG. 4 shows the first, second, and nth portions of FIG. 1 as described above.
Lateral NPN transistors (5) (7) and (13) are connected to a single island region (2
It is a top view at the time of forming in 5). As shown in the figure, a common base region (26) is provided on the surface of the island region (25), and a plurality of pairs of an emitter region (27) and a collector region (28) are formed on the surface of the base region (26). As a result, the first, second and n-th lateral NPN transistors (5) (7) and (13)
To form a single island region (25). In that case, each emitter region (27) and each collector region (28) must have a common base region.
(26) Since diffusion is formed on the surface, the increase or decrease in the number of lateral NPN transistors only causes a change in the lateral width of the island region (25).
A plurality of lateral NPN transistors can be easily formed on a single island region (25) without increasing the area so much. Then, the first, second and n-th lateral NPN transistors (5), (7) and (13) formed in the single island region (25) and the first and second PNPs formed in the separate island regions (25) respectively. The transistors (11) and (12) and the vertical NPN transistor (9) are wired by a wiring pattern (not shown) to obtain the circuit of FIG.
Since the base wiring between the first, second and n-th lateral NPN transistors (5), (9) and (13) is not necessary, the wiring pattern can be simplified.
第５図は、第１、第２及び第ｎ横型NPNトランジスタ
(5),(7)及び(13)の別の作成方法を示す平面図である。
第５図の場合、例えば第１横型NPNトランジスタ(5)は、
共通ベース領域(26)と、該共通ベース領域(26)に拡散さ
れたエミッタ領域(27)と、該エミッタ領域を囲む様に前
記共通ベース領域(26)に拡散されたコレクタ領域(28)と
によって形成されている。この様な構造にすると、コレ
クタ領域(28)のキャリアの捕獲効率が増大するので、ｈ
FE（電流増幅率）の上昇を計ることが出来る。FIG. 5 shows the first, second and n-th lateral NPN transistors.
It is a top view showing another creation method of (5), (7), and (13).
In the case of FIG. 5, for example, the first lateral NPN transistor (5) is
A common base region (26), an emitter region (27) diffused in the common base region (26), and a collector region (28) diffused in the common base region (26) so as to surround the emitter region. Is formed by. With such a structure, the efficiency of capturing carriers in the collector region (28) is increased, and therefore h
It is possible to measure the increase in FE (current amplification factor).
第６図は、本考案を適用した他の電流ミラー回路を示す
回路図である。同図において、(5)(7)及び(13)は第１、
第２及び第ｎ横型NPNトランジスタ、（１０）は第１、
第２PNPトランジスタ(11)(12)から成る第１電流ミラー
回路、（３２）はコレクタが第１横型NPNトランジスタ
(5)のコレクタに接続されたダイオード接続型の第１NPN
トランジスタ(33)とベース及びエミッタが第１NPNトラ
ンジスタ(33)のベース及びエミッタと共通接続された第
２NPNトランジスタ(34)とから成る第２電流ミラー回
路、(35)(36)はベースが第１、第２NPNトランジスタ(3
3)(34)の共通ベースに、コレクタが第２及び第ｎ横型NP
Nトランジスタ(7)及び(13)のコレクタに接続された補償
トランジスタである。尚、(6)は電流源、(8)(14)は抵
抗、(15)(16)は出力端子である。そして、第１及び第２
電流ミラー回路（１０）及び（３２）は、前記第１横型
NPNトランジスタ(5)のコレクタ・ベース間負帰還回路を
構成し、この負帰還回路は第１及び第２横型NPNトラン
ジスタ(5)及び(7)のベース電流を一定にする役割を果
す。その際第１及び第２電流ミラー回路（１０）及び
（３２）のミラー比を１：１に設定すれば、負帰還回路
のループ利得を小さく保つことが出来、異常発振を生ず
ることが無い。また、電流源(6)が供給する入力電流と
第１横型NPNトランジスタ(5)のコレクタ電流との差電流
をｉｂとすると、補償トランジスタ(35)(36)のコレクタ
電流も略ｉｂとなり、前記差電流分を補償できるので、
整合度合は第１図のものに略等しい。FIG. 6 is a circuit diagram showing another current mirror circuit to which the present invention is applied. In the figure, (5), (7) and (13) are the first,
The second and n-th lateral NPN transistors, ( 10 ) are the first,
The first current mirror circuit composed of the second PNP transistors (11) and (12), ( 32 ) has the collector as the first lateral NPN transistor
Diode-connected first NPN connected to collector of (5)
A second current mirror circuit including a transistor (33) and a second NPN transistor (34) whose base and emitter are commonly connected to the base and emitter of the first NPN transistor (33), and (35) (36) has a first base. , The second NPN transistor (3
3) The common base of (34) has collectors of the 2nd and nth horizontal NPs.
It is a compensation transistor connected to the collectors of N transistors (7) and (13). In addition, (6) is a current source, (8) and (14) are resistors, and (15) and (16) are output terminals. And the first and second
The current mirror circuits ( 10 ) and ( 32 ) are the first horizontal type.
A negative feedback circuit between the collector and the base of the NPN transistor (5) is formed, and this negative feedback circuit serves to make the base currents of the first and second lateral NPN transistors (5) and (7) constant. At this time, if the mirror ratio of the first and second current mirror circuits ( 10 ) and ( 32 ) is set to 1: 1, the loop gain of the negative feedback circuit can be kept small and abnormal oscillation does not occur. If the difference current between the input current supplied from the current source (6) and the collector current of the first lateral NPN transistor (5) is ib, the collector current of the compensation transistors (35) and (36) will also be approximately ib, Since it can compensate for the difference current,
The matching degree is substantially equal to that in FIG.
このように構成した電流ミラー回路においても、第１、
第２及び第ｎ横型NPNトランジスタ(5)(7)及び(13)を単
一の島領域(25)に形成することができる。また、第１、
第２NPNトランジスタ(33)(34)及び補償トランジスタ(3
5)(36)を横型NPNトランジスタで形成し、これらを単一
の島領域に形成することによって、この電流ミラー回路
の占有面積を更に小にできる。Also in the current mirror circuit configured as above, the first,
The second and nth lateral NPN transistors (5), (7) and (13) can be formed in a single island region (25). Also, the first
Second NPN transistor (33) (34) and compensation transistor (3
5) By forming the lateral NPN transistor in (36) and forming them in a single island region, the area occupied by this current mirror circuit can be further reduced.
(ト)考案の効果 以上述べた如く、本考案に依れば、ＩＣ化した際に電流
ミラー回路の占有面積を小にすることが出来る。特に、
マルチ出力形の電流ミラー回路としても、占有面積はそ
れほど増加しないので、出力数が多いほど本考案の効果
は高まる。また、第１乃至第ｎトランジスタのベース結
線に際し、配線パターンを必要としないので、配線パタ
ーンの簡略化を計れる。そして、ＶBE＋ＶCEの電源電圧
で動作し得るので、1.5Ｖや3.0Ｖの電池等を電源として
用いる機器に組み込んで好適な電流ミラー回路を提供で
きる。更に、第５図の実施例の如く、エミッタ領域をコ
レクタ領域に取り囲む構造とすれば、本来ｈFEが低い横
型NPNトランジスタのｈFEの上昇を計ることが出来る。
そして更に、第６図の実施例によれば、不要な発振を起
すことの無い。低電源電圧で動作可能な、占有面積の小
さい電流ミラー回路を提供できる。(G) Effect of the Invention As described above, according to the present invention, the area occupied by the current mirror circuit can be reduced when integrated into an IC. In particular,
Even in the case of a multi-output type current mirror circuit, the occupied area does not increase so much, and the effect of the present invention increases as the number of outputs increases. In addition, since wiring patterns are not required for the base connection of the first to n-th transistors, the wiring patterns can be simplified. Since it can operate with a power supply voltage of V BE + V CE , a suitable current mirror circuit can be provided by incorporating it into a device that uses a 1.5 V or 3.0 V battery or the like as a power supply. Furthermore, if the emitter region is surrounded by the collector region as in the embodiment shown in FIG. 5, the h FE of the lateral NPN transistor, which originally has a low h FE , can be increased.
Furthermore, according to the embodiment of FIG. 6, unnecessary oscillation does not occur. A current mirror circuit that can operate with a low power supply voltage and that occupies a small area can be provided.
第１図は本考案を説明する為の回路図、第２図は横型NP
Nトランジスタを示す断面図、第３図は一般的な縦型NPN
トランジスタを示す断面図、第４図は第１乃至第ｎ横型
NPNトランジスタのパターン配置を示す平面図、第５図
はその他のパターン配置を示す平面図、第６図は本考案
の他の実施例を示す回路図、第７図は従来例を説明する
為の回路図である。 (5)(7)及び(13)は第１、第２及び第ｎ横型NPNトランジ
スタ、(9)は縦型NPNトランジスタ、(10)は第１電流ミラ
ー回路、(25)は島領域、(26)はベース領域、(27)はエミ
ッタ領域、(28)はコレクタ領域である。FIG. 1 is a circuit diagram for explaining the present invention, and FIG. 2 is a horizontal NP.
Sectional view showing N-transistor, Fig. 3 shows general vertical NPN
FIG. 4 is a cross-sectional view showing a transistor, and FIGS.
FIG. 5 is a plan view showing a pattern arrangement of NPN transistors, FIG. 5 is a plan view showing other pattern arrangements, FIG. 6 is a circuit diagram showing another embodiment of the present invention, and FIG. 7 is a conventional example. It is a circuit diagram. (5) (7) and (13) are first, second and nth lateral NPN transistors, (9) is a vertical NPN transistor, ( 10 ) is a first current mirror circuit, (25) is an island region, ( 26) is a base region, (27) is an emitter region, and (28) is a collector region.
Claims (1)
Nトランジスタと、ベース及びエミッタが前記第１横型N
PNトランジスタのベース及びエミッタと共通接続された
第２横型NPNトランジスタと、前記電流源が供給する入
力電流と前記第１横型NPNトランジスタのコレクタ電流
との差電流に応じて動作するNPNトランジスタと、このN
PNトランジスタのコレクタ電流を反転して前記第１及び
第２横型NPNトランジスタのベースに供給する第１電流
ミラー回路とから成り、 前記第１及び第２横型NPNトランジスタは、Ｐ型基板上
に形成したＮ型エピタキシャル層を分離して島領域と
し、該島領域表面にベース拡散で形成した共通のＰ型ベ
ース領域と、該ベース領域表面にエミッタ拡散により互
いに離間して形成したＮ＋型のエミッタ領域及びＮ＋型
のコレクタ領域とで形成し、 且つ第１、第２横型NPNトランジスタのコレクタ領域を
同じベース領域の表面に形成することによって前記第
１、第２横型NPNトランジスタを同じ島領域に形成し、
前記電流源が供給する入力電流を前記第２横型NPNトラ
ンジスタのコレクタに接続される負荷に反転して発生さ
せることを特徴とする電流ミラー回路。1. A first lateral NP having a collector connected to a current source.
The N-transistor, the base and the emitter are the first lateral N
A second lateral NPN transistor commonly connected to a base and an emitter of the PN transistor; an NPN transistor that operates according to a difference current between an input current supplied by the current source and a collector current of the first lateral NPN transistor; N
And a first current mirror circuit for inverting the collector current of the PN transistor and supplying the inverted current to the bases of the first and second lateral NPN transistors, wherein the first and second lateral NPN transistors are formed on a P-type substrate. A common P-type base region formed by base diffusion on the surface of the island region by separating the N-type epitaxial layer into an island region, and an N + -type emitter region formed on the surface of the base region and separated from each other by emitter diffusion And N + type collector regions, and the collector regions of the first and second lateral NPN transistors are formed on the surface of the same base region to form the first and second lateral NPN transistors on the same island region. Then
A current mirror circuit, wherein an input current supplied from the current source is inverted and generated in a load connected to a collector of the second lateral NPN transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987006135U JPH0614496Y2 (en) | 1987-01-20 | 1987-01-20 | Current mirror circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987006135U JPH0614496Y2 (en) | 1987-01-20 | 1987-01-20 | Current mirror circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114511U JPS63114511U (en) | 1988-07-23 |
| JPH0614496Y2 true JPH0614496Y2 (en) | 1994-04-13 |
Family
ID=30788367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987006135U Expired - Lifetime JPH0614496Y2 (en) | 1987-01-20 | 1987-01-20 | Current mirror circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614496Y2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229908A (en) * | 1983-05-27 | 1984-12-24 | Rohm Co Ltd | Current inverting circuit |
-
1987
- 1987-01-20 JP JP1987006135U patent/JPH0614496Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63114511U (en) | 1988-07-23 |
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