JPH06140844A - 電流増幅回路 - Google Patents
電流増幅回路Info
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- JPH06140844A JPH06140844A JP4290447A JP29044792A JPH06140844A JP H06140844 A JPH06140844 A JP H06140844A JP 4290447 A JP4290447 A JP 4290447A JP 29044792 A JP29044792 A JP 29044792A JP H06140844 A JPH06140844 A JP H06140844A
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Abstract
(57)【要約】
【目的】本発明は、回路構成が簡素化されて集積化に好
適し、入力オフセットによる出力電流の誤差を減じ及び
エミッタ抵抗による出力電流への影響を低減する電流増
幅回路を提供することを目的とする。 【構成】本発明は、入力信号により駆動するトランジス
タＱ１１と、カレントミラー回路３及びトランジスタＱ
１７の比較及び負帰還により電流源Ｉcon と同等の電流
が供給されるトランジスタＱ１３と、前記トランジスタ
Ｑ１１とＱ１３により電流値で増幅度が演算されて出力
するトランジスタＱ１２で構成される第１の電流増幅部
と同構成の第２の電流増幅部が並設される電流増幅回路
である。
適し、入力オフセットによる出力電流の誤差を減じ及び
エミッタ抵抗による出力電流への影響を低減する電流増
幅回路を提供することを目的とする。 【構成】本発明は、入力信号により駆動するトランジス
タＱ１１と、カレントミラー回路３及びトランジスタＱ
１７の比較及び負帰還により電流源Ｉcon と同等の電流
が供給されるトランジスタＱ１３と、前記トランジスタ
Ｑ１１とＱ１３により電流値で増幅度が演算されて出力
するトランジスタＱ１２で構成される第１の電流増幅部
と同構成の第２の電流増幅部が並設される電流増幅回路
である。
Description
【０００１】
【産業上の利用分野】本発明は光電流からなる入力信号
を増幅する電流増幅回路に関する。
を増幅する電流増幅回路に関する。
【０００２】
【従来の技術】一般に、光電流が入力される電流増幅回
路として、図５に示すような構成の電流増幅回路があ
る。
路として、図５に示すような構成の電流増幅回路があ
る。
【０００３】この電流増幅回路は、入力端子１，２から
入力信号の電流Ｉin1 、Ｉin2 が入力され、カレントミ
ラー回路１，２を介してトランジスタＱ１にＩin1 ＋Ｉ
ｉｎ２及び、トランジスタＱ３に電流Ｉｉｎ １ 、トラ
ンジスタＱ４に電流Ｉin2 が流れるようになっており、
電流源Ｉcon は、トランジスタＱ２に流れる。
入力信号の電流Ｉin1 、Ｉin2 が入力され、カレントミ
ラー回路１，２を介してトランジスタＱ１にＩin1 ＋Ｉ
ｉｎ２及び、トランジスタＱ３に電流Ｉｉｎ １ 、トラ
ンジスタＱ４に電流Ｉin2 が流れるようになっており、
電流源Ｉcon は、トランジスタＱ２に流れる。
【０００４】また、トランジスタＱ１，Ｑ２のベースは
電圧源Ｖ1 にそれぞれ接続され、トランジスタＱ４のエ
ミッタはバッファアンプＢＦ３を介して、トランジスタ
Ｑ５のエミッタに接続され、トランジスタＱ３のエミッ
タはバッファアンプＢＦ４を介して、トランジスタＱ１
６のエミッタに接続される。前記バッファアンプＢＦ
１，ＢＦ２は、トランジスタＱ３，Ｑ４，５，Ｑ６の各
ベース電流を無視できるように設けられている。従っ
て、前記トランジスタＱ５，Ｑ６に流れる出力電流をＩ
out1，Ｉout2とすると、
電圧源Ｖ1 にそれぞれ接続され、トランジスタＱ４のエ
ミッタはバッファアンプＢＦ３を介して、トランジスタ
Ｑ５のエミッタに接続され、トランジスタＱ３のエミッ
タはバッファアンプＢＦ４を介して、トランジスタＱ１
６のエミッタに接続される。前記バッファアンプＢＦ
１，ＢＦ２は、トランジスタＱ３，Ｑ４，５，Ｑ６の各
ベース電流を無視できるように設けられている。従っ
て、前記トランジスタＱ５，Ｑ６に流れる出力電流をＩ
out1，Ｉout2とすると、
【０００５】
【数１】 となる。前式より、Ｉcon ／（Ｉin1 ＋Ｉin2 ）倍され
た出力電流を得ることができる。
た出力電流を得ることができる。
【０００６】
【発明が解決しようとする課題】しかし、前述した従来
の電流増幅回路は、バッファアンプＢＦ１，ＢＦ２，Ｂ
Ｆ３，ＢＦ４を設けると、カレントミラー回路１，２が
介在することで入力オフセット、トランジスタの相対誤
差により出力電流に誤差を生じる。
の電流増幅回路は、バッファアンプＢＦ１，ＢＦ２，Ｂ
Ｆ３，ＢＦ４を設けると、カレントミラー回路１，２が
介在することで入力オフセット、トランジスタの相対誤
差により出力電流に誤差を生じる。
【０００７】また、入力電流が過大になると、トランジ
スタＱ１に流れるＩin1 ＋Ｉin2 が大きくなり、トラン
ジスタＱ１のコンタクト抵抗が無視できなくなり、出力
電流の誤差の無視できなくなる。
スタＱ１に流れるＩin1 ＋Ｉin2 が大きくなり、トラン
ジスタＱ１のコンタクト抵抗が無視できなくなり、出力
電流の誤差の無視できなくなる。
【０００８】そこで本発明は、回路構成が簡素化されて
集積化に好適し、入力オフセットによる出力電流の誤差
を減じ及びエミッタ抵抗による出力電流への影響を低減
する電流増幅回路を提供することを目的とする。
集積化に好適し、入力オフセットによる出力電流の誤差
を減じ及びエミッタ抵抗による出力電流への影響を低減
する電流増幅回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために、第１，第２，第３のトランジスタのベース
が共通接続され、前記第１のトランジスタのコレクタ，
ベースに、第１の入力端子が接続され、前記第２のトラ
ンジスタのコレクタに第１の出力端子が設けられた第１
の増幅手段と、第４，第５，第６のトランジスタのベー
スが共通接続され、前記第４のトランジスタのコレク
タ，ベースに第２の入力端子が接続され、前記第５のト
ランジスタのコレクタに第２の出力端子が設けられた第
２の増幅手段と、前記第１，第２の増幅手段の第１，第
４のトランジスタの各エミッタに接続される電圧源と、
前記第１，第２の増幅手段の第３，第６のトランジスタ
の各コレクタにカレントミラー回路の入力端が接続さ
れ、第７のトランジスタのベースに該カレントミラー回
路の出力端及び定電流源が接続され、コレクタが接地さ
れ、エミッタが前記第１，第２の増幅手段の第２，第
３，第５，第６のトランジスタの各エミッタに接続され
る定電流制御手段とで構成された電流増幅回路を提供す
る。
するために、第１，第２，第３のトランジスタのベース
が共通接続され、前記第１のトランジスタのコレクタ，
ベースに、第１の入力端子が接続され、前記第２のトラ
ンジスタのコレクタに第１の出力端子が設けられた第１
の増幅手段と、第４，第５，第６のトランジスタのベー
スが共通接続され、前記第４のトランジスタのコレク
タ，ベースに第２の入力端子が接続され、前記第５のト
ランジスタのコレクタに第２の出力端子が設けられた第
２の増幅手段と、前記第１，第２の増幅手段の第１，第
４のトランジスタの各エミッタに接続される電圧源と、
前記第１，第２の増幅手段の第３，第６のトランジスタ
の各コレクタにカレントミラー回路の入力端が接続さ
れ、第７のトランジスタのベースに該カレントミラー回
路の出力端及び定電流源が接続され、コレクタが接地さ
れ、エミッタが前記第１，第２の増幅手段の第２，第
３，第５，第６のトランジスタの各エミッタに接続され
る定電流制御手段とで構成された電流増幅回路を提供す
る。
【００１０】また、第１，第２，第３のトランジスタの
ベースが共通接続され、前記第１のトランジスタのコレ
クタ，ベースに、第１の入力端子が接続され、前記第２
のトランジスタのコレクタに第１の出力端子が設けられ
た第１の増幅手段と、第４，第５，第６のトランジスタ
のベースが共通接続され、前記第４のトランジスタのコ
レクタ，ベースに第２の入力端子が接続され、前記第５
のトランジスタのコレクタに第２の出力端子が設けられ
た第２の増幅手段と、前記第１，第２の増幅手段の第
１，第４のトランジスタの各エミッタに接続される第１
の電圧源と、第８のトランジスタのエミッタが前記第
１，第２の増幅手段の第１，第４のトランジスタの各コ
レクタに接続され、第９のトランジスタのエミッタが定
電流源を介して接地され、前記第８，第９のトランジス
タのベースが共通接続されて第２の電源に接続され、差
動増幅器の非反転端子が前記第８のトランジスタのエミ
ッタに接続され、反転端子が前記第９のトランジスタの
エミッタに接続され、出力端が前記第１，第２の増幅手
段の第２，第３，第５，第６のトランジスタの各エミッ
タに接続される定電流制御手段とで構成された電流増幅
回路を提供する。
ベースが共通接続され、前記第１のトランジスタのコレ
クタ，ベースに、第１の入力端子が接続され、前記第２
のトランジスタのコレクタに第１の出力端子が設けられ
た第１の増幅手段と、第４，第５，第６のトランジスタ
のベースが共通接続され、前記第４のトランジスタのコ
レクタ，ベースに第２の入力端子が接続され、前記第５
のトランジスタのコレクタに第２の出力端子が設けられ
た第２の増幅手段と、前記第１，第２の増幅手段の第
１，第４のトランジスタの各エミッタに接続される第１
の電圧源と、第８のトランジスタのエミッタが前記第
１，第２の増幅手段の第１，第４のトランジスタの各コ
レクタに接続され、第９のトランジスタのエミッタが定
電流源を介して接地され、前記第８，第９のトランジス
タのベースが共通接続されて第２の電源に接続され、差
動増幅器の非反転端子が前記第８のトランジスタのエミ
ッタに接続され、反転端子が前記第９のトランジスタの
エミッタに接続され、出力端が前記第１，第２の増幅手
段の第２，第３，第５，第６のトランジスタの各エミッ
タに接続される定電流制御手段とで構成された電流増幅
回路を提供する。
【００１１】さらに、第１０のトランジスタのエミッタ
に第１の入力端子、第２，第３のトランジスタのベース
が接続され、前記第２のトランジスタのコレクタに第１
の出力端子が設けられた第１の増幅手段と、第１１のト
ランジスタのエミッタに第２の入力端子、第５，第６の
トランジスタのベースが接続され、前記第５のトランジ
スタのコレクタに第２の出力端子が設けられた第２の増
幅手段と、前記第３，第４の増幅手段の第１０，第１１
のトランジスタのベース，コレクタに接続される電圧源
と、前記第３，第４の増幅手段の第３，第６のトランジ
スタの各コレクタにカレントミラー回路の入力端が接続
され、第７のトランジスタのベースに該カレントミラー
回路の出力端及び定電流源が接続され、コレクタが接地
され、エミッタが前記第１，第２の増幅手段の第２，第
３，第５，第６のトランジスタの各エミッタに接続され
る定電流制御手段とで構成された電流増幅回路を提供す
る。
に第１の入力端子、第２，第３のトランジスタのベース
が接続され、前記第２のトランジスタのコレクタに第１
の出力端子が設けられた第１の増幅手段と、第１１のト
ランジスタのエミッタに第２の入力端子、第５，第６の
トランジスタのベースが接続され、前記第５のトランジ
スタのコレクタに第２の出力端子が設けられた第２の増
幅手段と、前記第３，第４の増幅手段の第１０，第１１
のトランジスタのベース，コレクタに接続される電圧源
と、前記第３，第４の増幅手段の第３，第６のトランジ
スタの各コレクタにカレントミラー回路の入力端が接続
され、第７のトランジスタのベースに該カレントミラー
回路の出力端及び定電流源が接続され、コレクタが接地
され、エミッタが前記第１，第２の増幅手段の第２，第
３，第５，第６のトランジスタの各エミッタに接続され
る定電流制御手段とで構成された電流増幅回路を提供す
る。
【００１２】
【作用】以上のような構成の電流増幅回路は、定電流制
御手段すなわち、入力電流にカレントミラー回路を介在
させて、負帰還により、所定電流源Ｉcon と比較され、
同じ電流値に基づき、入力電流の総和に対して、Ｉcon
／（Ｉin1 ＋Ｉin2 ）倍された電流信号に増幅され出力
される。
御手段すなわち、入力電流にカレントミラー回路を介在
させて、負帰還により、所定電流源Ｉcon と比較され、
同じ電流値に基づき、入力電流の総和に対して、Ｉcon
／（Ｉin1 ＋Ｉin2 ）倍された電流信号に増幅され出力
される。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１には、本発明による第１実施例として
の電流増幅回路の構成を示し説明する。
に説明する。図１には、本発明による第１実施例として
の電流増幅回路の構成を示し説明する。
【００１４】この電流増幅回路においては、第１の電流
増幅部と第２の電流増幅部が並設され、これらの電流増
幅部には、カレントミラー回路がそれぞれ介在して、電
流源Ｉcon と比較され、同じ電流になるまで負帰還がか
かるように構成されている。前記第１の電流増幅部は、
トランジスタＱ１１のコレクタが入力端子１に接続さ
れ、エミッタが電圧源Ｖ1 を介して接地され、ベースが
トランジスタＱ１２，Ｑ１３の各ベース及びトランジス
タＱ１１のコレクタに接続される。
増幅部と第２の電流増幅部が並設され、これらの電流増
幅部には、カレントミラー回路がそれぞれ介在して、電
流源Ｉcon と比較され、同じ電流になるまで負帰還がか
かるように構成されている。前記第１の電流増幅部は、
トランジスタＱ１１のコレクタが入力端子１に接続さ
れ、エミッタが電圧源Ｖ1 を介して接地され、ベースが
トランジスタＱ１２，Ｑ１３の各ベース及びトランジス
タＱ１１のコレクタに接続される。
【００１５】前記トランジスタＱ１２のコレクタには出
力端子１が設けられ、前記トランジスタＱ１３のコレク
タは前記カレントミラー回路３の一端に接続され、それ
ぞれのエミッタは、ＰＮＰトランジスタＱ１７のエミッ
タに接続している。
力端子１が設けられ、前記トランジスタＱ１３のコレク
タは前記カレントミラー回路３の一端に接続され、それ
ぞれのエミッタは、ＰＮＰトランジスタＱ１７のエミッ
タに接続している。
【００１６】同様に第２の電流増幅部は、トランジスタ
Ｑ１４のコレクタが入力端子２に接続され、エミッタが
電圧源Ｖ1 を介して接地され、ベースがトランジスタＱ
１５，Ｑ１６の各ベース及びトランジスタＱ１４のコレ
クタに接続される。前記トランジスタＱ１５のコレクタ
には、出力端子２が設けられ、前記トランジスタＱ１６
のコレクタは前記カレントミラー回路３の一端に接続さ
れ、それぞれのエミッタは、前記トランジスタＱ１７の
エミッタに接続している。
Ｑ１４のコレクタが入力端子２に接続され、エミッタが
電圧源Ｖ1 を介して接地され、ベースがトランジスタＱ
１５，Ｑ１６の各ベース及びトランジスタＱ１４のコレ
クタに接続される。前記トランジスタＱ１５のコレクタ
には、出力端子２が設けられ、前記トランジスタＱ１６
のコレクタは前記カレントミラー回路３の一端に接続さ
れ、それぞれのエミッタは、前記トランジスタＱ１７の
エミッタに接続している。
【００１７】前記カレントミラー回路３の他端は定電流
源Ｉcon を介して接地される。また前記トランジスタ１
７は、ベースが前記カレントミラー回路３の他端に接続
され、コレクタが前記定電流源Ｉcon の出力側、すなわ
ち接地される。
源Ｉcon を介して接地される。また前記トランジスタ１
７は、ベースが前記カレントミラー回路３の他端に接続
され、コレクタが前記定電流源Ｉcon の出力側、すなわ
ち接地される。
【００１８】このように構成された電流増幅回路は、入
力端子１には入力電流Ｉin1 が入力され、入力端子２に
は入力電流Ｉin2 が入力され、それぞれトランジスタＱ
１１，Ｑ１４のコレクタに入力される。
力端子１には入力電流Ｉin1 が入力され、入力端子２に
は入力電流Ｉin2 が入力され、それぞれトランジスタＱ
１１，Ｑ１４のコレクタに入力される。
【００１９】また、第１の電流増幅部のトランジスタＱ
１３のコレクタと第２の電流増幅部のトランジスタＱ１
６のコレクタに流れる電流は、カレントミラー回路を介
在して、電流源Ｉcon と比較され、同じ電流値になるま
で、トランジスタＱ１７を介して、トランジスタＱ１
２，Ｑ１３，Ｑ１５，Ｑ１６に負帰還される。
１３のコレクタと第２の電流増幅部のトランジスタＱ１
６のコレクタに流れる電流は、カレントミラー回路を介
在して、電流源Ｉcon と比較され、同じ電流値になるま
で、トランジスタＱ１７を介して、トランジスタＱ１
２，Ｑ１３，Ｑ１５，Ｑ１６に負帰還される。
【００２０】また、前記電圧源Ｖ1 の値は、電流源Ｉco
n が飽和状態に至らないように設定される。従って、前
記出力端子１に流れる電流をＩout1、出力端子２に流れ
る電流をＩout2とすると、
n が飽和状態に至らないように設定される。従って、前
記出力端子１に流れる電流をＩout1、出力端子２に流れ
る電流をＩout2とすると、
【００２１】
【数２】
【００２２】よって、入力電流に対して、Ｉcon ／（Ｉ
in1 ＋Ｉin2 ）倍された出力電流になる。本実施例で
は、電流値で増幅度が演算されるため、従来備えられて
いたバッファアンプが不要になり、従来、これらのバッ
ファアンプの特性が影響させていた出力電流への誤差
は、付加されなくなる。また本実施例の構成によれば、
入力電流が最大となっても、電流Ｉin1 ＋Ｉin2 の流れ
るトランジスタが無く、出力電流の誤差もなくなる。
in1 ＋Ｉin2 ）倍された出力電流になる。本実施例で
は、電流値で増幅度が演算されるため、従来備えられて
いたバッファアンプが不要になり、従来、これらのバッ
ファアンプの特性が影響させていた出力電流への誤差
は、付加されなくなる。また本実施例の構成によれば、
入力電流が最大となっても、電流Ｉin1 ＋Ｉin2 の流れ
るトランジスタが無く、出力電流の誤差もなくなる。
【００２３】次に図２には、本発明の第２実施例として
の電流増幅回路の構成を示し説明する。ここで、第２実
施例の構成部材で図１に示す構成部材と同等の部材には
同じ参照符号を付しその説明を省略する。
の電流増幅回路の構成を示し説明する。ここで、第２実
施例の構成部材で図１に示す構成部材と同等の部材には
同じ参照符号を付しその説明を省略する。
【００２４】この電流増幅回路は、第１の電流増幅部と
第２の電流増幅部が並設され、第１実施例におけるカレ
ントミラー回路３及びトランジスタＱ１７の代りに、差
動増幅器４及びトランジスタＱ１８，Ｑ１９を用いて、
前記トランジスタＱ１８，Ｑ１９により電圧に変換し、
この電圧差が無くなるように差動増幅器４でトランジス
タＱ１２，Ｑ１３，Ｑ１５，Ｑ１６にそれぞれ負帰還を
掛けているものである。従って、この電流増幅回路の増
幅動作は、第１実施例の電流増幅回路の増幅動作と、ほ
ぼ同等であり、説明は省略する。
第２の電流増幅部が並設され、第１実施例におけるカレ
ントミラー回路３及びトランジスタＱ１７の代りに、差
動増幅器４及びトランジスタＱ１８，Ｑ１９を用いて、
前記トランジスタＱ１８，Ｑ１９により電圧に変換し、
この電圧差が無くなるように差動増幅器４でトランジス
タＱ１２，Ｑ１３，Ｑ１５，Ｑ１６にそれぞれ負帰還を
掛けているものである。従って、この電流増幅回路の増
幅動作は、第１実施例の電流増幅回路の増幅動作と、ほ
ぼ同等であり、説明は省略する。
【００２５】次に図３には、本発明の第３実施例として
の電流増幅回路の構成を示し説明する。ここで、第３実
施例の構成部材で図１に示す構成部材と同等の部材には
同じ参照符号を付しその説明を省略する。
の電流増幅回路の構成を示し説明する。ここで、第３実
施例の構成部材で図１に示す構成部材と同等の部材には
同じ参照符号を付しその説明を省略する。
【００２６】この第３実施例の電流増幅回路は、第１の
電流増幅部と第２の電流増幅部が並設され、これらの電
流増幅部には、カレントミラー回路がそれぞれ介在し
て、電流源Ｉcon と比較され、同じ電流になるまで負帰
還がかかるように構成されている。この電流増幅回路
は、前述した第１実施例の入力電流の向きが逆になった
場合の回路構成であり、電流増幅部のみ構成が異なって
いる。
電流増幅部と第２の電流増幅部が並設され、これらの電
流増幅部には、カレントミラー回路がそれぞれ介在し
て、電流源Ｉcon と比較され、同じ電流になるまで負帰
還がかかるように構成されている。この電流増幅回路
は、前述した第１実施例の入力電流の向きが逆になった
場合の回路構成であり、電流増幅部のみ構成が異なって
いる。
【００２７】この電流増幅回路の第３の電流増幅部は、
トランジスタＱ２１のコレクタ及びベースは、電圧源Ｖ
1 に接続され、エミッタには入力端子１が設けられてい
る。前記トランジスタＱ２１のエミッタには、トランジ
スタＱ２２，Ｑ２３の各ベースが接続される。前記トラ
ンジスタＱ２２のコレクタには、出力端子１が設けら
れ、前記トランジスタＱ２３のコレクタはカレントミラ
ー回路３の一端に接続され、それぞれのエミッタはトラ
ンジスタＱ１７のエミッタに接続される。
トランジスタＱ２１のコレクタ及びベースは、電圧源Ｖ
1 に接続され、エミッタには入力端子１が設けられてい
る。前記トランジスタＱ２１のエミッタには、トランジ
スタＱ２２，Ｑ２３の各ベースが接続される。前記トラ
ンジスタＱ２２のコレクタには、出力端子１が設けら
れ、前記トランジスタＱ２３のコレクタはカレントミラ
ー回路３の一端に接続され、それぞれのエミッタはトラ
ンジスタＱ１７のエミッタに接続される。
【００２８】同様に第４の電流増幅部は、トランジスタ
Ｑ２４のコレクタ及びベースは、電圧源Ｖ1 に接続さ
れ、エミッタには入力端子２が設けられている。前記ト
ランジスタＱ２４のエミッタには、トランジスタＱ２
５，Ｑ２６の各ベースが接続される。前記トランジスタ
Ｑ２５のコレクタには、出力端子２が設けられ、前記ト
ランジスタＱ２６のコレクタはカレントミラー回路３の
一端に接続され、それぞれのエミッタはトランジスタＱ
１７のエミッタに接続される。このように構成された電
流増幅回路は、第１実施例とは電流の向きが逆になった
入力信号に対して、第１実施例の場合と同等の動作を行
う。
Ｑ２４のコレクタ及びベースは、電圧源Ｖ1 に接続さ
れ、エミッタには入力端子２が設けられている。前記ト
ランジスタＱ２４のエミッタには、トランジスタＱ２
５，Ｑ２６の各ベースが接続される。前記トランジスタ
Ｑ２５のコレクタには、出力端子２が設けられ、前記ト
ランジスタＱ２６のコレクタはカレントミラー回路３の
一端に接続され、それぞれのエミッタはトランジスタＱ
１７のエミッタに接続される。このように構成された電
流増幅回路は、第１実施例とは電流の向きが逆になった
入力信号に対して、第１実施例の場合と同等の動作を行
う。
【００２９】次に図４には、本発明の第４実施例として
の電流増幅回路の構成を示し説明する。この電流増幅回
路は、第５の電流増幅部とだ第６の電流増幅部が並設さ
れ定電流と比較するためのカレントミラー回路５が設け
られている。
の電流増幅回路の構成を示し説明する。この電流増幅回
路は、第５の電流増幅部とだ第６の電流増幅部が並設さ
れ定電流と比較するためのカレントミラー回路５が設け
られている。
【００３０】この電流増幅回路の第５の電流増幅部にお
いては、入力端子１がトランジスタＱ３１のコレクタ，
ベース及び差動増幅器６の入力端子（−）に接続され
る。前記差動増幅器６の入力端子（＋）は、電圧源Ｖ1
に接続され、出力端は前記トランジスタＱ３１のエミッ
タ及びトランジスタＱ３２，Ｑ３３の各エミッタに接続
される。前記トランジスタＱ３２のコレクタには、出力
端子１が設けられ、前記トランジスタＱ３３のコレクタ
は前記カレントミラー回路５の一端に接続され、各ベー
スは共通接続されて前記カレントミラー回路５の一端
（トランジスタＱ３３のコレクタ）に接続される。
いては、入力端子１がトランジスタＱ３１のコレクタ，
ベース及び差動増幅器６の入力端子（−）に接続され
る。前記差動増幅器６の入力端子（＋）は、電圧源Ｖ1
に接続され、出力端は前記トランジスタＱ３１のエミッ
タ及びトランジスタＱ３２，Ｑ３３の各エミッタに接続
される。前記トランジスタＱ３２のコレクタには、出力
端子１が設けられ、前記トランジスタＱ３３のコレクタ
は前記カレントミラー回路５の一端に接続され、各ベー
スは共通接続されて前記カレントミラー回路５の一端
（トランジスタＱ３３のコレクタ）に接続される。
【００３１】同様に第６の電流増幅部においては、入力
端子２がトランジスタＱ３４のコレクタ，ベース及び差
動増幅器７の入力端子（−）に接続される。前記差動増
幅器７の入力端子（＋）は、電圧源Ｖ1 に接続され、出
力端は前記トランジスタＱ３３のエミッタ及びトランジ
スタＱ３５，Ｑ３６の各エミッタに接続される。前記ト
ランジスタＱ３５のコレクタには、出力端子２が設けら
れ、前記トランジスタＱ３６のコレクタは前記カレント
ミラー回路５の一端に接続され、各ベースは共通接続さ
れて前記カレントミラー回路５の一端（トランジスタＱ
３６のコレクタ）に接続される。このように構成された
電流増幅回路は、寄生の入力容量が大きい場合に、周波
数特性の劣化を防止するものである。
端子２がトランジスタＱ３４のコレクタ，ベース及び差
動増幅器７の入力端子（−）に接続される。前記差動増
幅器７の入力端子（＋）は、電圧源Ｖ1 に接続され、出
力端は前記トランジスタＱ３３のエミッタ及びトランジ
スタＱ３５，Ｑ３６の各エミッタに接続される。前記ト
ランジスタＱ３５のコレクタには、出力端子２が設けら
れ、前記トランジスタＱ３６のコレクタは前記カレント
ミラー回路５の一端に接続され、各ベースは共通接続さ
れて前記カレントミラー回路５の一端（トランジスタＱ
３６のコレクタ）に接続される。このように構成された
電流増幅回路は、寄生の入力容量が大きい場合に、周波
数特性の劣化を防止するものである。
【００３２】以上説明したように本実施例の電流増幅回
路においては、従来、設けられていたバッファ回路が不
要になり、回路構成が簡略化され、集積化するのに好適
する。また、入力オフセットによる出力電流の誤差がな
くなる。さらに、入力電流の総和電流の流れるトランジ
スタが無いため、従来生じていたエミッタ抵抗による出
力電流への影響を低減することができる。
路においては、従来、設けられていたバッファ回路が不
要になり、回路構成が簡略化され、集積化するのに好適
する。また、入力オフセットによる出力電流の誤差がな
くなる。さらに、入力電流の総和電流の流れるトランジ
スタが無いため、従来生じていたエミッタ抵抗による出
力電流への影響を低減することができる。
【００３３】なお、本実施例では、電流増幅部の構成に
ＮＰＮトランジスタを用いたが、これに限定されるもの
ではなく、ＰＮＰトランジスタを用いても同様の効果が
得られることは勿論のことである。また本発明は、前述
した実施例に限定されるものではなく、他にも発明の要
旨を逸脱しない範囲で種々の変形や応用が可能であるこ
とは勿論である。
ＮＰＮトランジスタを用いたが、これに限定されるもの
ではなく、ＰＮＰトランジスタを用いても同様の効果が
得られることは勿論のことである。また本発明は、前述
した実施例に限定されるものではなく、他にも発明の要
旨を逸脱しない範囲で種々の変形や応用が可能であるこ
とは勿論である。
【００３４】
【発明の効果】以上詳述したように本発明によれば、バ
ッファ回路が不要になり、回路構成が簡素化されて集積
化に好適し、入力オフセットによる出力電流の誤差を減
じ及びエミッタ抵抗による出力電流への影響を低減する
電流増幅回路をを提供することができる。
ッファ回路が不要になり、回路構成が簡素化されて集積
化に好適し、入力オフセットによる出力電流の誤差を減
じ及びエミッタ抵抗による出力電流への影響を低減する
電流増幅回路をを提供することができる。
【図１】図１は、本発明による第１実施例としての電流
増幅回路の構成を示す図である。
増幅回路の構成を示す図である。
【図２】図２は、本発明による第２実施例としての電流
増幅回路の構成を示す図である。
増幅回路の構成を示す図である。
【図３】図３は、本発明による第３実施例としての電流
増幅回路の構成を示す図である。
増幅回路の構成を示す図である。
【図４】図４は、本発明による第４実施例としての電流
増幅回路の構成を示す図である。
増幅回路の構成を示す図である。
【図５】図５は、従来の光電流が入力するための電流増
幅回路の構成を示す図である。
幅回路の構成を示す図である。
１，２…入力端子、３，５…カレントミラー回路、４，
６，７…差動増幅器、Ｑ１〜Ｑ６，Ｑ１１〜Ｑ１９，Ｑ
２１〜Ｑ２７，Ｑ３１〜Ｑ３６…トランジスタ、ＢＦ１
〜ＢＦ４…バッファアンプ。
６，７…差動増幅器、Ｑ１〜Ｑ６，Ｑ１１〜Ｑ１９，Ｑ
２１〜Ｑ２７，Ｑ３１〜Ｑ３６…トランジスタ、ＢＦ１
〜ＢＦ４…バッファアンプ。
Claims (3)
- 【請求項１】 第１，第２，第３のトランジスタのベー
スが共通接続され、前記第１のトランジスタのコレク
タ，ベースに、第１の入力端子が接続され、前記第２の
トランジスタのコレクタに第１の出力端子が設けられた
第１の増幅手段と、 第４，第５，第６のトランジスタのベースが共通接続さ
れ、前記第４のトランジスタのコレクタ，ベースに第２
の入力端子が接続され、前記第５のトランジスタのコレ
クタに第２の出力端子が設けられた第２の増幅手段と、 前記第１，第２の増幅手段の第１，第４のトランジスタ
の各エミッタに接続される電圧源と、 前記第１，第２の増幅手段の第３，第６のトランジスタ
の各コレクタにカレントミラー回路の入力端が接続さ
れ、第７のトランジスタのベースに該カレントミラー回
路の出力端及び定電流源が接続され、コレクタが接地さ
れ、エミッタが前記第１，第２の増幅手段の第２，第
３，第５，第６のトランジスタの各エミッタに接続され
る定電流制御手段とを具備することを特徴とする電流増
幅回路。 - 【請求項２】 第１，第２，第３のトランジスタのベー
スが共通接続され、前記第１のトランジスタのコレク
タ，ベースに、第１の入力端子が接続され、前記第２の
トランジスタのコレクタに第１の出力端子が設けられた
第１の増幅手段と、 第４，第５，第６のトランジスタのベースが共通接続さ
れ、前記第４のトランジスタのコレクタ，ベースに第２
の入力端子が接続され、前記第５のトランジスタのコレ
クタに第２の出力端子が設けられた第２の増幅手段と、 前記第１，第２の増幅手段の第１，第４のトランジスタ
の各エミッタに接続される第１の電圧源と、 第８のトランジスタのエミッタが前記第１，第２の増幅
手段の第１，第４のトランジスタの各コレクタに接続さ
れ、第９のトランジスタのエミッタが定電流源を介して
接地され、前記第８，第９のトランジスタのベースが共
通接続されて第２の電源に接続され、差動増幅器の非反
転端子が前記第８のトランジスタのエミッタに接続さ
れ、反転端子が前記第９のトランジスタのエミッタに接
続され、出力端が前記第１，第２の増幅手段の第２，第
３，第５，第６のトランジスタの各エミッタに接続され
る定電流制御手段とを具備することを特徴とする電流増
幅回路。 - 【請求項３】 第１０のトランジスタのエミッタに第１
の入力端子、第２，第３のトランジスタのベースが接続
され、前記第２のトランジスタのコレクタに第１の出力
端子が設けられた第１の増幅手段と、 第１１のトランジスタのエミッタに第２の入力端子、第
５，第６のトランジスタのベースが接続され、前記第５
のトランジスタのコレクタに第２の出力端子が設けられ
た第２の増幅手段と、 前記第３，第４の増幅手段の第１０，第１１のトランジ
スタのベース，コレクタに接続される電圧源と、 前記第３，第４の増幅手段の第３，第６のトランジスタ
の各コレクタにカレントミラー回路の入力端が接続さ
れ、第７のトランジスタのベースに該カレントミラー回
路の出力端及び定電流源が接続され、コレクタが接地さ
れ、エミッタが前記第１，第２の増幅手段の第２，第
３，第５，第６のトランジスタの各エミッタに接続され
る定電流制御手段とを具備することを特徴とする電流増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290447A JPH06140844A (ja) | 1992-10-28 | 1992-10-28 | 電流増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290447A JPH06140844A (ja) | 1992-10-28 | 1992-10-28 | 電流増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140844A true JPH06140844A (ja) | 1994-05-20 |
Family
ID=17756154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4290447A Withdrawn JPH06140844A (ja) | 1992-10-28 | 1992-10-28 | 電流増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140844A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618786B1 (ko) * | 1997-09-12 | 2006-12-13 | 삼성전자주식회사 | 전류원을 사용하는 전류증폭장치 |
| US7834694B2 (en) | 2007-12-25 | 2010-11-16 | Fujitsu Limited | Differential current mirror circuit |
-
1992
- 1992-10-28 JP JP4290447A patent/JPH06140844A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618786B1 (ko) * | 1997-09-12 | 2006-12-13 | 삼성전자주식회사 | 전류원을 사용하는 전류증폭장치 |
| US7834694B2 (en) | 2007-12-25 | 2010-11-16 | Fujitsu Limited | Differential current mirror circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |