JPH06140500A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH06140500A JPH06140500A JP7866292A JP7866292A JPH06140500A JP H06140500 A JPH06140500 A JP H06140500A JP 7866292 A JP7866292 A JP 7866292A JP 7866292 A JP7866292 A JP 7866292A JP H06140500 A JPH06140500 A JP H06140500A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＭＩＳ型半導体装置に係
り、特に極めて狭いチャネル幅を有するＭＩＳ電界効果
トランジスタの形成を可能とした微細な素子分離構造に
関する。従来、ＭＩＳ型半導体集積回路の素子分離領域
の形成は、窒化膜を使用した選択酸化法による、いわゆ
るＬＯＣＯＳ法によりおこなわれてきたが、極めて集積
度が上昇している今日、ＬＯＣＯＳ法においては必ず生
じてしまうストレスを誘因するバーズビークにより、素
子分離領域の微細化が困難であったこと、又、ＭＩＳ電
界効果トランジスタのチャネル幅を微細に形成した場
合、素子分離領域の下に形成するチャネルストッパー領
域の不純物が横方向にも拡散し、ＭＩＳ電界効果トラン
ジスタのチャネル領域を高濃度にしてしまうため、閾値
電圧が電源電圧を越えるほどになるので狭チャネルのＭ
ＩＳ電界効果トランジスタの形成が困難であったこと等
の問題が高集積化への妨げになってきている。そこで、
バーズビークのない微細な素子分離領域が形成でき、電
流リークを抑制した狭チャネルのＭＩＳ電界効果トラン
ジスタの形成を実現できる素子分離構造の出現が要望さ
れている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MIS type semiconductor device, and more particularly to a fine element isolation structure capable of forming a MIS field effect transistor having an extremely narrow channel width. Conventionally, the formation of the element isolation region of the MIS type semiconductor integrated circuit has been performed by the so-called LOCOS method, which is a selective oxidation method using a nitride film. It was difficult to miniaturize the element isolation region due to the bird's beak that causes the generated stress. Also, when the channel width of the MIS field effect transistor was made fine, a channel stopper region formed below the element isolation region was formed. Impurity diffuses in the lateral direction and makes the channel region of the MIS field effect transistor highly concentrated, so that the threshold voltage exceeds the power supply voltage.
Problems such as difficulty in forming the IS field effect transistor have become obstacles to high integration. Therefore,
There is a demand for the appearance of an element isolation structure capable of forming a fine element isolation region without bird's beaks and realizing the formation of a narrow channel MIS field effect transistor in which current leakage is suppressed.
【０００２】[0002]
【従来の技術】図５(a)、(b) は従来の半導体装置の模式
側断面図［(a) はチャネル長方向、(b)はチャネル幅方
向］で、51はｐ- 型シリコン(Si)基板、52はｐ型チャネ
ルストッパー領域、53はフイ ールド酸化膜、54はｎ+ 型
ソースドレイン領域、55はゲート酸化膜、56はゲート電
極、57は不純物ブロック用酸化膜、58は燐珪酸ガラス
（ＰＳＧ）膜、59は電極コンタクト窓、60はAl配線を示
している。同図においては、ＬＯＣＯＳ法により形成さ
れたフイ ールド酸化膜53及びｐ型チャネルストッパー領
域52からなる素子分離領域によって分離された活性領域
のｐ- 型シリコン基板51上にゲート酸化膜55を介してゲ
ート電極56が設けられ、ゲート電極56の両端のｐ- 型シ
リコン基板51にはｎ+ 型ソースドレイン領域54が設けら
れた慣例的な構造のＮチャネルＭＩＳ電界効果トランジ
スタが選択的に形成されている。［図５(b) におけるｎ
+ 型ソースドレイン領域54の波線は紙面に垂直方向の若
干のずれを表している。］チャネル長方向においては、
バーズビークの存在により素子分離領域が広がり微細化
が達成できない。チャネル幅方向においては、バーズビ
ークの問題よりもフイ ールド酸化膜53下のｐ型チャネル
ストッパー領域52が横方向にも拡散し、ＭＩＳ電界効果
トランジスタのチャネル領域を高濃度に変えるため、閾
値電圧が上昇してしまうので、低電圧で動作可能な狭チ
ャネルのＭＩＳ電界効果トランジスタを形成できないと
いう欠点があった。2. Description of the Related Art FIGS. 5 (a) and 5 (b) are schematic side sectional views of a conventional semiconductor device [(a) is a channel length direction, (b) is a channel width direction], and 51 is p - type silicon ( Si) substrate, the p-type channel stopper region 52, 53 is off Lee Rudo oxide film, the n + -type source and drain regions 54, 55 is a gate oxide film, 56 gate electrode, 57 is an impurity blocking oxide film, is 58 Phosphorus silicate glass (PSG) film, 59 is an electrode contact window, and 60 is Al wiring. In the figure, p active regions separated by the isolation region made of off Lee Rudo oxide film 53 and the p-type channel stopper region 52 formed by LOCOS - via a gate oxide film 55 on the -type silicon substrate 51 An n-channel MIS field effect transistor having a conventional structure in which a gate electrode 56 is provided, and an n + type source / drain region 54 is provided on the p − type silicon substrate 51 at both ends of the gate electrode 56. ing. [N in FIG. 5 (b)
The wavy line in the + type source / drain region 54 represents a slight deviation in the direction perpendicular to the paper surface. ] In the channel length direction,
Due to the existence of bird's beaks, the element isolation region expands and miniaturization cannot be achieved. In the channel width direction, also diffuses into the p-type channel stopper region 52 is laterally under full Lee Rudo oxide film 53 than the problem of the bird's beak, for changing the channel region of the MIS field effect transistor in a high concentration, the threshold voltage Since it rises, there is a drawback that a narrow channel MIS field effect transistor that can operate at a low voltage cannot be formed.
【０００３】[0003]
【発明が解決しようとする課題】本発明が解決しようと
する課題は、従来例に示されるように、ＬＯＣＯＳ法に
よる素子分離領域の形成ではバーズビークが存在するた
め、素子分離領域の微細化が難しかったこと及び素子分
離領域下に形成するチャネルストッパー領域の横方向拡
散により、チャネル領域が高濃度になるので、低電圧で
動作可能な狭チャネルのＭＩＳ電界効果トランジスタが
形成できなかったことである。The problem to be solved by the present invention is that, as shown in the conventional example, bird's beak is present in the formation of the element isolation region by the LOCOS method, so that it is difficult to miniaturize the element isolation region. In addition, since the channel region has a high concentration due to the lateral diffusion of the channel stopper region formed under the element isolation region, a narrow channel MIS field effect transistor that can operate at a low voltage cannot be formed.
【０００４】[0004]
【課題を解決するための手段】上記課題は、一導電型半
導体基板に設けられた素子分離領域が、前記半導体基板
に設けられたトレンチと、前記トレンチの側壁に設けら
れた絶縁膜と、前記トレンチの底面の前記半導体基板に
設けられた高濃度の一導電型不純物領域と、前記一導電
型不純物領域に接し、前記絶縁膜を介して前記トレンチ
に埋め込まれた導電膜とにより形成されている本発明の
半導体装置によって解決される。Means for Solving the Problems The above problem is that an element isolation region provided in a semiconductor substrate of one conductivity type has a trench provided in the semiconductor substrate, an insulating film provided in a sidewall of the trench, and It is formed by a high-concentration one-conductivity-type impurity region provided in the semiconductor substrate on the bottom surface of the trench and a conductive film that is in contact with the one-conductivity-type impurity region and is buried in the trench via the insulating film. This is solved by the semiconductor device of the present invention.
【０００５】[0005]
【作 用】即ち、本発明の半導体装置においては、各
素子を絶縁分離する素子分離領域が半導体基板に設けら
れた浅いトレンチにより規定され、トレンチの側壁に設
けられた絶縁膜により絶縁分離され、且つトレンチの底
面の半導体基板表面に設けられた半導体基板と同導電型
の高濃度の不純物領域に接し、側壁絶縁膜間に埋め込ま
れた半導体基板と同じ電圧が印加された導電膜によりト
レンチの側面がオフ状態にシ−ルドされた構造に形成さ
れている。したがってＬＯＣＯＳ法によらない、即ちバ
ーズビークのない、ストレスのないトレンチ素子分離領
域を形成できるため、素子分離領域の微細化による高集
積化を、薄膜化されたゲート酸化膜の耐圧劣化の改善及
びエレクトロン又はホールがトラップされにくいので寿
命劣化の改善によるＭＩＳ電界効果トランジスタ特性の
高信頼性を、半導体基板と同じ電圧が印加された埋め込
み側壁電極を形成できることにより、不純物の横方向拡
散を生じるチャネルストッパー領域を形成せずに電流リ
ークを抑制できるので、低電圧動作可能な狭チャネルの
ＭＩＳ電界効果トランジスタを形成できることによる高
集積化を可能にすることもできる。即ち、極めて高集積
且つ高信頼な半導体集積回路の形成を可能とした半導体
装置を得ることができる。[Operation] That is, in the semiconductor device of the present invention, the element isolation region for insulatingly isolating each element is defined by the shallow trench provided in the semiconductor substrate, and is isolated by the insulating film provided on the side wall of the trench, Further, the side surface of the trench is formed by a conductive film that is in contact with a high-concentration impurity region of the same conductivity type as the semiconductor substrate provided on the semiconductor substrate surface on the bottom surface of the trench and is applied with the same voltage as the semiconductor substrate embedded between the sidewall insulating films. Are formed in a structure that is shielded in an off state. Therefore, since a trench element isolation region that does not use the LOCOS method, that is, does not have a bird's beak and is stress-free can be formed, it is possible to increase the degree of integration by miniaturizing the element isolation region, to improve the breakdown voltage deterioration of the thinned gate oxide film, and to reduce the electron Alternatively, since holes are hard to be trapped, high reliability of MIS field effect transistor characteristics due to improvement of life deterioration can be obtained, and a buried side wall electrode to which the same voltage as that of a semiconductor substrate is applied can be formed to cause lateral diffusion of impurities. Since the current leakage can be suppressed without forming the MIS field effect transistor, it is possible to form a narrow channel MIS field effect transistor capable of operating at a low voltage, thereby enabling high integration. That is, it is possible to obtain a semiconductor device capable of forming an extremely highly integrated and highly reliable semiconductor integrated circuit.
【０００６】[0006]
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１(a)、(b) は本発明の半導体装置における第
１の実施例の模式側断面図、図２(a)、(b) は本発明の半
導体装置における第２の実施例の模式側断面図、図３は
本発明の半導体装置における第３の実施例の模式側断面
図、図４(a) 〜(e) は本発明の半導体装置における製造
方法の一実施例の工程断面図である。全図を通じ同一対
象物は同一符号で示す。図１(a)、(b) はｐ型シリコン(S
i)基板を用いた際の本発明の半導体装置における第１の
実施例の模式側断面図［(a) はチャネル長方向、(b)はチ
ャネル幅方向］で、ＮチャネルのＭＩＳ電界効果トラン
ジスタからなる半導体集積回路の一部を示しており、１
は1016cm-3程度のｐ- 型シリコン(Si)基板、２は1020cm
-3程度のｐ+ 型不純物領域、３は深さ１μm程度の素子
分離領域形成用トレンチ、４は厚さ0.15μm程度の素子
分離領域形成用トレンチ側壁絶縁膜、５は素子分離領域
形成用トレンチ埋め込み導電膜、６は1020cm-3程度のｎ
+ 型ソースドレイン領域、７は0.2μm 程度の絶縁酸化
膜、８は15nm程度のゲート酸化膜、９はゲート長0.8μm
程度のゲート電極、10は25nm程度の不純物ブロック用
酸化膜、11は0.6μm程度の燐珪酸ガラス（ＰＳＧ）膜、
12は内径0.5μm 程度の電極コンタクト窓、13は１μm程
度のAl配線を示している。同図においては、Ｎチャネル
のＭＩＳ電界効果トランジスタを絶縁分離する素子分離
領域が、ｐ- 型シリコン基板１に設けられた浅いトレン
チ３により規定され、トレンチ３の側壁に設けられた絶
縁膜４により絶縁分離され、且つトレンチ３の底面のｐ
- 型シリコン基板１表面に設けられたｐ+ 型不純物領域
２に接し、側壁絶縁膜４間に埋め込まれ、ｐ- 型シリコ
ン基板１と同じ電圧（基準電圧）が印加された導電膜５
によりトレンチ３の側面がオフ状態にシ−ルドされた構
造に形成されている。ここではＮチャネルのＭＩＳ電界
効果トランジスタのチャネル領域にはチャネルストッパ
ー領域は形成されていない。なおｐ+ 型不純物領域２は
ｐ- 型シリコン基板１と埋め込まれた導電膜５との良好
なオーミックコンタクトを形成するために設けるもので
あり、ｐ+ 型不純物領域２を設けなくとも良好なオーミ
ックコンタクトが取れれば省略は可能である。［図１
(b) におけるｎ+型ソースドレイン領域６の波線は紙面
に垂直方向の若干のずれを表している。］したがってＬ
ＯＣＯＳ法によらない、即ちバーズビークのない、スト
レスのないトレンチ素子分離領域を形成できるため、素
子分離領域の微細化による高集積化を、薄膜化されたゲ
ート酸化膜の耐圧劣化の改善及びエレクトロン又はホー
ルがトラップされにくいので寿命劣化の改善によるトラ
ンジスタ特性の高信頼性を、半導体基板と同じ電圧が印
加された埋め込み側壁電極を形成できることにより、不
純物の横方向拡散を生じるチャネルストッパー領域を形
成せずに電流リークを抑制できるので、低電圧動作可能
な狭チャネルのＭＩＳ電界効果トランジスタを形成でき
ることによる高集積化を可能にすることもできる。図２
(a)、(b) は本発明の半導体装置における第２の実施例の
模式側断面図［(a) はチャネル長方向、(b) はチャネル
幅方向］で、Ｎチャネル及びＰチャネルのＭＩＳ電界効
果トランジスタからなる半導体集積回路の一部を示して
おり、１〜13は図１(a)、(b) と同じ物を、14はｐ型不純
物ウエル領域、15はｎ型不純物ウエル領域、16は不純物
ウエル領域分離用トレンチ、17は不純物ウエル領域分離
用トレンチ埋め込み絶縁膜、18はｎ+ 型不純物領域、19
はｐ+ 型ソースドレイン領域を示している。同図におい
ては、ｐ型不純物ウエル領域14及びｎ型不純物ウエル領
域15が不純物ウエル領域分離用トレンチ16により分離さ
れ、左半分のｐ型不純物ウエル領域14内に素子分離領域
形成用のトレンチ３の底面に設けられたｐ+ 型不純物領
域２と接続した埋め込み電極５を備えたＮチャネルのＭ
ＩＳ電界効果トランジスタが設けられ、右半分のｎ型不
純物ウエル領域15内に素子分離領域形成用のトレンチ３
の底面に設けられたｎ+ 型不純物領域18と接続した埋め
込み電極５を備えたＰチャネルのＭＩＳ電界効果トラン
ジスタが設けられている以外は図１(a)、(b) と同じ構造
に形成されている。本実施例においては、第１の実施例
と同様の効果を持つ高集積なＣーＭＯＳ型半導体集積回
路の形成を可能にすることができる。図３は本発明の半
導体装置における第３の実施例の模式側断面図で、２電
源を持つＣーＭＯＳ型半導体集積回路の一部を示してお
り、１〜14、16〜19は図２(a)、(b) と同じ物を、20は第
１の電圧が印加されるｎ型不純物ウエル領域、21は第２
の電圧が印加されるｎ型不純物ウエル領域を示してい
る。同図においては、動作電圧が異なる２種のＰチャネ
ルのＭＩＳ電界効果トランジスタを形成している第１及
び第２のｎ型不純物ウエル領域(20、21) 間にも不純物ウ
エル領域分離用トレンチ16が形成されている以外はほぼ
図２(a) と同じ構造に形成されている。本実施例におい
ては、第２の実施例と同様の効果を持つ２電源動作可能
な高機能且つ高集積なＣーＭＯＳ型半導体集積回路の形
成を可能にすることができる。次いで本発明に係る半導
体装置の製造方法の一実施例について図４(a) 〜(e)及
び図２(a) を参照して説明する。ただし、ここでは本発
明の半導体装置の形成に関する製造方法のみを記述し、
一般の半導体集積回路に搭載される各種の素子（他のト
ランジスタ、抵抗、容量等）の形成に関する製造方法の
記述は省略することにする。 図４(a) ｐ- 型シリコン基板１に30nm程度の酸化膜22及び50nm程
度の窒化膜23を成長する。次いで通常のフォトリソグラ
フィー技術を利用し、レジスト（図示せず）をマスク層
として、窒化膜23及び酸化膜22を選択的に順次エッチン
グする。次いで露出したｐ- 型シリコン基板１を５μm
程度エッチングし、不純物ウエル分離領域形成用トレン
チ16を形成する。次いでレジスト（図示せず）を除去す
る。次いで化学気相成長酸化膜17を成長し、異方性ドラ
イエッチングして、不純物ウエル分離領域形成用トレン
チ16に埋め込む。次いで通常のフォトリソグラフィー技
術を利用し、レジスト（図示せず）及び埋め込み酸化膜
17をマスク層として、燐をイオン注入する。次いでレジ
スト（図示せず）を除去する。同様に通常のフォトリソ
グラフィー技術を利用し、レジスト（図示せず）及び埋
め込み酸化膜17をマスク層として、硼素をイオン注入す
る。次いでレジスト（図示せず）を除去する。次いで高
温でランニングし、ｐ型不純物ウエル領域14及びｎ型不
純物ウエル領域15を形成する。 図４(b) 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、窒化膜23及び酸化
膜22を選択的に順次エッチングする。次いで露出したｐ
- 型シリコン基板１を１μm程度エッチングし、素子分
離領域形成用トレンチ３を形成する。次いでレジスト
（図示せず）を除去する。次いで化学気相成長酸化膜を
成長し、異方性ドライエッチングして、素子分離領域形
成用トレンチ３の側壁に残し、素子を絶縁分離する側壁
酸化膜４を形成する。次いで20nm程度のイオン注入用の
酸化膜（図示せず）を成長する。次いで通常のフォトリ
ソグラフィー技術を利用し、レジスト（図示せず）、窒
化膜23、側壁酸化膜４及び埋め込み酸化膜17をマスク層
として、硼素をイオン注入し、ｐ型不純物ウエル領域14
内の素子分離領域形成用トレンチ３の底面にｐ+ 型不純
物領域２を形成する。次いでレジスト（図示せず）を除
去する。同様に通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）、窒化膜23、側壁酸化膜４及
び埋め込み酸化膜17をマスク層として、砒素をイオン注
入し、ｎ型不純物ウエル領域15内の素子分離領域形成用
トレンチ３の底面にｎ+ 型不純物領域18を形成する。次
いでレジスト（図示せず）を除去する。次いでイオン注
入用の酸化膜（図示せず）をエッチング除去する。 図４(c) 次いで選択化学気相成長導電膜５を成長し、素子分離領
域形成用トレンチ３に埋め込み、素子分離領域を形成す
る。次いで埋め込まれた導電膜５上に0.25μm程度の酸
化膜７を成長する。次いで不要の窒化膜23及び酸化膜22
を順次エッチング除去する。 図４(d) 次いで15nm程度のゲート酸化膜８を成長する。次いで30
0 nm程度の不純物を含む多結晶シリコン膜を成長する。
次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、多結晶シリコン膜
を異方性ドライエッチングし、ゲート電極９を形成す
る。次いでレジスト（図示せず）を除去する。 図４(e) 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）、ゲート電極９、酸化膜７及び埋め込
み酸化膜17をマスク層として、硼素をイオン注入して、
ｐ+ 型ソースドレイン領域19を画定する。次いでレジス
ト（図示せず）を除去する。同様に通常のフォトリソグ
ラフィー技術を利用し、レジスト（図示せず）、ゲート
電極９、酸化膜７及び埋め込み酸化膜17をマスク層とし
て、砒素をイオン注入して、ｎ+ 型ソースドレイン領域
６を画定する。次いでレジスト（図示せず）を除去す
る。 図２(a) 次いで不要部のゲート酸化膜８をエッチング除去する。
次いで通常の技法を適用することにより、不純物ブロッ
ク用酸化膜10及び燐珪酸ガラス（ＰＳＧ）膜11の成長、
高温熱処理による不純物拡散領域の活性化及び深さの制
御、電極コンタクト窓12の形成、Al配線13の形成等をお
こなって半導体装置を完成する。以上実施例に示したよ
うに、本発明の半導体装置によれば、ＬＯＣＯＳ法によ
らない、即ちバーズビークのない、ストレスのないトレ
ンチ素子分離領域を形成できるため、素子分離領域の微
細化による高集積化を、薄膜化されたゲート酸化膜の耐
圧劣化の改善及びエレクトロン又はホールがトラップさ
れにくいので寿命劣化の改善によるＭＩＳ電界効果トラ
ンジスタ特性の高信頼性を、半導体基板と同じ電圧が印
加された埋め込み側壁電極を形成できることにより、不
純物の横方向拡散を生じるチャネルストッパー領域を形
成せずに電流リークを抑制できるので、低電圧動作可能
な狭チャネルのＭＩＳ電界効果トランジスタを形成でき
ることによる高集積化を可能にすることもできる。EXAMPLES The present invention will be described in detail below with reference to illustrated examples. 1 (a) and 1 (b) are schematic side sectional views of a first embodiment of a semiconductor device according to the present invention, and FIGS. 2 (a) and 2 (b) are schematic views of a second embodiment of a semiconductor device according to the present invention. 3 is a side sectional view, FIG. 3 is a schematic side sectional view of a third embodiment of the semiconductor device of the present invention, and FIGS. 4A to 4E are process sectional views of one embodiment of the manufacturing method of the semiconductor device of the present invention. Is. The same object is denoted by the same symbol throughout the drawings. Figures 1 (a) and 1 (b) show p-type silicon (S
i) A schematic side cross-sectional view of the first embodiment of the semiconductor device of the present invention using a substrate. [(a) is the channel length direction, (b) is the channel width direction], N channel MIS field effect transistor 1 shows a part of a semiconductor integrated circuit consisting of
Is a p - type silicon (Si) substrate of about 10 16 cm -3 , and 2 is 10 20 cm
-3 is a p + -type impurity region, 3 is a device isolation region forming trench having a depth of about 1 μm, 4 is a device isolation region forming trench sidewall insulating film having a thickness of about 0.15 μm, and 5 is a device isolation region forming trench. Embedded conductive film, 6 is n of about 10 20 cm -3
+ Type source / drain region, 7 is an insulating oxide film of about 0.2 μm, 8 is a gate oxide film of about 15 nm, 9 is a gate length of 0.8 μm
Gate electrode, 10 is an oxide film for impurity blocking of about 25 nm, 11 is a phosphosilicate glass (PSG) film of about 0.6 μm,
Reference numeral 12 denotes an electrode contact window having an inner diameter of about 0.5 μm, and 13 denotes Al wiring having a diameter of about 1 μm. In the figure, the element isolation region for insulatingly isolating the N-channel MIS field effect transistor is defined by the shallow trench 3 provided in the p − type silicon substrate 1, and by the insulating film 4 provided on the sidewall of the trench 3. P is isolated from the insulation and is on the bottom surface of the trench 3.
- type silicon substrate 1 surface provided with the p + -type impurity region 2 in contact, is embedded between the sidewall insulating films 4, p - -type silicon substrate 1 and the same voltage (reference voltage) conductive film 5 which is applied
Thus, the side surface of the trench 3 is formed in a structure that is shielded in an off state. Here, no channel stopper region is formed in the channel region of the N-channel MIS field effect transistor. The p + -type impurity region 2 is provided to form a good ohmic contact between the p − -type silicon substrate 1 and the buried conductive film 5, and a good ohmic contact is not required even if the p + -type impurity region 2 is not provided. It can be omitted if a contact is made. [Figure 1
The wavy line of the n + type source / drain region 6 in (b) represents a slight deviation in the direction perpendicular to the paper surface. ] Therefore L
Since it is possible to form a stress-free trench element isolation region that does not rely on the OCOS method, that is, there is no bird's beak, it is possible to increase the degree of integration by miniaturizing the element isolation region, to improve the breakdown voltage deterioration of the thinned gate oxide film, and Since holes are hard to be trapped, high reliability of transistor characteristics due to improvement of life deterioration can be obtained, and a buried sidewall electrode to which the same voltage as that of the semiconductor substrate is applied can be formed, so that a channel stopper region that causes lateral diffusion of impurities is not formed. In addition, since current leakage can be suppressed, it is possible to form a narrow channel MIS field effect transistor that can operate at a low voltage, thereby enabling high integration. Figure 2
(a) and (b) are schematic side cross-sectional views of the second embodiment of the semiconductor device of the present invention [(a) is the channel length direction, (b) is the channel width direction], and the MIS of N-channel and P-channel are shown. 1 shows a part of a semiconductor integrated circuit composed of field effect transistors, 1 to 13 are the same as those in FIGS. 1A and 1B, 14 is a p-type impurity well region, 15 is an n-type impurity well region, Reference numeral 16 is an impurity well region isolation trench, 17 is an impurity well region isolation trench buried insulating film, 18 is an n + type impurity region, 19
Indicates ap + type source / drain region. In the figure, the p-type impurity well region 14 and the n-type impurity well region 15 are separated by the impurity well region isolation trench 16, and the trench 3 for forming the element isolation region is formed in the left half p-type impurity well region 14. N channel M provided with a buried electrode 5 connected to the p + -type impurity region 2 provided on the bottom surface
An IS field effect transistor is provided, and a trench 3 for forming an element isolation region is formed in an n-type impurity well region 15 on the right half.
1A and 1B except that a P-channel MIS field effect transistor having a buried electrode 5 connected to an n + type impurity region 18 provided on the bottom surface of ing. In this embodiment, it is possible to form a highly integrated C-MOS type semiconductor integrated circuit having the same effect as that of the first embodiment. FIG. 3 is a schematic side sectional view of a third embodiment of the semiconductor device of the present invention, showing a part of a C-MOS type semiconductor integrated circuit having two power supplies, and 1 to 14 and 16 to 19 are shown in FIG. Same as (a) and (b), 20 for n-type impurity well region to which first voltage is applied, 21 for second
The n-type impurity well region to which the voltage is applied is shown. In the figure, the impurity well region isolation trench 16 is also provided between the first and second n-type impurity well regions (20, 21) forming two types of P-channel MIS field effect transistors having different operating voltages. The structure is almost the same as that shown in FIG. In the present embodiment, it is possible to form a highly functional and highly integrated C-MOS type semiconductor integrated circuit capable of operating with two power supplies and having the same effect as that of the second embodiment. Next, an embodiment of a method of manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. 4 (a) to 4 (e) and FIG. 2 (a). However, here, only the manufacturing method relating to the formation of the semiconductor device of the present invention will be described.
The description of the manufacturing method regarding the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit will be omitted. 4A, an oxide film 22 of about 30 nm and a nitride film 23 of about 50 nm are grown on the p − type silicon substrate 1. Next, using a normal photolithography technique, the nitride film 23 and the oxide film 22 are selectively and sequentially etched using a resist (not shown) as a mask layer. Then, expose the exposed p − type silicon substrate 1 to 5 μm
Etching to some extent to form the trench 16 for forming the impurity well isolation region. Then, the resist (not shown) is removed. Then, a chemical vapor deposition oxide film 17 is grown and anisotropically dry-etched to fill the impurity well isolation region forming trench 16. Then, using a normal photolithography technique, a resist (not shown) and a buried oxide film are formed.
Phosphorus is ion-implanted using 17 as a mask layer. Then, the resist (not shown) is removed. Similarly, using a normal photolithography technique, boron is ion-implanted using the resist (not shown) and the buried oxide film 17 as a mask layer. Then, the resist (not shown) is removed. Then, the p-type impurity well region 14 and the n-type impurity well region 15 are formed by running at high temperature. 4B, using a normal photolithography technique, the nitride film 23 and the oxide film 22 are selectively and sequentially etched using a resist (not shown) as a mask layer. Then exposed p
The − type silicon substrate 1 is etched by about 1 μm to form a trench 3 for forming an element isolation region. Then, the resist (not shown) is removed. Next, a chemical vapor deposition oxide film is grown and anisotropic dry etching is performed to leave a sidewall oxide film 4 on the sidewall of the element isolation region forming trench 3 to insulate and isolate the element. Then, an oxide film (not shown) for ion implantation having a thickness of about 20 nm is grown. Then, using a normal photolithography technique, boron is ion-implanted using a resist (not shown), the nitride film 23, the sidewall oxide film 4 and the buried oxide film 17 as a mask layer, and the p-type impurity well region 14 is formed.
A p + type impurity region 2 is formed on the bottom surface of the element isolation region forming trench 3 therein. Then, the resist (not shown) is removed. Similarly, using a normal photolithography technique, arsenic is ion-implanted using the resist (not shown), the nitride film 23, the sidewall oxide film 4 and the buried oxide film 17 as a mask layer, and the n-type impurity well region 15 is formed. An n + type impurity region 18 is formed on the bottom surface of the element isolation region forming trench 3. Then, the resist (not shown) is removed. Then, the oxide film (not shown) for ion implantation is removed by etching. 4C, a selective chemical vapor deposition conductive film 5 is then grown and embedded in the element isolation region forming trench 3 to form an element isolation region. Next, an oxide film 7 having a thickness of about 0.25 μm is grown on the buried conductive film 5. Next, unnecessary nitride film 23 and oxide film 22
Are sequentially removed by etching. 4 (d) Next, a gate oxide film 8 having a thickness of about 15 nm is grown. Then 30
A polycrystalline silicon film containing impurities of about 0 nm is grown.
Then, using a normal photolithography technique, the polycrystalline silicon film is anisotropically dry-etched using a resist (not shown) as a mask layer to form a gate electrode 9. Then, the resist (not shown) is removed. 4 (e) Next, using a normal photolithography technique, boron (ion) is ion-implanted using the resist (not shown), the gate electrode 9, the oxide film 7 and the buried oxide film 17 as a mask layer,
A p + type source / drain region 19 is defined. Then, the resist (not shown) is removed. Similarly, using a normal photolithography technique, arsenic is ion-implanted using the resist (not shown), the gate electrode 9, the oxide film 7 and the buried oxide film 17 as a mask layer to form the n + -type source / drain region 6. Define. Then, the resist (not shown) is removed. 2 (a) Next, the unnecessary portion of the gate oxide film 8 is removed by etching.
Then, by applying a usual technique, the growth of the impurity blocking oxide film 10 and the phosphosilicate glass (PSG) film 11,
The semiconductor device is completed by activating the impurity diffusion region by high temperature heat treatment and controlling the depth, forming the electrode contact window 12, forming the Al wiring 13, and the like. As described in the above embodiments, according to the semiconductor device of the present invention, a stress-free trench element isolation region that does not use the LOCOS method, that is, does not have a bird's beak, can be formed. Of the MIS field-effect transistor characteristics by improving the breakdown voltage deterioration of the thinned gate oxide film and improving the lifetime deterioration because electrons or holes are less likely to be trapped, and embedding the same voltage as the semiconductor substrate. Since the sidewall electrode can be formed, current leakage can be suppressed without forming a channel stopper region that causes lateral diffusion of impurities. Therefore, it is possible to form a narrow channel MIS field effect transistor that can operate at a low voltage, thereby achieving high integration. You can also
【０００７】[0007]
【発明の効果】以上説明のように本発明によれば、ＭＩ
Ｓ型半導体装置において、バーズビークのない、ストレ
スのないトレンチ素子分離領域を形成できるため、素子
分離領域の微細化による高集積化を、ゲート酸化膜の耐
圧改善及びホットキャリアによる寿命劣化の改善を実現
することによるトランジスタ特性の高信頼性を、半導体
基板と同じ電圧が印加された埋め込み側壁電極の形成に
より、チャネルストッパー領域なしで電流リークを抑制
した低電圧動作可能な狭チャネルのＭＩＳ電界効果トラ
ンジスタを形成できることによる高集積化を可能にする
ことができる。即ち、極めて高集積且つ高信頼な半導体
集積回路の形成を可能とした半導体装置を得ることがで
きる。As described above, according to the present invention, MI
In an S-type semiconductor device, a stress-free trench element isolation region without bird's beaks can be formed, so that high integration can be achieved by miniaturizing the element isolation region, improvement of breakdown voltage of the gate oxide film and improvement of life deterioration due to hot carriers. The high reliability of the transistor characteristics is obtained by forming a narrow channel MIS field effect transistor capable of low voltage operation in which current leakage is suppressed without a channel stopper region by forming a buried sidewall electrode to which the same voltage as that of a semiconductor substrate is applied. High integration due to the formation can be achieved. That is, it is possible to obtain a semiconductor device capable of forming an extremely highly integrated and highly reliable semiconductor integrated circuit.
【図１(a)(b)】 本発明の半導体装置における第１の実
施例の模式側断面図1A and 1B are schematic side sectional views of a first embodiment of a semiconductor device of the present invention.
【図２(a)(b)】 本発明の半導体装置における第２の実
施例の模式側断面図2A and 2B are schematic side sectional views of a second embodiment of the semiconductor device of the present invention.
【図３】 本発明の半導体装置における第３の実施例の
模式側断面図FIG. 3 is a schematic side sectional view of a semiconductor device according to a third embodiment of the present invention.
【図４(a) 〜(e) 】 本発明の半導体装置における製造
方法の一実施例の工程断面図4 (a) to 4 (e) are process cross-sectional views of an embodiment of a method for manufacturing a semiconductor device of the present invention.
【図５(a)(b)】 従来の半導体装置の模式側断面図5 (a) (b)] A schematic side sectional view of a conventional semiconductor device.
１ ｐ- 型シリコン基板 ２ ｐ+ 型不純物領域 ３ 素子分離領域形成用トレンチ ４ 素子分離領域形成用トレンチ側壁絶縁膜 ５ 素子分離領域形成用トレンチ埋め込み導電膜 ６ ｎ+ 型ソースドレイン領域 ７ 絶縁酸化膜 ８ ゲート酸化膜 ９ ゲート電極 10 不純物ブロック用酸化膜 11 燐珪酸ガラス（ＰＳＧ）膜 12 電極コンタクト窓 13 Al配線 14 ｐ型不純物ウエル領域 15 ｎ型不純物ウエル領域 16 不純物ウエル領域分離用トレンチ 17 不純物ウエル領域分離用トレンチ埋め込み絶縁膜 18 ｎ+ 型不純物領域 19 ｐ+ 型ソースドレイン領域 20 第１の電圧が印加されるｎ型不純物ウエル領域 21 第２の電圧が印加されるｎ型不純物ウエル領域1 p − type silicon substrate 2 p + type impurity region 3 element isolation region forming trench 4 element isolation region forming trench sidewall insulating film 5 element isolation region forming trench embedded conductive film 6 n + type source drain region 7 insulating oxide film 8 gate oxide film 9 gate electrode 10 oxide film for impurity block 11 phosphosilicate glass (PSG) film 12 electrode contact window 13 Al wiring 14 p-type impurity well region 15 n-type impurity well region 16 impurity well region isolation trench 17 impurity well Region isolation trench buried insulating film 18 n + type impurity region 19 p + type source / drain region 20 n type impurity well region to which a first voltage is applied 21 n type impurity well region to which a second voltage is applied
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成５年１０月１３日[Submission date] October 13, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】全図[Correction target item name] All drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１（ａ）】 [Figure 1 (a)]
【図１（ｂ）】 [Fig. 1 (b)]
【図２（ｂ）】 [Fig. 2 (b)]
【図２（ａ）】 [Figure 2 (a)]
【図３】 [Figure 3]
【図４（ａ）】 [Figure 4 (a)]
【図４（ｂ）】 [Fig. 4 (b)]
【図４（ｃ）】 [Fig. 4 (c)]
【図４（ｄ）】 [Fig. 4 (d)]
【図４（ｅ）】 [Fig. 4 (e)]
【図５（ａ）】 [Fig. 5 (a)]
【図５（ｂ）】 [Fig. 5 (b)]
Claims (2)
領域が、前記半導体基板に設けられたトレンチと、前記
トレンチの側壁に設けられた絶縁膜と、前記トレンチの
底面の前記半導体基板に接し、前記絶縁膜を介して前記
トレンチに埋め込まれた導電膜とにより形成されている
ことを特徴とする半導体装置。1. An element isolation region provided on a semiconductor substrate of one conductivity type, wherein a trench provided on the semiconductor substrate, an insulating film provided on a sidewall of the trench, and a semiconductor substrate on a bottom surface of the trench. A semiconductor device, which is in contact with and is formed of a conductive film embedded in the trench via the insulating film.
濃度の一導電型不純物領域が設けられていることを特徴
とする特許請求の範囲請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein a high-concentration one conductivity type impurity region is provided in the semiconductor substrate on the bottom surface of the trench.
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|---|---|---|---|
| JP7866292A JP3225368B2 (en) | 1992-02-28 | 1992-02-28 | Semiconductor device |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964164A (en) * | 1995-08-24 | 1997-03-07 | Nittetsu Semiconductor Kk | Semiconductor device and its fabrication method |
| US6274919B1 (en) | 1995-06-07 | 2001-08-14 | Nippon Steel Semiconductor Corporation | Semiconductor device having a field-shield device isolation structure |
| US6396113B1 (en) | 1999-11-19 | 2002-05-28 | Mitsubishi Denki Kabushiki Kaisha | Active trench isolation structure to prevent punch-through and junction leakage |
-
1992
- 1992-02-28 JP JP7866292A patent/JP3225368B2/en not_active Expired - Fee Related
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| JPH0964164A (en) * | 1995-08-24 | 1997-03-07 | Nittetsu Semiconductor Kk | Semiconductor device and its fabrication method |
| US6396113B1 (en) | 1999-11-19 | 2002-05-28 | Mitsubishi Denki Kabushiki Kaisha | Active trench isolation structure to prevent punch-through and junction leakage |
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| Publication number | Publication date |
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| JP3225368B2 (en) | 2001-11-05 |
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