JP3225368B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明はＭＩＳ型半導体装置に係
り、特に極めて狭いチャネル幅を有するＭＩＳ電界効果
トランジスタの形成を可能とした微細な素子分離構造に
関する。従来、ＭＩＳ型半導体集積回路の素子分離領域
の形成は、窒化膜を使用した選択酸化法による、いわゆ
るＬＯＣＯＳ法によりおこなわれてきたが、極めて集積
度が上昇している今日、ＬＯＣＯＳ法においては必ず生
じてしまうストレスを誘因するバーズビークにより、素
子分離領域の微細化が困難であったこと、又、ＭＩＳ電
界効果トランジスタのチャネル幅を微細に形成した場
合、素子分離領域の下に形成するチャネルストッパー領
域の不純物が横方向にも拡散し、ＭＩＳ電界効果トラン
ジスタのチャネル領域を高濃度にしてしまうため、閾値
電圧が電源電圧を越えるほどになるので狭チャネルのＭ
ＩＳ電界効果トランジスタの形成が困難であったこと等
の問題が高集積化への妨げになってきている。そこで、
バーズビークのない微細な素子分離領域が形成でき、電
流リークを抑制した狭チャネルのＭＩＳ電界効果トラン
ジスタの形成を実現できる素子分離構造の出現が要望さ
れている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MIS type semiconductor device and, more particularly, to a fine element isolation structure which enables formation of a MIS field effect transistor having an extremely narrow channel width. Conventionally, the element isolation region of the MIS type semiconductor integrated circuit has been formed by the so-called LOCOS method by a selective oxidation method using a nitride film. It is difficult to miniaturize the element isolation region due to a bird's beak which induces the generated stress. In addition, when the channel width of the MIS field-effect transistor is made fine, a channel stopper region formed under the element isolation region Is also diffused in the horizontal direction, and the channel region of the MIS field-effect transistor becomes high in concentration, so that the threshold voltage becomes higher than the power supply voltage.
Problems such as the difficulty in forming an IS field-effect transistor are hindering high integration. Therefore,
There is a demand for an element isolation structure capable of forming a fine element isolation region without bird's beak and realizing the formation of a narrow-channel MIS field-effect transistor in which current leakage is suppressed.
【０００２】[0002]
【従来の技術】図５(a)、(b) は従来の半導体装置の模式
側断面図［(a) はチャネル長方向、(b)はチャネル幅方
向］で、51はｐ- 型シリコン(Si)基板、52はｐ型チャネ
ルストッパー領域、53はフイ ールド酸化膜、54はｎ+ 型
ソースドレイン領域、55はゲート酸化膜、56はゲート電
極、57は不純物ブロック用酸化膜、58は燐珪酸ガラス
（ＰＳＧ）膜、59は電極コンタクト窓、60はAl配線を示
している。同図においては、ＬＯＣＯＳ法により形成さ
れたフイ ールド酸化膜53及びｐ型チャネルストッパー領
域52からなる素子分離領域によって分離された活性領域
のｐ- 型シリコン基板51上にゲート酸化膜55を介してゲ
ート電極56が設けられ、ゲート電極56の両端のｐ- 型シ
リコン基板51にはｎ+ 型ソースドレイン領域54が設けら
れた慣例的な構造のＮチャネルＭＩＳ電界効果トランジ
スタが選択的に形成されている。［図５(b) におけるｎ
+ 型ソースドレイン領域54の波線は紙面に垂直方向の若
干のずれを表している。］チャネル長方向においては、
バーズビークの存在により素子分離領域が広がり微細化
が達成できない。チャネル幅方向においては、バーズビ
ークの問題よりもフイ ールド酸化膜53下のｐ型チャネル
ストッパー領域52が横方向にも拡散し、ＭＩＳ電界効果
トランジスタのチャネル領域を高濃度に変えるため、閾
値電圧が上昇してしまうので、低電圧で動作可能な狭チ
ャネルのＭＩＳ電界効果トランジスタを形成できないと
いう欠点があった。BACKGROUND ART FIG. 5 (a), in (b) is a schematic side sectional view of a conventional semiconductor device [(a) channel length direction, the (b) is the channel width direction, 51 p - type silicon ( Si) substrate, the p-type channel stopper region 52, 53 is off Lee Rudo oxide film, the n + -type source and drain regions 54, 55 is a gate oxide film, 56 gate electrode, 57 is an impurity blocking oxide film, is 58 Phosphosilicate glass (PSG) film, 59 indicates an electrode contact window, and 60 indicates an Al wiring. In the figure, p active regions separated by the isolation region made of off Lee Rudo oxide film 53 and the p-type channel stopper region 52 formed by LOCOS - via a gate oxide film 55 on the -type silicon substrate 51 An n-channel MIS field-effect transistor having a conventional structure in which an n + -type source / drain region 54 is provided is selectively formed on the p − -type silicon substrate 51 at both ends of the gate electrode 56. ing. [N in FIG. 5 (b)
The wavy line of the + type source / drain region 54 indicates a slight shift in the direction perpendicular to the paper surface. ] In the channel length direction,
Due to the presence of the bird's beak, the element isolation region expands, and miniaturization cannot be achieved. In the channel width direction, also diffuses into the p-type channel stopper region 52 is laterally under full Lee Rudo oxide film 53 than the problem of the bird's beak, for changing the channel region of the MIS field effect transistor in a high concentration, the threshold voltage As a result, a narrow channel MIS field-effect transistor operable at a low voltage cannot be formed.
【０００３】[0003]
【発明が解決しようとする課題】本発明が解決しようと
する課題は、従来例に示されるように、ＬＯＣＯＳ法に
よる素子分離領域の形成ではバーズビークが存在するた
め、素子分離領域の微細化が難しかったこと及び素子分
離領域下に形成するチャネルストッパー領域の横方向拡
散により、チャネル領域が高濃度になるので、低電圧で
動作可能な狭チャネルのＭＩＳ電界効果トランジスタが
形成できなかったことである。The problem to be solved by the present invention is that, as shown in the prior art, the formation of the element isolation region by the LOCOS method has a bird's beak, so that it is difficult to miniaturize the element isolation region. That is, since the channel region has a high concentration due to the lateral diffusion of the channel stopper region formed below the element isolation region, a narrow-channel MIS field-effect transistor operable at a low voltage cannot be formed.
【０００４】[0004]
【課題を解決するための手段】上記課題は、一導電型半
導体基板に設けられた素子分離領域が、前記半導体基板
に設けられた第１のトレンチと、前記第１のトレンチの
底面に設けられた一導電型の高濃度不純物領域と、前記
第１のトレンチの側壁に設けられた第１の絶縁膜と、前
記第１の絶縁膜を介して前記第１のトレンチに埋め込ま
れた、前記高濃度不純物領域に接した導電膜及び前記導
電膜の上面に接した第２の絶縁膜とにより形成され、且
つゲート電極と配線体との接続が、前記素子分離領域の
前記第２の絶縁膜の直上に設けられている本発明の半導
体装置によって解決される。The object of the present invention is to provide a semiconductor device in which an element isolation region provided in a semiconductor substrate of one conductivity type is provided in a first trench provided in the semiconductor substrate and a bottom surface of the first trench. A high-concentration impurity region of one conductivity type, a first insulating film provided on a side wall of the first trench, and the high-concentration impurity embedded in the first trench via the first insulating film. A conductive film in contact with the impurity concentration region and a second insulating film in contact with the upper surface of the conductive film, and the connection between the gate electrode and the wiring body is formed by the second insulating film in the element isolation region. The problem is solved by the semiconductor device of the present invention provided immediately above.
【０００５】[0005]
【作 用】即ち、本発明の半導体装置においては、各
素子を絶縁分離する素子分離領域が半導体基板に設けら
れた浅いトレンチにより規定され、トレンチの側壁に設
けられた絶縁膜により絶縁分離され、且つトレンチの底
面の半導体基板表面に設けられた半導体基板と同一導電
型の高濃度の不純物領域に接し、側壁絶縁膜間に埋め込
まれた半導体基板と同じ電圧が印加された導電膜により
トレンチの側面がオフ状態にシ−ルドされ、さらに導電
膜上に埋め込まれた厚い絶縁膜の直上でゲート電極と配
線体との接続がなされている構造に形成されている。し
たがってＬＯＣＯＳ法によらない、即ちバーズビークの
ない、ストレスのないトレンチ素子分離領域を形成でき
るため、素子分離領域の微細化による高集積化を、薄膜
化されたゲート酸化膜の耐圧劣化の改善及びエレクトロ
ン又はホールがトラップされにくいので寿命劣化の改善
によるＭＩＳ電界効果トランジスタ特性の高信頼性を、
半導体基板と同じ電圧が印加された埋め込み側壁電極を
形成できることにより、不純物の横方向拡散を生じるチ
ャネルストッパー領域を形成せずに電流リークを抑制で
きるので、低電圧動作可能な狭チャネルのＭＩＳ電界効
果トランジスタを形成できることによる高集積化を可能
にすることもできる。即ち、極めて高集積且つ高信頼な
半導体集積回路の形成を可能とした半導体装置を得るこ
とができる。In the semiconductor device of the present invention, an element isolation region for isolating and isolating each element is defined by a shallow trench provided in a semiconductor substrate, and is isolated by an insulating film provided on a side wall of the trench. In addition, a side surface of the trench is formed by a conductive film which is in contact with a high-concentration impurity region of the same conductivity type as the semiconductor substrate provided on the surface of the semiconductor substrate on the bottom surface of the trench and is applied with the same voltage as the semiconductor substrate embedded between the sidewall insulating films. Are shielded in the off state, and the gate electrode and the wiring body are connected to each other immediately above the thick insulating film embedded on the conductive film. Therefore, since a trench element isolation region without a LOCOS method, that is, without a bird's beak, and without stress can be formed, high integration by miniaturization of the element isolation region can be achieved by improving the withstand voltage deterioration of a thinned gate oxide film and improving electron transport. Or high reliability of MIS field-effect transistor characteristics due to improvement of life deterioration because holes are hardly trapped.
Since the buried side wall electrode to which the same voltage as that of the semiconductor substrate is applied can be formed, current leakage can be suppressed without forming a channel stopper region which causes lateral diffusion of impurities. High integration can be achieved by forming a transistor. That is, it is possible to obtain a semiconductor device capable of forming a highly integrated and highly reliable semiconductor integrated circuit.
【０００６】[0006]
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１(a)、(b) は本発明の半導体装置における第
１の実施例の模式側断面図、図２(a)、(b) は本発明の半
導体装置における第２の実施例の模式側断面図、図３は
本発明の半導体装置における第３の実施例の模式側断面
図、図４(a) 〜(e) は本発明の半導体装置における製造
方法の一実施例の工程断面図である。全図を通じ同一対
象物は同一符号で示す。図１(a)、(b) はｐ型シリコン(S
i)基板を用いた際の本発明の半導体装置における第１の
実施例の模式側断面図［(a) はチャネル長方向、(b)はチ
ャネル幅方向］で、ＮチャネルのＭＩＳ電界効果トラン
ジスタからなる半導体集積回路の一部を示しており、１
は1016cm-3程度のｐ- 型シリコン(Si)基板、２は1020cm
-3程度のｐ+ 型不純物領域、３は深さ１μm程度の素子
分離領域形成用トレンチ（第１のトレンチ）、４は厚さ
0.15μm程度の素子分離領域形成用トレンチ側壁絶縁膜
（第１の絶縁膜）、５は素子分離領域形成用トレンチ埋
め込み導電膜、６は1020cm-3程度のｎ+ 型ソースドレイ
ン領域、７は0.2μm 程度の絶縁酸化膜（第２の絶縁
膜）、８は15nm程度のゲート酸化膜、９はゲート長0.8
μm 程度のゲート電極、10は25nm程度の不純物ブロック
用酸化膜、11は0.6μm 程度の燐珪酸ガラス（PSG ）
膜、12は内径0.5μm 程度の電極コンタクト窓、13は１
μm程度のAl配線を示している。 同図においては、Ｎ
チャネルのＭＩＳ電界効果トランジスタを絶縁分離する
素子分離領域が、ｐ- 型シリコン基板１に設けられた浅
いトレンチ３により規定され、トレンチ３の側壁に設け
られた絶縁膜４により絶縁分離され、且つトレンチ３の
底面のｐ- 型シリコン基板１表面に設けられたｐ+ 型不
純物領域２に接し、側壁絶縁膜４間に埋め込まれ、ｐ-
型シリコン基板１と同じ電圧（基準電圧）が印加された
導電膜５によりトレンチ３の側面がオフ状態にシ−ルド
され、さらに導電膜５上には厚い絶縁酸化膜（第２の絶
縁膜）７が埋め込まれた構造に形成されている。ここで
はＮチャネルのＭＩＳ電界効果トランジスタのチャネル
領域にはチャネルストッパー領域は形成されていない。
なおｐ+ 型不純物領域２はｐ- 型シリコン基板１と埋め
込まれた導電膜５との良好なオーミックコンタクトを形
成するために設けるものであり、ｐ+ 型不純物領域２を
設けなくとも良好なオーミックコンタクトが取れれば省
略は可能である。また、厚い絶縁酸化膜（第２の絶縁
膜）７は、本発明の素子分離領域上で、ゲート電極９と
Al配線13との接続を可能とする（一般に、薄膜のゲート
酸化膜上でのゲート電極とAl配線との接続はゲート電極
と半導体基板間がリーキィーになるため形成できない）
ために設けられているものである。［図１(b) における
ｎ+ 型ソースドレイン領域６の波線は紙面に垂直方向の
若干のずれを表している。］したがってＬＯＣＯＳ法に
よらない、即ちバーズビークのない、ストレスのないト
レンチ素子分離領域を形成できるため、素子分離領域の
微細化による高集積化を、薄膜化されたゲート酸化膜の
耐圧劣化の改善及びエレクトロン又はホールがトラップ
されにくいので寿命劣化の改善によるトランジスタ特性
の高信頼性を、半導体基板と同じ電圧が印加された埋め
込み側壁電極を形成できることにより、不純物の横方向
拡散を生じるチャネルストッパー領域を形成せずに電流
リークを抑制できるので、低電圧動作可能な狭チャネル
のＭＩＳ電界効果トランジスタを形成できることによる
高集積化を可能にすることもできる。図２(a)、(b) は本
発明の半導体装置における第２の実施例の模式側断面図
［(a) はチャネル長方向、(b) はチャネル幅方向］で、
Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジス
タからなる半導体集積回路の一部を示しており、１〜13
は図１(a)、(b) と同じ物を、14はｐ型不純物ウエル領
域、15はｎ型不純物ウエル領域、16は不純物ウエル領域
分離用トレンチ（第２のトレンチ）、17は不純物ウエル
領域分離用トレンチ埋め込み絶縁膜（第３の絶縁膜）、
18はｎ+ 型不純物領域、19はｐ+ 型ソースドレイン領域
を示している。同図においては、ｐ型不純物ウエル領域
14及びｎ型不純物ウエル領域15が不純物ウエル領域分離
用トレンチ（第２のトレンチ）16により分離され、左半
分のｐ型不純物ウエル領域14内に素子分離領域形成用の
トレンチ（第１のトレンチ）３の底面に設けられたｐ+
型不純物領域２と接続した埋め込み電極５を備えたＮチ
ャネルのＭＩＳ電界効果トランジスタが設けられ、右半
分のｎ型不純物ウエル領域15内に素子分離領域形成用の
トレンチ３の底面に設けられたｎ+ 型不純物領域18と接
続した埋め込み電極５を備えたＰチャネルのＭＩＳ電界
効果トランジスタが設けられ、ゲート電極９とAl配線13
との接続が不純物ウエル領域分離用トレンチ（第２のト
レンチ）16を埋め込んだ絶縁膜（第３の絶縁膜）17の直
上でなされている以外は図１(a)、(b) と同じ構造に形成
されている。本実施例においては、第１の実施例と同様
の効果を持つ高集積なＣーＭＯＳ型半導体集積回路の形
成を可能にすることができる。図３は本発明の半導体装
置における第３の実施例の模式側断面図で、２電源を持
つＣーＭＯＳ型半導体集積回路の一部を示しており、１
〜14、16〜19は図２(a)、(b) と同じ物を、20は第１の電
圧が印加されるｎ型不純物ウエル領域、21は第２の電圧
が印加されるｎ型不純物ウエル領域を示している。同図
においては、動作電圧が異なる２種のＰチャネルのＭＩ
Ｓ電界効果トランジスタを形成している第１及び第２の
ｎ型不純物ウエル領域(20、21) 間にも不純物ウエル領域
分離用トレンチ（第２のトレンチ）16が形成されている
以外はほぼ図２(a) と同じ構造に形成されている。本実
施例においては、第２の実施例と同様の効果を持つ２電
源動作可能な高機能且つ高集積なＣーＭＯＳ型半導体集
積回路の形成を可能にすることができる。次いで本発明
に係る半導体装置の製造方法の一実施例について図４
(a) 〜(e)及び図２(a) を参照して説明する。ただし、
ここでは本発明の半導体装置の形成に関する製造方法の
みを記述し、一般の半導体集積回路に搭載される各種の
素子（他のトランジスタ、抵抗、容量等）の形成に関す
る製造方法の記述は省略することにする。 図４(a) ｐ- 型シリコン基板１に30nm程度の酸化膜22及び50nm程
度の窒化膜23を成長する。次いで通常のフォトリソグラ
フィー技術を利用し、レジスト（図示せず）をマスク層
として、窒化膜23及び酸化膜22を選択的に順次エッチン
グする。次いで露出したｐ- 型シリコン基板１を５μm
程度エッチングし、不純物ウエル分離領域形成用トレン
チ（第２のトレンチ）16を形成する。次いでレジスト
（図示せず）を除去する。次いで化学気相成長酸化膜
（第３の絶縁膜）17を成長し、異方性ドライエッチング
して、不純物ウエル分離領域形成用トレンチ16に埋め込
む。次いで通常のフォトリソグラフィー技術を利用し、
レジスト（図示せず）及び埋め込み酸化膜17をマスク層
として、燐をイオン注入する。次いでレジスト（図示せ
ず）を除去する。同様に通常のフォトリソグラフィー技
術を利用し、レジスト（図示せず）及び埋め込み酸化膜
17をマスク層として、硼素をイオン注入する。次いでレ
ジスト（図示せず）を除去する。次いで高温でランニン
グし、ｐ型不純物ウエル領域14及びｎ型不純物ウエル領
域15を形成する。 図４(b) 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、窒化膜23及び酸化
膜22を選択的に順次エッチングする。次いで露出したｐ
- 型シリコン基板１を１μm程度エッチングし、素子分
離領域形成用トレンチ（第１のトレンチ）３を形成す
る。次いでレジスト（図示せず）を除去する。次いで化
学気相成長酸化膜を成長し、異方性ドライエッチングし
て、素子分離領域形成用トレンチ３の側壁に残し、素子
を絶縁分離する側壁酸化膜（第１の絶縁膜）４を形成す
る。次いで20nm程度のイオン注入用の酸化膜（図示せ
ず）を成長する。次いで通常のフォトリソグラフィー技
術を利用し、レジスト（図示せず）、窒化膜23、側壁酸
化膜４及び埋め込み酸化膜17をマスク層として、硼素を
イオン注入し、ｐ型不純物ウエル領域14内の素子分離領
域形成用トレンチ３の底面にｐ+ 型不純物領域２を形成
する。次いでレジスト（図示せず）を除去する。同様に
通常のフォトリソグラフィー技術を利用し、レジスト
（図示せず）、窒化膜23、側壁酸化膜４及び埋め込み酸
化膜17をマスク層として、砒素をイオン注入し、ｎ型不
純物ウエル領域15内の素子分離領域形成用トレンチ３の
底面にｎ+ 型不純物領域18を形成する。次いでレジスト
（図示せず）を除去する。次いでイオン注入用の酸化膜
（図示せず）をエッチング除去する。 図４(c) 次いで素子分離領域形成用トレンチ３に選択化学気相成
長導電膜５を成長する。次いで導電膜５上に0.25μm程
度の酸化膜（第２の絶縁膜）７を成長し、素子分離領域
を形成する。次いで不要の窒化膜23及び酸化膜22を順次
エッチング除去する。 図４(d) 次いで15nm程度のゲート酸化膜８を成長する。次いで30
0 nm程度の不純物を含む多結晶シリコン膜を成長する。
次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、多結晶シリコン膜
を異方性ドライエッチングし、ゲート電極９を形成す
る。次いでレジスト（図示せず）を除去する。 図４(e) 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）、ゲート電極９、酸化膜７及び埋め込
み酸化膜17をマスク層として、硼素をイオン注入して、
ｐ+ 型ソースドレイン領域19を画定する。次いでレジス
ト（図示せず）を除去する。同様に通常のフォトリソグ
ラフィー技術を利用し、レジスト（図示せず）、ゲート
電極９、酸化膜７及び埋め込み酸化膜17をマスク層とし
て、砒素をイオン注入して、ｎ+ 型ソースドレイン領域
６を画定する。次いでレジスト（図示せず）を除去す
る。 図２(a) 次いで不要部のゲート酸化膜８をエッチング除去する。
次いで通常の技法を適用することにより、不純物ブロッ
ク用酸化膜10及び燐珪酸ガラス（ＰＳＧ）膜11の成長、
高温熱処理による不純物拡散領域の活性化及び深さの制
御、電極コンタクト窓12の形成、Al配線13の形成等をお
こなって半導体装置を完成する。以上実施例に示したよ
うに、本発明の半導体装置によれば、ＬＯＣＯＳ法によ
らない、即ちバーズビークのない、ストレスのないトレ
ンチ素子分離領域を形成できるため、素子分離領域の微
細化による高集積化を、薄膜化されたゲート酸化膜の耐
圧劣化の改善及びエレクトロン又はホールがトラップさ
れにくいので寿命劣化の改善によるＭＩＳ電界効果トラ
ンジスタ特性の高信頼性を、半導体基板と同じ電圧が印
加された埋め込み側壁電極を形成できることにより、不
純物の横方向拡散を生じるチャネルストッパー領域を形
成せずに電流リークを抑制できるので、低電圧動作可能
な狭チャネルのＭＩＳ電界効果トランジスタを形成でき
ることによる高集積化を可能にすることもできる。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1A and 1B are schematic side sectional views of a first embodiment of the semiconductor device of the present invention, and FIGS. 2A and 2B are schematic side views of a second embodiment of the semiconductor device of the present invention. FIG. 3 is a schematic side sectional view of a third embodiment of the semiconductor device of the present invention, and FIGS. 4 (a) to 4 (e) are process cross-sectional views of one embodiment of the manufacturing method of the semiconductor device of the present invention. It is. The same objects are denoted by the same reference numerals throughout the drawings. FIGS. 1A and 1B show p-type silicon (S
i) N-channel MIS field-effect transistor in a schematic side sectional view of a first embodiment of a semiconductor device of the present invention using a substrate [(a) is a channel length direction, (b) is a channel width direction] Shows a part of a semiconductor integrated circuit composed of
Is a p - type silicon (Si) substrate of about 10 16 cm -3 and 2 is 10 20 cm
A p + type impurity region of about -3 , 3 a trench for forming an element isolation region (first trench) of about 1 μm depth, 4 a thickness
A trench sidewall insulating film (first insulating film) for forming an element isolation region of about 0.15 μm, 5 a trench buried conductive film for forming an element isolation area, 6 an n + type source / drain region of about 10 20 cm −3 , 7 Is an insulating oxide film (second insulating film) of about 0.2 μm, 8 is a gate oxide film of about 15 nm, 9 is a gate length of 0.8.
A gate electrode of about μm, 10 is an oxide film for blocking impurities of about 25 nm, 11 is a phosphor silicate glass (PSG) of about 0.6 μm
Film, 12 is an electrode contact window with an inner diameter of about 0.5 μm, 13 is 1
An Al wiring of about μm is shown. In FIG.
An element isolation region for isolating and isolating the channel MIS field-effect transistor is defined by a shallow trench 3 provided in the p − type silicon substrate 1, and is insulated and isolated by an insulating film 4 provided on a side wall of the trench 3. 3 of the bottom p - type silicon substrate 1 in the provided the p + -type impurity region 2 in contact surface, embedded between the sidewall insulating films 4, p -
The side surface of the trench 3 is shielded by the conductive film 5 to which the same voltage (reference voltage) as that of the silicon substrate 1 is applied, and a thick insulating oxide film (second insulating film) is formed on the conductive film 5. 7 is formed in the embedded structure. Here, no channel stopper region is formed in the channel region of the N-channel MIS field-effect transistor.
The p + -type impurity region 2 is provided for forming a good ohmic contact between the p -- type silicon substrate 1 and the buried conductive film 5, and a good ohmic contact can be obtained without providing the p + -type impurity region 2. Omission is possible if contact can be made. In addition, the thick insulating oxide film (second insulating film) 7 is formed on the device isolation region of the present invention by the gate electrode 9 and the second insulating film.
Enables connection with Al wiring 13 (Generally, connection between a gate electrode and an Al wiring on a thin gate oxide film cannot be formed due to leakage between the gate electrode and the semiconductor substrate)
It is provided for the purpose. [The dashed line of the n + -type source / drain region 6 in FIG. 1B shows a slight shift in the direction perpendicular to the plane of the drawing. Accordingly, since a trench element isolation region without stress and without a bird's beak can be formed without using the LOCOS method, high integration by miniaturizing the element isolation region can be achieved by improving the withstand voltage deterioration of a thinned gate oxide film and Electrons or holes are unlikely to be trapped, so high transistor reliability due to improved lifetime degradation is achieved.Buried sidewall electrodes to which the same voltage as the semiconductor substrate is applied can be formed to form a channel stopper region that causes lateral diffusion of impurities. Since current leakage can be suppressed without performing the above operation, it is possible to form a narrow-channel MIS field-effect transistor capable of operating at a low voltage, thereby enabling high integration. 2A and 2B are schematic side sectional views of a semiconductor device according to a second embodiment of the present invention, where FIG. 2A is a channel length direction and FIG. 2B is a channel width direction.
1 shows a part of a semiconductor integrated circuit including N-channel and P-channel MIS field-effect transistors;
1A and 1B, 14 is a p-type impurity well region, 15 is an n-type impurity well region, 16 is an impurity well region isolation trench (second trench), and 17 is an impurity well. Trench isolation insulating film for region isolation (third insulating film),
Reference numeral 18 denotes an n + -type impurity region, and 19 denotes a p + -type source / drain region. In the figure, a p-type impurity well region
An n-type impurity well region 14 and an n-type impurity well region 15 are separated by an impurity well region isolation trench (second trench) 16, and a trench for forming an element isolation region (first trench) is formed in the left half of the p-type impurity well region 14. P + provided on the bottom of 3
An N-channel MIS field-effect transistor having a buried electrode 5 connected to the n-type impurity region 2 is provided. A P-channel MIS field-effect transistor having a buried electrode 5 connected to the + type impurity region 18 is provided, and a gate electrode 9 and an Al wiring 13 are provided.
1 (a) and 1 (b) except that the connection with the gate electrode is made directly above an insulating film (third insulating film) 17 in which an impurity well region isolating trench (second trench) 16 is buried. Is formed. In this embodiment, it is possible to form a highly integrated C-MOS type semiconductor integrated circuit having the same effect as that of the first embodiment. FIG. 3 is a schematic side sectional view of a semiconductor device according to a third embodiment of the present invention, showing a part of a C-MOS type semiconductor integrated circuit having two power supplies.
14 and 16 to 19 are the same as those shown in FIGS. 2A and 2B, 20 is an n-type impurity well region to which a first voltage is applied, and 21 is an n-type impurity region to which a second voltage is applied. The well region is shown. In the figure, two types of P-channel MIs having different operating voltages are shown.
Except that an impurity well region isolation trench (second trench) 16 is also formed between the first and second n-type impurity well regions (20, 21) forming the S field effect transistor. It is formed in the same structure as 2 (a). In this embodiment, it is possible to form a highly functional and highly integrated C-MOS type semiconductor integrated circuit capable of operating with two power supplies and having the same effect as the second embodiment. Next, FIG.
This will be described with reference to (a) to (e) and FIG. However,
Here, only the manufacturing method relating to the formation of the semiconductor device of the present invention will be described, and description of the manufacturing method relating to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit will be omitted. To FIG. 4 (a) An oxide film 22 of about 30 nm and a nitride film 23 of about 50 nm are grown on the p - type silicon substrate 1. Next, the nitride film 23 and the oxide film 22 are selectively etched sequentially using a resist (not shown) as a mask layer by using a usual photolithography technique. Next, the exposed p - type silicon substrate 1 is
Etching is performed to a degree to form a trench (second trench) 16 for forming an impurity well isolation region. Next, the resist (not shown) is removed. Next, a chemical vapor deposition oxide film (third insulating film) 17 is grown and anisotropically dry-etched to fill the trench 16 for forming an impurity well isolation region. Then, using normal photolithography technology,
Phosphorus is ion-implanted using the resist (not shown) and the buried oxide film 17 as a mask layer. Next, the resist (not shown) is removed. Similarly, using a normal photolithography technique, a resist (not shown) and a buried oxide film
Using 17 as a mask layer, boron is ion-implanted. Next, the resist (not shown) is removed. Next, running at a high temperature, a p-type impurity well region 14 and an n-type impurity well region 15 are formed. FIG. 4 (b) Next, the nitride film 23 and the oxide film 22 are selectively etched sequentially using a resist (not shown) as a mask layer by using a usual photolithography technique. Then exposed p
The- type silicon substrate 1 is etched by about 1 μm to form a trench (first trench) 3 for forming an element isolation region. Next, the resist (not shown) is removed. Next, a chemical vapor deposition oxide film is grown and anisotropically dry-etched to form a sidewall oxide film (first insulating film) 4 for insulating and isolating elements, leaving the sidewalls of the trenches 3 for forming element isolation regions. . Next, an oxide film (not shown) for ion implantation of about 20 nm is grown. Next, boron is ion-implanted using a resist (not shown), the nitride film 23, the side wall oxide film 4 and the buried oxide film 17 as a mask layer by using a normal photolithography technique, and an element in the p-type impurity well region 14 is formed. The p + -type impurity region 2 is formed on the bottom surface of the isolation region forming trench 3. Next, the resist (not shown) is removed. Similarly, arsenic is ion-implanted using the resist (not shown), the nitride film 23, the side wall oxide film 4 and the buried oxide film 17 as a mask layer by using the usual photolithography technique, and the n-type impurity well region 15 is formed. An n + -type impurity region 18 is formed on the bottom surface of the trench 3 for forming an element isolation region. Next, the resist (not shown) is removed. Next, an oxide film (not shown) for ion implantation is removed by etching. FIG. 4C Next, a selective chemical vapor deposition conductive film 5 is grown in the trench 3 for forming an isolation region. Next, an oxide film (second insulating film) 7 of about 0.25 μm is grown on the conductive film 5 to form an element isolation region. Next, unnecessary nitride film 23 and unnecessary oxide film 22 are sequentially removed by etching. FIG. 4D Next, a gate oxide film 8 of about 15 nm is grown. Then 30
A polycrystalline silicon film containing impurities of about 0 nm is grown.
Next, the gate electrode 9 is formed by performing anisotropic dry etching of the polycrystalline silicon film using a resist (not shown) as a mask layer using a normal photolithography technique. Next, the resist (not shown) is removed. FIG. 4 (e) Next, boron is ion-implanted by using a resist (not shown), the gate electrode 9, the oxide film 7, and the buried oxide film 17 as a mask layer by using a normal photolithography technique.
A p + -type source / drain region 19 is defined. Next, the resist (not shown) is removed. Similarly, arsenic is ion-implanted using a resist (not shown), a gate electrode 9, an oxide film 7 and a buried oxide film 17 as a mask layer by using a normal photolithography technique to form an n + -type source / drain region 6. Define. Next, the resist (not shown) is removed. FIG. 2A Next, the unnecessary portion of the gate oxide film 8 is removed by etching.
Then, by applying a usual technique, the growth of the impurity blocking oxide film 10 and the phosphosilicate glass (PSG) film 11
Activation of the impurity diffusion region by high-temperature heat treatment and control of the depth, formation of the electrode contact window 12, formation of the Al wiring 13, and the like are performed to complete the semiconductor device. As described in the above embodiments, according to the semiconductor device of the present invention, a trench element isolation region without a LOCOS method, that is, without a bird's beak and without stress can be formed. The reliability of the MIS field-effect transistor characteristics is improved by improving the withstand voltage deterioration of the thinned gate oxide film and improving the life deterioration because electrons or holes are hardly trapped. Since the side wall electrode can be formed, current leakage can be suppressed without forming a channel stopper region that causes lateral diffusion of impurities. Therefore, high integration can be achieved by forming a narrow-channel MIS field-effect transistor capable of operating at a low voltage. You can also
【０００７】[0007]
【発明の効果】以上説明のように本発明によれば、ＭＩ
Ｓ型半導体装置において、バーズビークのない、ストレ
スのないトレンチ素子分離領域を形成できるため、素子
分離領域の微細化による高集積化を、ゲート酸化膜の耐
圧改善及びホットキャリアによる寿命劣化の改善を実現
することによるトランジスタ特性の高信頼性を、半導体
基板と同じ電圧が印加された埋め込み側壁電極の形成に
より、チャネルストッパー領域なしで電流リークを抑制
した低電圧動作可能な狭チャネルのＭＩＳ電界効果トラ
ンジスタを形成できることによる高集積化を可能にする
ことができる。即ち、極めて高集積且つ高信頼な半導体
集積回路の形成を可能とした半導体装置を得ることがで
きる。As described above, according to the present invention, the MI
In an S-type semiconductor device, a trench element isolation region without a bird's beak and without stress can be formed, achieving high integration by miniaturizing the element isolation region, improving the breakdown voltage of the gate oxide film, and improving the life degradation due to hot carriers. The high reliability of the transistor characteristics is achieved by forming a buried sidewall electrode to which the same voltage as that of the semiconductor substrate is applied, thereby forming a narrow-channel MIS field-effect transistor capable of operating at a low voltage without current leakage without a channel stopper region. High integration can be achieved by being formed. That is, it is possible to obtain a semiconductor device capable of forming a highly integrated and highly reliable semiconductor integrated circuit.
【図１（ａ）（ｂ）】 本発明の半導体装置における第
１の実施例の模式側断面図FIGS. 1A and 1B are schematic side sectional views of a first embodiment of a semiconductor device according to the present invention;
【図２（ａ）（ｂ）】 本発明の半導体装置における第
２の実施例の模式側断面図FIGS. 2A and 2B are schematic side sectional views of a semiconductor device according to a second embodiment of the present invention;
【図３】 本発明の半導体装置における第３の実施例の
模式側断面図FIG. 3 is a schematic side sectional view of a third embodiment of the semiconductor device of the present invention.
【図４（ａ） 〜（ｅ）】 本発明の半導体装置におけ
る製造方法の一実施例の工程断面図4 (a) to 4 (e) are process sectional views of one embodiment of a method for manufacturing a semiconductor device of the present invention.
【図５（ａ）（ｂ）】 従来の半導体装置の模式側断面
図5 (a) and 5 (b) are schematic side sectional views of a conventional semiconductor device.
１ ｐ- 型シリコン基板 ２ ｐ+ 型不純物領域 ３ 素子分離領域形成用トレンチ（第１のトレンチ） ４ 素子分離領域形成用トレンチ側壁絶縁膜（第１の絶
縁膜） ５ 素子分離領域形成用トレンチ埋め込み導電膜 ６ ｎ+ 型ソースドレイン領域 ７ 絶縁酸化膜（第２の絶縁膜） ８ ゲート酸化膜 ９ ゲート電極 10 不純物ブロック用酸化膜 11 燐珪酸ガラス（ＰＳＧ）膜 12 電極コンタクト窓 13 Al配線 14 ｐ型不純物ウエル領域 15 ｎ型不純物ウエル領域 16 不純物ウエル領域分離用トレンチ（第２のトレン
チ） 17 不純物ウエル領域分離用トレンチ埋め込み絶縁膜
（第３の絶縁膜） 18 ｎ+ 型不純物領域 19 ｐ+ 型ソースドレイン領域 20 第１の電圧が印加されるｎ型不純物ウエル領域 21 第２の電圧が印加されるｎ型不純物ウエル領域Reference Signs List 1 p − -type silicon substrate 2 p + -type impurity region 3 trench for forming element isolation region (first trench) 4 trench side wall insulating film for forming element isolation region (first insulating film) 5 burying trench for forming element isolation region Conductive film 6 n + type source / drain region 7 insulating oxide film (second insulating film) 8 gate oxide film 9 gate electrode 10 oxide film for impurity block 11 phosphosilicate glass (PSG) film 12 electrode contact window 13 Al wiring 14 p -Type impurity well region 15 n-type impurity well region 16 trench for separating impurity well region (second trench) 17 trench-filled insulating film for separating impurity well region (third insulating film) 18 n + -type impurity region 19 p + -type Source / drain region 20 N-type impurity well region to which first voltage is applied 21 N-type impurity well region to which second voltage is applied
Claims (2)
領域が、前記半導体基板に設けられた第１のトレンチ
と、前記第１のトレンチの底面に設けられた一導電型の
高濃度不純物領域と、前記第１のトレンチの側壁に設け
られた第１の絶縁膜と、前記第１の絶縁膜を介して前記
第１のトレンチに埋め込まれた、前記高濃度不純物領域
に接した導電膜及び前記導電膜の上面に接した第２の絶
縁膜とにより形成され、且つゲート電極と配線体との接
続が、前記素子分離領域の前記第２の絶縁膜の直上に設
けられていることを特徴とする半導体装置。An element isolation region provided in a semiconductor substrate of one conductivity type includes a first trench provided in the semiconductor substrate, and a high-concentration impurity of one conductivity type provided in a bottom surface of the first trench. A region, a first insulating film provided on a side wall of the first trench, and a conductive film embedded in the first trench through the first insulating film and in contact with the high-concentration impurity region And a second insulating film in contact with the upper surface of the conductive film, and the connection between the gate electrode and the wiring body is provided immediately above the second insulating film in the element isolation region. Characteristic semiconductor device.
域が、一導電型半導体基板に設けられた一導電型及び反
対導電型不純物ウエル領域に、それぞれ当該不純物ウエ
ル領域と同一導電型の高濃度不純物領域を第１のトレン
チの底面に有して設けられ、且つゲート電極と配線体と
の接続が、前記一導電型不純物ウエル領域と前記反対導
電型不純物ウエル領域間に設けられた、第３の絶縁膜を
埋め込んだ第２のトレンチの直上に設けられていること
を特徴とする半導体装置。2. An element isolation region according to claim 1, wherein said element isolation region is provided in one conductivity type and an opposite conductivity type impurity well region provided in said one conductivity type semiconductor substrate, respectively. A high-concentration impurity region is provided on the bottom surface of the first trench, and a connection between the gate electrode and the wiring body is provided between the one-conductivity-type impurity well region and the opposite-conductivity-type impurity well region; A semiconductor device provided immediately above a second trench in which a third insulating film is embedded.
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