JPH06140355A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH06140355A JPH06140355A JP31138392A JP31138392A JPH06140355A JP H06140355 A JPH06140355 A JP H06140355A JP 31138392 A JP31138392 A JP 31138392A JP 31138392 A JP31138392 A JP 31138392A JP H06140355 A JPH06140355 A JP H06140355A
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- semiconductor
- polycrystalline
- semiconductor device
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Abstract
(57)【要約】
【目的】 不純物を含む半導体多結晶層と高融点金属層
との間の剥離を防止して信頼性を向上することが可能な
半導体装置及びその製造方法を提供する。 【構成】 半導体多結晶層とゲート電極等に用いられる
高融点金属層との間に半導体多結晶層と同様な材料から
なる非晶質層を介在させることにより、アニール処理を
施す際にも、各層間の密着性が劣化することがなく、剥
離等が発生する心配がないことから半導体装置の信頼性
が向上する。
との間の剥離を防止して信頼性を向上することが可能な
半導体装置及びその製造方法を提供する。 【構成】 半導体多結晶層とゲート電極等に用いられる
高融点金属層との間に半導体多結晶層と同様な材料から
なる非晶質層を介在させることにより、アニール処理を
施す際にも、各層間の密着性が劣化することがなく、剥
離等が発生する心配がないことから半導体装置の信頼性
が向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にゲート電極や配線にタングステンシリ
サイド（ＷＳｉ2）等の高融点金属を用いる半導体装置
及びその製造方法に関するものである。
方法に関し、特にゲート電極や配線にタングステンシリ
サイド（ＷＳｉ2）等の高融点金属を用いる半導体装置
及びその製造方法に関するものである。
【０００２】
【従来の技術】従来からＩＣ等の半導体装置に於て、ゲ
ート電極や配線に白金シリサイド（ＰｔＳｉ2）やタン
グステンシリサイド（ＷＳｉ2）等の高融点金属が用い
られたものがある。このような半導体装置の一例とし
て、半導体シリコン基板上にゲート酸化膜を形成した
後、多結晶シリコンを成長させ、その抵抗を下げるべく
不純物としてリンを拡散させ、更に低圧スパッタリング
法或いは気相成長法（ＬＰ−ＣＶＤ）等によりタングス
テンシリサイド層を形成したものがある。
ート電極や配線に白金シリサイド（ＰｔＳｉ2）やタン
グステンシリサイド（ＷＳｉ2）等の高融点金属が用い
られたものがある。このような半導体装置の一例とし
て、半導体シリコン基板上にゲート酸化膜を形成した
後、多結晶シリコンを成長させ、その抵抗を下げるべく
不純物としてリンを拡散させ、更に低圧スパッタリング
法或いは気相成長法（ＬＰ−ＣＶＤ）等によりタングス
テンシリサイド層を形成したものがある。
【０００３】しかしながら、上記した金属シリサイド層
（膜）は不純物が拡散された多結晶シリコンに対する密
着性が悪く、その後の結晶化のためのアニール処理段階
で剥離し易くなると云う問題があった。これは、金属シ
リサイド膜と多結晶シリコンとの間に限らず、半導体多
結晶層と高融点金属との間に一般的に生じる問題であ
り、その改善が望まれていた。
（膜）は不純物が拡散された多結晶シリコンに対する密
着性が悪く、その後の結晶化のためのアニール処理段階
で剥離し易くなると云う問題があった。これは、金属シ
リサイド膜と多結晶シリコンとの間に限らず、半導体多
結晶層と高融点金属との間に一般的に生じる問題であ
り、その改善が望まれていた。
【０００４】
【発明が解決しようとする課題】本発明は上記したよう
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、不純物を含む半導体多結晶層と高融点金属層
との間の剥離を防止して信頼性を向上することが可能な
半導体装置及びその製造方法を提供することにある。
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、不純物を含む半導体多結晶層と高融点金属層
との間の剥離を防止して信頼性を向上することが可能な
半導体装置及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記した目的は本発明に
よれば、半導体多結晶層と、高融点金属層とが積層され
た半導体装置であって、前記半導体多結晶層と、前記高
融点金属膜との間に前記半導体多結晶層と同様な材料か
らなる非晶質層を介在させたことを特徴とする半導体装
置及び基板上に半導体多結晶層を形成する過程と、前記
半導体多結晶層上に該半導体多結晶層と同様な材料から
なる非晶質層及び高融点金属層を連続にスパッタリング
法により形成する過程とを有することを特徴とする半導
体装置の製造方法を提供することにより達成される。
よれば、半導体多結晶層と、高融点金属層とが積層され
た半導体装置であって、前記半導体多結晶層と、前記高
融点金属膜との間に前記半導体多結晶層と同様な材料か
らなる非晶質層を介在させたことを特徴とする半導体装
置及び基板上に半導体多結晶層を形成する過程と、前記
半導体多結晶層上に該半導体多結晶層と同様な材料から
なる非晶質層及び高融点金属層を連続にスパッタリング
法により形成する過程とを有することを特徴とする半導
体装置の製造方法を提供することにより達成される。
【０００６】
【作用】このように、不純物を含む半導体多結晶層とそ
の上層側の高融点金属層との間に半導体多結晶層と同様
な材料からなる非晶質層を介在させることにより、半導
体多結晶層と非晶質層との間の密着性が高く、かつ非晶
質層と高融点金属層との間の密着性が高いことから、高
融点金属層の剥離を防止できる。特に公知の薄膜形成法
により非晶質層と高融点金属層とを連続的に形成するこ
とにより、その密着性は一層向上する。
の上層側の高融点金属層との間に半導体多結晶層と同様
な材料からなる非晶質層を介在させることにより、半導
体多結晶層と非晶質層との間の密着性が高く、かつ非晶
質層と高融点金属層との間の密着性が高いことから、高
融点金属層の剥離を防止できる。特に公知の薄膜形成法
により非晶質層と高融点金属層とを連続的に形成するこ
とにより、その密着性は一層向上する。
【０００７】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【０００８】図１は、本発明が適用された半導体装置の
模式的な断面図である。この半導体装置は、Ｐ型シリコ
ン基板１上にゲート酸化膜２と、リンをドーパントとし
て拡散してなる半導体多結晶層としての多結晶シリコン
層３と、非晶質層としての非晶質シリコン層４と、高融
点金属層としてのタングステンシリサイド層５とを有し
ている。
模式的な断面図である。この半導体装置は、Ｐ型シリコ
ン基板１上にゲート酸化膜２と、リンをドーパントとし
て拡散してなる半導体多結晶層としての多結晶シリコン
層３と、非晶質層としての非晶質シリコン層４と、高融
点金属層としてのタングステンシリサイド層５とを有し
ている。
【０００９】次に、この半導体装置の製造手順について
説明する。まず、Ｐ型シリコン基板１上にゲート酸化膜
２を２０ｎｍ形成させた後、多結晶シリコン層３を１５
０ｎｍ成長させ、この多結晶シリコン層３に不純物とし
てリンを５Ｅ２０cm-3の濃度で拡散させる。
説明する。まず、Ｐ型シリコン基板１上にゲート酸化膜
２を２０ｎｍ形成させた後、多結晶シリコン層３を１５
０ｎｍ成長させ、この多結晶シリコン層３に不純物とし
てリンを５Ｅ２０cm-3の濃度で拡散させる。
【００１０】次に、多結晶シリコン層３上に生じたリン
ガラス層を除去した後、スパッタリング法により、不純
物を含まない非晶質シリコン層を１５ｎｍ形成し、続け
て高融点金属層としてのタングステンシリサイド層５を
形成する。
ガラス層を除去した後、スパッタリング法により、不純
物を含まない非晶質シリコン層を１５ｎｍ形成し、続け
て高融点金属層としてのタングステンシリサイド層５を
形成する。
【００１１】このようにして、多結晶シリコン層３上に
非晶質シリコン層４を積層することにより、両者間の密
着性が向上する。また、この非結晶シリコン層４上に連
続的にタングステンシリサイド層５を形成することか
ら、これら両者間の密着性も向上する。従って、上記各
層を形成後にアニール処理する際にもタングステンシリ
サイド層５の剥離が生じる心配がなく、半導体装置の信
頼性が向上する。
非晶質シリコン層４を積層することにより、両者間の密
着性が向上する。また、この非結晶シリコン層４上に連
続的にタングステンシリサイド層５を形成することか
ら、これら両者間の密着性も向上する。従って、上記各
層を形成後にアニール処理する際にもタングステンシリ
サイド層５の剥離が生じる心配がなく、半導体装置の信
頼性が向上する。
【００１２】
【発明の効果】上記した説明により明らかなように、本
発明による半導体装置及びその製造方法によれば、半導
体多結晶層とゲート電極等に用いられる高融点金属層と
の間に半導体多結晶層と同様な材料からなる非晶質層を
介在させることにより、アニール処理を施す際にも、各
層間の密着性が劣化することがなく、剥離等が発生する
心配がないことから半導体装置の信頼性が向上する。以
上のことから本発明の効果は大である。
発明による半導体装置及びその製造方法によれば、半導
体多結晶層とゲート電極等に用いられる高融点金属層と
の間に半導体多結晶層と同様な材料からなる非晶質層を
介在させることにより、アニール処理を施す際にも、各
層間の密着性が劣化することがなく、剥離等が発生する
心配がないことから半導体装置の信頼性が向上する。以
上のことから本発明の効果は大である。
【図１】本発明が適用された半導体装置の概略構成を示
す側断面図である。
す側断面図である。
【符号の説明】 １ Ｐ型シリコン基板 ２ ゲート酸化膜 ３ 多結晶シリコン層 ４ 非晶質シリコン層 ５ タングステンシリサイド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (3)
- 【請求項１】 半導体多結晶層と、高融点金属層とが
積層された半導体装置であって、 前記半導体多結晶層と、前記高融点金属膜との間に前記
半導体多結晶層と同様な材料からなる非晶質層を介在さ
せたことを特徴とする半導体装置。 - 【請求項２】 基板上に半導体多結晶層を形成する過
程と、前記半導体多結晶層上に該半導体多結晶層と同様
な材料からなる非晶質層及び高融点金属層を連続に形成
する過程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項３】 前記非晶質層及び前記高融点金属層を
スパッタリング法によりこの順番に連続的に形成するこ
とを特徴とする請求項２に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31138392A JPH06140355A (ja) | 1992-10-26 | 1992-10-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31138392A JPH06140355A (ja) | 1992-10-26 | 1992-10-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140355A true JPH06140355A (ja) | 1994-05-20 |
Family
ID=18016524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31138392A Withdrawn JPH06140355A (ja) | 1992-10-26 | 1992-10-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140355A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512502A (en) * | 1994-03-01 | 1996-04-30 | Hitachi, Ltd. | Manufacturing method for semiconductor integrated circuit device |
| US5554566A (en) * | 1994-09-06 | 1996-09-10 | United Microelectronics Corporation | Method to eliminate polycide peeling |
| US5641708A (en) * | 1994-06-07 | 1997-06-24 | Sgs-Thomson Microelectronics, Inc. | Method for fabricating conductive structures in integrated circuits |
| KR100402238B1 (ko) * | 1996-12-30 | 2004-02-14 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
| KR20040016696A (ko) * | 2002-08-19 | 2004-02-25 | 삼성전자주식회사 | 반도체장치의 전극형성방법 및 장치 |
| US7439176B2 (en) | 2005-04-04 | 2008-10-21 | Samsung Electronics Co., Ltd. | Semiconductor device multilayer structure, fabrication method for the same, semiconductor device having the same, and semiconductor device fabrication method |
| US7501673B2 (en) | 2005-04-04 | 2009-03-10 | Samsung Electronics Co., Ltd. | Semiconductor device multilayer structure, fabrication method for the same, semiconductor device having the same, and semiconductor device fabrication method |
-
1992
- 1992-10-26 JP JP31138392A patent/JPH06140355A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512502A (en) * | 1994-03-01 | 1996-04-30 | Hitachi, Ltd. | Manufacturing method for semiconductor integrated circuit device |
| US5641708A (en) * | 1994-06-07 | 1997-06-24 | Sgs-Thomson Microelectronics, Inc. | Method for fabricating conductive structures in integrated circuits |
| US5554566A (en) * | 1994-09-06 | 1996-09-10 | United Microelectronics Corporation | Method to eliminate polycide peeling |
| KR100402238B1 (ko) * | 1996-12-30 | 2004-02-14 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
| KR20040016696A (ko) * | 2002-08-19 | 2004-02-25 | 삼성전자주식회사 | 반도체장치의 전극형성방법 및 장치 |
| US7074671B2 (en) | 2002-08-19 | 2006-07-11 | Samsung Electronics Co., Ltd. | Gate electrode of a semiconductor device and method of forming the same |
| US7439176B2 (en) | 2005-04-04 | 2008-10-21 | Samsung Electronics Co., Ltd. | Semiconductor device multilayer structure, fabrication method for the same, semiconductor device having the same, and semiconductor device fabrication method |
| US7501673B2 (en) | 2005-04-04 | 2009-03-10 | Samsung Electronics Co., Ltd. | Semiconductor device multilayer structure, fabrication method for the same, semiconductor device having the same, and semiconductor device fabrication method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |