JPH06139799A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06139799A JPH06139799A JP28743692A JP28743692A JPH06139799A JP H06139799 A JPH06139799 A JP H06139799A JP 28743692 A JP28743692 A JP 28743692A JP 28743692 A JP28743692 A JP 28743692A JP H06139799 A JPH06139799 A JP H06139799A
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- JP
- Japan
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- block
- signal
- erasing
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Abstract
(57)【要約】
【目的】ＬＳＩに内蔵するブロック消去機能を持つＥＥ
ＰＲＯＭについて使用者が意図した通り選択的にブロッ
ク消去が可能か否かをテストする際、選択ブロックのみ
が消去動作を行っているか否かをチップ外部で正確に検
出でき、テストを容易化し、テスト時間を著しく短縮
し、テストコストの増大を抑制する。 【構成】全メモリ領域が複数ブロックに分割され、複数
バイト単位で消去を行うことが可能なブロック消去機能
を持つＥＥＰＲＯＭを内蔵するＬＳＩにおいて、メモリ
セルアレイ１０の各ブロック１０ａ〜１０ｎの消去信号
をそれぞれ取り出すための複数本の消去信号線１３ａ〜
１３ｎと、この各消去信号線のうちの１本もしくは複数
本の信号を選択して出力するマルチプレクサ１５と、こ
のマルチプレクサから出力する信号をチップ外部へ出力
するための出力回路１６とを具備することを特徴とす
る。
ＰＲＯＭについて使用者が意図した通り選択的にブロッ
ク消去が可能か否かをテストする際、選択ブロックのみ
が消去動作を行っているか否かをチップ外部で正確に検
出でき、テストを容易化し、テスト時間を著しく短縮
し、テストコストの増大を抑制する。 【構成】全メモリ領域が複数ブロックに分割され、複数
バイト単位で消去を行うことが可能なブロック消去機能
を持つＥＥＰＲＯＭを内蔵するＬＳＩにおいて、メモリ
セルアレイ１０の各ブロック１０ａ〜１０ｎの消去信号
をそれぞれ取り出すための複数本の消去信号線１３ａ〜
１３ｎと、この各消去信号線のうちの１本もしくは複数
本の信号を選択して出力するマルチプレクサ１５と、こ
のマルチプレクサから出力する信号をチップ外部へ出力
するための出力回路１６とを具備することを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特にブロック消去機能を有するフラッシュＥＥＰＲ
ＯＭ（電気的消去・再書込み可能な読み出し専用メモ
リ）を内蔵するＬＳＩ（大規模集積回路）に関する。
り、特にブロック消去機能を有するフラッシュＥＥＰＲ
ＯＭ（電気的消去・再書込み可能な読み出し専用メモ
リ）を内蔵するＬＳＩ（大規模集積回路）に関する。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭは、初期の製品
は、消去機能として、全てのＥＥＰＲＯＭセルを一括消
去を行う一括消去機能のみを持っていたが、最近の製品
は、全メモリ領域を複数ブロックに分割し、例えば６４
バイト〜２Ｋバイトの複数バイト単位で消去を行うブロ
ック消去機能を持つものが実現されている。
は、消去機能として、全てのＥＥＰＲＯＭセルを一括消
去を行う一括消去機能のみを持っていたが、最近の製品
は、全メモリ領域を複数ブロックに分割し、例えば６４
バイト〜２Ｋバイトの複数バイト単位で消去を行うブロ
ック消去機能を持つものが実現されている。
【０００３】このブロック消去機能は、選択的に１ブロ
ックあるいは複数ブロックを消去する（あるいは、消去
しない）という機能であり、例えばハードディスク装置
のように必ずしも全ての記憶領域を書き換える必要がな
い記憶装置をフラッシュＥＥＰＲＯＭにより置き換える
用途においては非常に有効である。
ックあるいは複数ブロックを消去する（あるいは、消去
しない）という機能であり、例えばハードディスク装置
のように必ずしも全ての記憶領域を書き換える必要がな
い記憶装置をフラッシュＥＥＰＲＯＭにより置き換える
用途においては非常に有効である。
【０００４】上記したようなブロック消去機能を持つフ
ラッシュＥＥＰＲＯＭの製造に際しては、使用者が意図
した通り選択的にブロック消去が可能か否かのテストを
行う必要がある。フラッシュＥＥＰＲＯＭの消去を行う
には、一括消去時、ブロック消去時のいずれも、通常、
数十ミリ秒から数秒を必要とする。
ラッシュＥＥＰＲＯＭの製造に際しては、使用者が意図
した通り選択的にブロック消去が可能か否かのテストを
行う必要がある。フラッシュＥＥＰＲＯＭの消去を行う
には、一括消去時、ブロック消去時のいずれも、通常、
数十ミリ秒から数秒を必要とする。
【０００５】そこで、ブロック消去機能が正確に機能す
るか否かのテストを行う際、使用者が意図した通り選択
的にできたか否かを各ブロックの選択の組み合わせ毎に
テストを行うとすると、テスト回数が著しく増加する。
るか否かのテストを行う際、使用者が意図した通り選択
的にできたか否かを各ブロックの選択の組み合わせ毎に
テストを行うとすると、テスト回数が著しく増加する。
【０００６】しかも、このテスト毎に、ブロック内の全
セルから読み出しを行うことによって各セルが消去され
たか否かを調べる必要があるので、テストが複雑化し、
テスト回数×消去時間の合計が膨大なものとなり、フラ
ッシュＥＥＰＲＯＭのテストコスト、製造コストの増大
をまねいてしまう。
セルから読み出しを行うことによって各セルが消去され
たか否かを調べる必要があるので、テストが複雑化し、
テスト回数×消去時間の合計が膨大なものとなり、フラ
ッシュＥＥＰＲＯＭのテストコスト、製造コストの増大
をまねいてしまう。
【０００７】
【発明が解決しようとする課題】上記したように従来の
ブロック消去機能を持つフラッシュＥＥＰＲＯＭは、使
用者が意図した通り選択的にブロック消去が可能か否か
のテストを行う際に、テストが複雑化し、テスト時間が
膨大なものとなり、テストコスト、製造コストの増大を
まねいてしまうという問題があった。
ブロック消去機能を持つフラッシュＥＥＰＲＯＭは、使
用者が意図した通り選択的にブロック消去が可能か否か
のテストを行う際に、テストが複雑化し、テスト時間が
膨大なものとなり、テストコスト、製造コストの増大を
まねいてしまうという問題があった。
【０００８】本発明は上記の問題点を解決すべくなされ
たもので、内蔵するブロック消去機能を持つフラッシュ
ＥＥＰＲＯＭについて使用者が意図した通り選択的にブ
ロック消去が可能か否かのテストを行う際に、選択され
たブロックのみが消去動作を行っているか否かをチップ
外部で正確に検出でき、テストを容易化し、テスト時間
を著しく短縮でき、テストコスト、製造コストの増大を
抑制し得る半導体集積回路を提供することを目的とす
る。
たもので、内蔵するブロック消去機能を持つフラッシュ
ＥＥＰＲＯＭについて使用者が意図した通り選択的にブ
ロック消去が可能か否かのテストを行う際に、選択され
たブロックのみが消去動作を行っているか否かをチップ
外部で正確に検出でき、テストを容易化し、テスト時間
を著しく短縮でき、テストコスト、製造コストの増大を
抑制し得る半導体集積回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は、全メモリ領域
が複数ブロックに分割され、複数バイト単位で消去を行
うことが可能なブロック消去機能を持つフラッシュＥＥ
ＰＲＯＭを内蔵する半導体集積回路において、全メモリ
領域が複数ブロックに分割され、複数バイト単位で消去
を行うことが可能なブロック消去機能を持つＥＥＰＲＯ
Ｍと、このＥＥＰＲＯＭのメモリセルアレイの各ブロッ
クの消去信号をそれぞれ取り出すための複数本の信号線
と、この各信号線のうちの１本もしくは複数本の信号を
選択して出力するマルチプレクサと、このマルチプレク
サから出力する信号を集積回路チップ外部へ出力するた
めの出力回路とを具備することを特徴とする。
が複数ブロックに分割され、複数バイト単位で消去を行
うことが可能なブロック消去機能を持つフラッシュＥＥ
ＰＲＯＭを内蔵する半導体集積回路において、全メモリ
領域が複数ブロックに分割され、複数バイト単位で消去
を行うことが可能なブロック消去機能を持つＥＥＰＲＯ
Ｍと、このＥＥＰＲＯＭのメモリセルアレイの各ブロッ
クの消去信号をそれぞれ取り出すための複数本の信号線
と、この各信号線のうちの１本もしくは複数本の信号を
選択して出力するマルチプレクサと、このマルチプレク
サから出力する信号を集積回路チップ外部へ出力するた
めの出力回路とを具備することを特徴とする。
【００１０】
【作用】あるブロックを選択してブロック消去を行う場
合、このブロックの消去信号線には対応するブロック消
去制御回路から消去信号が供給されるが、他のブロック
の消去信号線には消去信号が供給されない。
合、このブロックの消去信号線には対応するブロック消
去制御回路から消去信号が供給されるが、他のブロック
の消去信号線には消去信号が供給されない。
【００１１】マルチプレクサは、各消去信号線の信号を
順次選択するように切換制御される。この場合、使用者
が意図した通り選択的にブロック消去が行われている
と、あるブロックに対応する消去信号線の消去信号のみ
選択した時には選択出力が例えば“０”レベルになり、
他のブロックに対応する消去信号線の信号を順次選択し
た時には選択出力がそれぞれ“１”レベルになる。これ
に対して、使用者が意図した通り選択的にブロック消去
が行われていないと、他のブロックに対応する消去信号
線の信号を順次選択した時にいずれかの選択出力が
“０”レベルになる。
順次選択するように切換制御される。この場合、使用者
が意図した通り選択的にブロック消去が行われている
と、あるブロックに対応する消去信号線の消去信号のみ
選択した時には選択出力が例えば“０”レベルになり、
他のブロックに対応する消去信号線の信号を順次選択し
た時には選択出力がそれぞれ“１”レベルになる。これ
に対して、使用者が意図した通り選択的にブロック消去
が行われていないと、他のブロックに対応する消去信号
線の信号を順次選択した時にいずれかの選択出力が
“０”レベルになる。
【００１２】従って、使用者が意図した通り選択的にブ
ロック消去が可能か否か、換言すれば、誤ったマルチア
クセスにより意図しなかった他のブロックが誤って消去
されなかったか否かのテストを行う際に、選択されたブ
ロックのみが消去動作を行っているか否かをチップ外部
で正確に検出できる。
ロック消去が可能か否か、換言すれば、誤ったマルチア
クセスにより意図しなかった他のブロックが誤って消去
されなかったか否かのテストを行う際に、選択されたブ
ロックのみが消去動作を行っているか否かをチップ外部
で正確に検出できる。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るブロック
消去機能を持つ三層型のフラッシュＥＥＰＲＯＭを内蔵
するＬＳＩを示している。
に説明する。図１は、本発明の一実施例に係るブロック
消去機能を持つ三層型のフラッシュＥＥＰＲＯＭを内蔵
するＬＳＩを示している。
【００１４】図１において、１０は全メモリ領域が複数
ブロック１０ａ〜１０ｎに分割され、複数バイト単位で
消去を行うことが可能なブロック消去機能を持つフラッ
シュＥＥＰＲＯＭのメモリセルアレイであり、例えば図
２の（Ａ）および（Ｂ）に示したようなＥＥＰＲＯＭセ
ル（メモリセルトランジスタ）が用いられている。
ブロック１０ａ〜１０ｎに分割され、複数バイト単位で
消去を行うことが可能なブロック消去機能を持つフラッ
シュＥＥＰＲＯＭのメモリセルアレイであり、例えば図
２の（Ａ）および（Ｂ）に示したようなＥＥＰＲＯＭセ
ル（メモリセルトランジスタ）が用いられている。
【００１５】即ち、図２の（Ａ）および（Ｂ）は図１中
のフラッシュＥＥＰＲＯＭで使用される１個のＥＥＰＲ
ＯＭセルについて、互いに直交する方向の断面構造を示
すものであり、２１は半導体基板、２２はドレイン
（Ｄ）領域、２３はソース（Ｓ）領域、２４はチャネル
領域、２５はトンネル絶縁膜、２６は層間絶縁膜、２７
は浮遊ゲート（ＦＧ）、２８は消去ゲート（ＥＧ）、２
９は制御ゲート（ＣＧ）である。
のフラッシュＥＥＰＲＯＭで使用される１個のＥＥＰＲ
ＯＭセルについて、互いに直交する方向の断面構造を示
すものであり、２１は半導体基板、２２はドレイン
（Ｄ）領域、２３はソース（Ｓ）領域、２４はチャネル
領域、２５はトンネル絶縁膜、２６は層間絶縁膜、２７
は浮遊ゲート（ＦＧ）、２８は消去ゲート（ＥＧ）、２
９は制御ゲート（ＣＧ）である。
【００１６】上記ＥＥＰＲＯＭセルの書込みは、従来の
ＥＰＲＯＭ（紫外線消去・再書込み可能な読み出し専用
メモリ）のセルトランジスタと同様に、ドレインに書込
み電圧を印加し、ドレイン近傍に生じたホットエレクト
ロンを浮遊ゲート２７に注入することにより行う。上記
ＥＥＰＲＯＭセルの消去は、消去ゲート２８に消去電圧
を印加し、浮遊ゲート２７内のエレクトロンを消去ゲー
ト２８方向に引き抜くことにより行う。
ＥＰＲＯＭ（紫外線消去・再書込み可能な読み出し専用
メモリ）のセルトランジスタと同様に、ドレインに書込
み電圧を印加し、ドレイン近傍に生じたホットエレクト
ロンを浮遊ゲート２７に注入することにより行う。上記
ＥＥＰＲＯＭセルの消去は、消去ゲート２８に消去電圧
を印加し、浮遊ゲート２７内のエレクトロンを消去ゲー
ト２８方向に引き抜くことにより行う。
【００１７】図１のＬＳＩでは、前記メモリセルアレイ
１０の各ブロック１０ａ〜１０ｎに対応してブロック消
去動作を制御するためのブロック消去制御回路１１ａ〜
１１ｎ、消去信号線１３ａ〜１３ｎが設けられている。
上記消去信号線１３ａ〜１３ｎは、メモリセルセルアレ
イ１０における対応する行のＥＥＰＲＯＭセルの消去ゲ
ートに接続されている。
１０の各ブロック１０ａ〜１０ｎに対応してブロック消
去動作を制御するためのブロック消去制御回路１１ａ〜
１１ｎ、消去信号線１３ａ〜１３ｎが設けられている。
上記消去信号線１３ａ〜１３ｎは、メモリセルセルアレ
イ１０における対応する行のＥＥＰＲＯＭセルの消去ゲ
ートに接続されている。
【００１８】上記ブロック消去制御回路１１ａ〜１１ｎ
は、共通に消去用電圧供給源１４が接続されると共に、
消去ブロックを選択指定するための消去ブロック選択信
号が供給される消去ブロック選択信号線１２ａ〜１２ｎ
が対応して接続されている。そして、消去モードに際し
て、対応する消去ブロック選択信号線１１ａ〜１１ｎに
より選択されている時には対応する消去信号線１３ａ〜
１３ｎに消去信号を供給する。
は、共通に消去用電圧供給源１４が接続されると共に、
消去ブロックを選択指定するための消去ブロック選択信
号が供給される消去ブロック選択信号線１２ａ〜１２ｎ
が対応して接続されている。そして、消去モードに際し
て、対応する消去ブロック選択信号線１１ａ〜１１ｎに
より選択されている時には対応する消去信号線１３ａ〜
１３ｎに消去信号を供給する。
【００１９】前記消去信号線１３ａ〜１３ｎは、それぞ
れの一端がメモリセルセルアレイ１０の外部に引き出さ
れており、各ブロック１０ａ〜１０ｎの消去信号をメモ
リセルセルアレイ１０の外部に取り出す役割も有する。
れの一端がメモリセルセルアレイ１０の外部に引き出さ
れており、各ブロック１０ａ〜１０ｎの消去信号をメモ
リセルセルアレイ１０の外部に取り出す役割も有する。
【００２０】マルチプレクサ１５は、上記各消去信号線
１１ａ〜１１ｎのうちの１本もしくは複数本の消去信号
を選択して出力するものであり、ブロック指定アドレス
信号などをデコードして生成された切換制御信号ＤＣｉ
（ｉ＝１〜ｎ）により制御される。
１１ａ〜１１ｎのうちの１本もしくは複数本の消去信号
を選択して出力するものであり、ブロック指定アドレス
信号などをデコードして生成された切換制御信号ＤＣｉ
（ｉ＝１〜ｎ）により制御される。
【００２１】出力回路１６は、上記マルチプレクサ１５
から出力する信号が内部データバス１７を介して入力
し、これをそのまま、あるいは、ＬＳＩチップ外部で判
別し易いデータに変換し（例えばテストデータ出力用の
レジスタの所定ビットに書込む）、出力線１８を介して
チップ外部へ出力するものである。
から出力する信号が内部データバス１７を介して入力
し、これをそのまま、あるいは、ＬＳＩチップ外部で判
別し易いデータに変換し（例えばテストデータ出力用の
レジスタの所定ビットに書込む）、出力線１８を介して
チップ外部へ出力するものである。
【００２２】なお、前記消去信号が高電圧である場合、
マルチプレクサ１５にレベル変換回路を含ませ、消去信
号を通常の電源電圧レベルの信号に変換した後にチップ
外部へ出力するように構成することが望ましい。
マルチプレクサ１５にレベル変換回路を含ませ、消去信
号を通常の電源電圧レベルの信号に変換した後にチップ
外部へ出力するように構成することが望ましい。
【００２３】次に、上記実施例のＬＳＩにおけるフラッ
シュＥＥＰＲＯＭについて、使用者が意図した通り選択
的にブロック消去が可能か否かのテストを行う際の動作
の一例を説明する。
シュＥＥＰＲＯＭについて、使用者が意図した通り選択
的にブロック消去が可能か否かのテストを行う際の動作
の一例を説明する。
【００２４】例えば第１のブロック１０ａを選択してブ
ロック消去を行う場合、これに対応するブロック消去制
御回路１１ａから例えば高電圧の消去信号が消去信号線
１３ａに供給され、他のブロック１０ｂ〜１０ｎの消去
信号線１３ｂ〜１３ｎには消去信号が供給されない（例
えば０Ｖが供給される）。これと同時に、マルチプレク
サ１５は、消去信号線１３ａ〜１３ｎの信号を順次選択
するように切換制御信号ＤＣｉにより切換制御される。
ロック消去を行う場合、これに対応するブロック消去制
御回路１１ａから例えば高電圧の消去信号が消去信号線
１３ａに供給され、他のブロック１０ｂ〜１０ｎの消去
信号線１３ｂ〜１３ｎには消去信号が供給されない（例
えば０Ｖが供給される）。これと同時に、マルチプレク
サ１５は、消去信号線１３ａ〜１３ｎの信号を順次選択
するように切換制御信号ＤＣｉにより切換制御される。
【００２５】この場合、使用者が意図した通り選択的に
ブロック消去が行われていると、消去信号線１３ａの消
去信号のみ選択した時には選択出力が例えば“０”レベ
ルになり、他の消去信号線１３ｂ〜１３ｎの信号を順次
選択した時には選択出力がそれぞれ“１”レベルにな
る。
ブロック消去が行われていると、消去信号線１３ａの消
去信号のみ選択した時には選択出力が例えば“０”レベ
ルになり、他の消去信号線１３ｂ〜１３ｎの信号を順次
選択した時には選択出力がそれぞれ“１”レベルにな
る。
【００２６】これに対して、使用者が意図した通り選択
的にブロック消去が行われていないと、他の消去信号線
１３ｂ〜１３ｎの信号を順次選択した時にいずれかの選
択出力が“０”レベルになる。
的にブロック消去が行われていないと、他の消去信号線
１３ｂ〜１３ｎの信号を順次選択した時にいずれかの選
択出力が“０”レベルになる。
【００２７】即ち、上記実施例のＬＳＩによれば、製造
途中あるいは製造後において、フラッシュＥＥＰＲＯＭ
について使用者が意図した通り選択的にブロック消去が
可能か否か、換言すれば、誤ったマルチアクセスにより
意図しなかった他のブロックが誤って消去されなかった
か否かのテストを行う際に、選択されたブロックのみが
消去動作を行っているか否かをチップ外部で正確に検出
できる。
途中あるいは製造後において、フラッシュＥＥＰＲＯＭ
について使用者が意図した通り選択的にブロック消去が
可能か否か、換言すれば、誤ったマルチアクセスにより
意図しなかった他のブロックが誤って消去されなかった
か否かのテストを行う際に、選択されたブロックのみが
消去動作を行っているか否かをチップ外部で正確に検出
できる。
【００２８】従って、各ブロック１０ａ〜１０ｎの選択
の組み合わせ毎にテストを行う必要がなくなり、テスト
を容易化し、テスト時間を著しく短縮でき、テストコス
ト、製造コストの増大を抑制することが可能になる。な
お、ＥＥＰＲＯＭセル自体の消去テストは、一括消去に
よって十分なレベルまで消去されたか否かを確認すれば
よい。なお、上記三層型以外の他の構造のフラッシュＥ
ＥＰＲＯＭあるいはＥＥＰＲＯＭにおいても、上記実施
例に準じて実施可能である。
の組み合わせ毎にテストを行う必要がなくなり、テスト
を容易化し、テスト時間を著しく短縮でき、テストコス
ト、製造コストの増大を抑制することが可能になる。な
お、ＥＥＰＲＯＭセル自体の消去テストは、一括消去に
よって十分なレベルまで消去されたか否かを確認すれば
よい。なお、上記三層型以外の他の構造のフラッシュＥ
ＥＰＲＯＭあるいはＥＥＰＲＯＭにおいても、上記実施
例に準じて実施可能である。
【００２９】
【発明の効果】上述したように本発明の半導体集積回路
によれば、内蔵するブロック消去機能を持つフラッシュ
ＥＥＰＲＯＭについて使用者が意図した通り選択的にブ
ロック消去が可能か否かのテストを行う際に、選択され
たブロックのみが消去動作を行っているか否かをチップ
外部で正確に検出でき、テストを容易化し、テスト時間
を著しく短縮でき、テストコスト、製造コストの増大を
抑制することができる。
によれば、内蔵するブロック消去機能を持つフラッシュ
ＥＥＰＲＯＭについて使用者が意図した通り選択的にブ
ロック消去が可能か否かのテストを行う際に、選択され
たブロックのみが消去動作を行っているか否かをチップ
外部で正確に検出でき、テストを容易化し、テスト時間
を著しく短縮でき、テストコスト、製造コストの増大を
抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るブロック消去機能を持
つフラッシュＥＥＰＲＯＭを内蔵するＬＳＩを示すブロ
ック図。
つフラッシュＥＥＰＲＯＭを内蔵するＬＳＩを示すブロ
ック図。
【図２】図１中のフラッシュＥＥＰＲＯＭで使用される
ＥＥＰＲＯＭセルの断面図。
ＥＥＰＲＯＭセルの断面図。
１０…フラッシュＥＥＰＲＯＭのメモリセルアレイ、１
０ａ〜１０ｎ…ブロック、１１ａ〜１１ｎ…ブロック消
去制御回路、１２ａ〜１２ｎ…消去ブロック選択信号
線、１３ａ〜１３ｎ…消去信号線、１４…消去用電圧供
給源、１５…マルチプレクサ、１６…出力回路。
０ａ〜１０ｎ…ブロック、１１ａ〜１１ｎ…ブロック消
去制御回路、１２ａ〜１２ｎ…消去ブロック選択信号
線、１３ａ〜１３ｎ…消去信号線、１４…消去用電圧供
給源、１５…マルチプレクサ、１６…出力回路。
Claims (2)
- 【請求項１】 全メモリ領域が複数ブロックに分割さ
れ、複数バイト単位で消去を行うことが可能なブロック
消去機能を持つＥＥＰＲＯＭと、 このＥＥＰＲＯＭのメモリセルアレイの各ブロックの消
去信号をそれぞれ取り出すための複数本の信号線と、 この各信号線のうちの１本もしくは複数本の信号を選択
して出力するマルチプレクサと、 このマルチプレクサから出力する信号を集積回路チップ
外部へ出力するための出力回路とを具備することを特徴
とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記マルチプレクサは、消去信号を通常の電源電圧レベ
ルの信号に変換するためのレベル変換回路を含むことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28743692A JP3305771B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28743692A JP3305771B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06139799A true JPH06139799A (ja) | 1994-05-20 |
| JP3305771B2 JP3305771B2 (ja) | 2002-07-24 |
Family
ID=17717297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28743692A Expired - Fee Related JP3305771B2 (ja) | 1992-10-26 | 1992-10-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3305771B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313555B1 (ko) * | 1996-11-21 | 2001-12-12 | 가네꼬 히사시 | 소거기능의테스트용테스트회로를가진비휘발성반도체메모리 |
-
1992
- 1992-10-26 JP JP28743692A patent/JP3305771B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313555B1 (ko) * | 1996-11-21 | 2001-12-12 | 가네꼬 히사시 | 소거기능의테스트용테스트회로를가진비휘발성반도체메모리 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3305771B2 (ja) | 2002-07-24 |
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