JPH06139179A - 論理半導体集積回路 - Google Patents
論理半導体集積回路Info
- Publication number
- JPH06139179A JPH06139179A JP28722192A JP28722192A JPH06139179A JP H06139179 A JPH06139179 A JP H06139179A JP 28722192 A JP28722192 A JP 28722192A JP 28722192 A JP28722192 A JP 28722192A JP H06139179 A JPH06139179 A JP H06139179A
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- semiconductor device
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Abstract
(57)【要約】 (修正有)
【目的】データ入力時のホストのCPUのオーバーヘッ
ドを低減し、不要な手順を無くす。 【構成】半導体装置が自身の内部バス1からデータ出力
用のデータレジスタ2oに値を設定すると、この半導体
装置の書き込み処理を読み出し許可フラグ設定回路3R
が検出し、読み出し許可フラグ設定回路3R内の読み出
し許可フラグをセットする。外部に置かれているホスト
のCPUが半導体装置内部のデータ出力用のデータレジ
スタ2oの内容を読み出すべくチップセレクト信号入力
端子9とリードストローブ端子10RSIをアクティブ
とした場合は、半導体装置内部のアクセス検出回路5が
ホストのCPUからのアクセスを検出し、読み出し許可
フラグ設定回路3R内部の読み出し許可フラグの内容S
7を読み出し待機要求信号出力端子7に出力する。この
待機要求信号出力端子7は、ホストのCPUが持つRE
ADY入力端子に接続されホストのCPUにウエイトサ
イクルを挿入する。
ドを低減し、不要な手順を無くす。 【構成】半導体装置が自身の内部バス1からデータ出力
用のデータレジスタ2oに値を設定すると、この半導体
装置の書き込み処理を読み出し許可フラグ設定回路3R
が検出し、読み出し許可フラグ設定回路3R内の読み出
し許可フラグをセットする。外部に置かれているホスト
のCPUが半導体装置内部のデータ出力用のデータレジ
スタ2oの内容を読み出すべくチップセレクト信号入力
端子9とリードストローブ端子10RSIをアクティブ
とした場合は、半導体装置内部のアクセス検出回路5が
ホストのCPUからのアクセスを検出し、読み出し許可
フラグ設定回路3R内部の読み出し許可フラグの内容S
7を読み出し待機要求信号出力端子7に出力する。この
待機要求信号出力端子7は、ホストのCPUが持つRE
ADY入力端子に接続されホストのCPUにウエイトサ
イクルを挿入する。
Description
【0001】
【産業上の利用分野】本発明は論理半導体集積回路に関
し、特に外部のホストとして動作する中央演算処理装置
(以下CPUと略す)に接続されて、インタフェース回
路を形成する論理半導体集積回路に関する。
し、特に外部のホストとして動作する中央演算処理装置
(以下CPUと略す)に接続されて、インタフェース回
路を形成する論理半導体集積回路に関する。
【0002】
【従来の技術】図3に示した従来例の外部の回路に半導
体装置からデータを出力するブロック図は、半導体装置
から外部の回路へのデータ出力が可能かどうかを示す読
み出し許可フラグ18をステータスレジスタ17a内に
持つ。
体装置からデータを出力するブロック図は、半導体装置
から外部の回路へのデータ出力が可能かどうかを示す読
み出し許可フラグ18をステータスレジスタ17a内に
持つ。
【0003】この読み出し許可フラグ18は具体的には
半導体装置がデータ出力用のデータレジスタ2oに値を
設定した場合に、半導体装置内のインタフェース回路が
セットする。
半導体装置がデータ出力用のデータレジスタ2oに値を
設定した場合に、半導体装置内のインタフェース回路が
セットする。
【0004】半導体装置が外部の回路にデータの出力を
行う場合に外部にあるホストのCPUは、まずアドレス
入力端子20にステータスレジスタ17用のアドレスを
入力した状態でチップセレクト端子9とリードストロー
ブ端子10RSIをアクティブとして、半導体装置内部
のステータスレジスタ17aの内容を読み出す。
行う場合に外部にあるホストのCPUは、まずアドレス
入力端子20にステータスレジスタ17用のアドレスを
入力した状態でチップセレクト端子9とリードストロー
ブ端子10RSIをアクティブとして、半導体装置内部
のステータスレジスタ17aの内容を読み出す。
【0005】次にホストのCPU内のプログラムによっ
て、読み出されたステータスレジスタ17aに含まれる
許可フラグ18の値をテストし、半導体装置がデータ出
力不可能な状態にあればステータスリードを繰り返え
す。
て、読み出されたステータスレジスタ17aに含まれる
許可フラグ18の値をテストし、半導体装置がデータ出
力不可能な状態にあればステータスリードを繰り返え
す。
【0006】データが出力可能な状態にあればデータ出
力用のデータレジスタ2oを示すアドレスをアドレス入
力端子20に入力した状態で、チップセレクト端子9と
リードストローブ端子10RSIをアクティブとして、
データ出力用のデータレジスタ2oの値を読み出し、半
導体装置からの出力データをデータ出力端子8oを介し
て外部のホストのCPUに転送する。
力用のデータレジスタ2oを示すアドレスをアドレス入
力端子20に入力した状態で、チップセレクト端子9と
リードストローブ端子10RSIをアクティブとして、
データ出力用のデータレジスタ2oの値を読み出し、半
導体装置からの出力データをデータ出力端子8oを介し
て外部のホストのCPUに転送する。
【0007】図4に示した他の従来例の外部の回路から
半導体装置にデータを入力するブロック図は、外部の回
路から半導体装置へのデータ入力が可能かどうかを示す
許可フラグ21をステータスレジスタ17b内に持つ。
半導体装置にデータを入力するブロック図は、外部の回
路から半導体装置へのデータ入力が可能かどうかを示す
許可フラグ21をステータスレジスタ17b内に持つ。
【0008】この許可フラグ21は具体的には半導体装
置がデータ入力用のデータレジスタ2iの値をその内部
に読み出した場合に、半導体装置内のインタフェース回
路がセットする。
置がデータ入力用のデータレジスタ2iの値をその内部
に読み出した場合に、半導体装置内のインタフェース回
路がセットする。
【0009】外部の回路から半導体装置へのデータ入力
を行う場合に外部にあるホストCPUは、まずアドレス
入力端子20にステータスレジスタ17用のアドレスを
入力した状態でチップセレクト端子9とライトストロー
ブ端子10WSIをアクティブとすることで、半導体装
置内のステータスレジスタ17bの内容を読み出す。
を行う場合に外部にあるホストCPUは、まずアドレス
入力端子20にステータスレジスタ17用のアドレスを
入力した状態でチップセレクト端子9とライトストロー
ブ端子10WSIをアクティブとすることで、半導体装
置内のステータスレジスタ17bの内容を読み出す。
【0010】次いでホストのCPU内部のプログラムに
より読み出されたステータスレジスタ17bに含まれる
許可フラグ21の値をテストし、半導体装置がデータ入
力不可能な状態にあればステータスリードを繰り返え
す。
より読み出されたステータスレジスタ17bに含まれる
許可フラグ21の値をテストし、半導体装置がデータ入
力不可能な状態にあればステータスリードを繰り返え
す。
【0011】データの入力が可能な状態にあればアドレ
ス入力端子20にデータ入力用のデータレジスタ2iの
アドレスを入力した状態でチップセレクト端子9とライ
トストローブ端子10WSIをアクティブとすることで
データ入力用のデータレジスタ2iに値を書き込み、ホ
ストCPUからの入力データを半導体装置に転送する。
ス入力端子20にデータ入力用のデータレジスタ2iの
アドレスを入力した状態でチップセレクト端子9とライ
トストローブ端子10WSIをアクティブとすることで
データ入力用のデータレジスタ2iに値を書き込み、ホ
ストCPUからの入力データを半導体装置に転送する。
【0012】図5の例に示す半導体装置の場合には、半
導体装置が自身の内部バス1からデータ出力用のデータ
レジスタ2oに値を設定すると、この半導体装置の書き
込み処理を割り込み信号作成回路24が検出し、ホスト
のCPUへの読み出し要求信号S25を割り込み出力端
子25から出力する。
導体装置が自身の内部バス1からデータ出力用のデータ
レジスタ2oに値を設定すると、この半導体装置の書き
込み処理を割り込み信号作成回路24が検出し、ホスト
のCPUへの読み出し要求信号S25を割り込み出力端
子25から出力する。
【0013】アクティブとした割り込み要求信号S25
は、ホストのCPUがその割り込み処理内で実施する半
導体装置の読み出し処理、すなわちチップセレクト端子
9とリードストローブ端子10RSIのアクティブとす
ることで実施するデータ出力用データレジスタ2oとホ
ストのCPU間の転送処理により、インアクティブとす
る。
は、ホストのCPUがその割り込み処理内で実施する半
導体装置の読み出し処理、すなわちチップセレクト端子
9とリードストローブ端子10RSIのアクティブとす
ることで実施するデータ出力用データレジスタ2oとホ
ストのCPU間の転送処理により、インアクティブとす
る。
【0014】図6の例に示す半導体装置の場合、半導体
装置が自身の内部バス1へデータ入力用のデータレジス
タ2iの値を読み出すと、この半導体装置の読み出し処
理を割り込み信号作成回路24が検出しホストのCPU
への書き込み要求信号S25を割り込み出力端子26か
ら出力する。
装置が自身の内部バス1へデータ入力用のデータレジス
タ2iの値を読み出すと、この半導体装置の読み出し処
理を割り込み信号作成回路24が検出しホストのCPU
への書き込み要求信号S25を割り込み出力端子26か
ら出力する。
【0015】アクティブとした割り込み要求信号S25
は、ホストのCPUが割り込み処理内で実施する半導体
装置の書き込み処理、すなわちチップセレクト端子9と
ライトストローブ端子10WSIをアクティブとするこ
とで実施するデータ入力用のデータレジスタ2iとホス
トのCPU間の転送処理処理によりインアクティブとす
る。
は、ホストのCPUが割り込み処理内で実施する半導体
装置の書き込み処理、すなわちチップセレクト端子9と
ライトストローブ端子10WSIをアクティブとするこ
とで実施するデータ入力用のデータレジスタ2iとホス
トのCPU間の転送処理処理によりインアクティブとす
る。
【0016】
【発明が解決しようとする課題】図3,図4に示した従
来の論理半導体集積回路は、ホストのCPUと半導体装
置間のデータ転送処理時に、半導体装置がデータ入出力
の可能な状態にあるかどうかを示すステータスレジスタ
の内容を一度ホストのCPUに読み出し、ホストのCP
Uが自身のプログラムでチェックしなければならず、デ
ータ転送のオーバーヘッドが大きくなるという欠点があ
った。
来の論理半導体集積回路は、ホストのCPUと半導体装
置間のデータ転送処理時に、半導体装置がデータ入出力
の可能な状態にあるかどうかを示すステータスレジスタ
の内容を一度ホストのCPUに読み出し、ホストのCP
Uが自身のプログラムでチェックしなければならず、デ
ータ転送のオーバーヘッドが大きくなるという欠点があ
った。
【0017】また、図5および図6に示した従来の論理
半導体集積回路は、ホストのCPUと半導体装置間のデ
ータ転送処理時にホストのCPUに割り込み制御回路お
よび、割り込み処理ルーチンが必要となり、ハードウェ
ア量の増加とデータ転送のオーバーヘッドが大きくなる
という欠点があった。
半導体集積回路は、ホストのCPUと半導体装置間のデ
ータ転送処理時にホストのCPUに割り込み制御回路お
よび、割り込み処理ルーチンが必要となり、ハードウェ
ア量の増加とデータ転送のオーバーヘッドが大きくなる
という欠点があった。
【0018】本発明の目的は、データ入力時の外部にあ
るホストのCPUのオーバーヘッドを低減し、不要な手
順を無くす論理半導体集積回路を提供することにある。
るホストのCPUのオーバーヘッドを低減し、不要な手
順を無くす論理半導体集積回路を提供することにある。
【0019】
【課題を解決するための手段】本発明の論理半導体集積
回路は、外部に置かれたホストとして動作する中央演算
処理装置に接続されてインタフェース回路を形成し、前
記中央演算処理装置が制御の主導権を有する論理半導体
集積回路において、内部のデータ入出力実施の可否を知
らせる許可フラグを記憶する許可フラグ設定回路と、前
記外部の回路からのアクセス信号によって、前記許可フ
ラグの状態を前記外部の回路に出力する端子とを設けて
構成されている。
回路は、外部に置かれたホストとして動作する中央演算
処理装置に接続されてインタフェース回路を形成し、前
記中央演算処理装置が制御の主導権を有する論理半導体
集積回路において、内部のデータ入出力実施の可否を知
らせる許可フラグを記憶する許可フラグ設定回路と、前
記外部の回路からのアクセス信号によって、前記許可フ
ラグの状態を前記外部の回路に出力する端子とを設けて
構成されている。
【0020】
【実施例】図1は本発明の第1の実施例であり、外部の
回路に半導体装置内のデータを出力するためのインタフ
ェース回路のブロック図である。本実施例においては、
半導体装置が自身の内部バス1からデータ出力用のデー
タレジスタ2oに値を設定すると、この半導体装置の書
き込み処理を読み出し許可フラグ設定回路3Rが検出
し、読み出し許可フラグ設定回路3R内の読み出し許可
フラグをセットする。
回路に半導体装置内のデータを出力するためのインタフ
ェース回路のブロック図である。本実施例においては、
半導体装置が自身の内部バス1からデータ出力用のデー
タレジスタ2oに値を設定すると、この半導体装置の書
き込み処理を読み出し許可フラグ設定回路3Rが検出
し、読み出し許可フラグ設定回路3R内の読み出し許可
フラグをセットする。
【0021】ホストのCPUが半導体装置内部のデータ
出力用のデータレジスタ2oの内容を読み出すべくチッ
プセレクト信号入力端子9とリードストローブ信号入力
端子10RSIをアクティブとした場合は、半導体装置
内部のアクセス検出回路5が外部のホストCPUからの
アクセスを検出し、読み出し許可フラグ設定回路3R内
部の読み出し許可フラグの内容S7を読み出し待機要求
信号出力端子7に出力する。
出力用のデータレジスタ2oの内容を読み出すべくチッ
プセレクト信号入力端子9とリードストローブ信号入力
端子10RSIをアクティブとした場合は、半導体装置
内部のアクセス検出回路5が外部のホストCPUからの
アクセスを検出し、読み出し許可フラグ設定回路3R内
部の読み出し許可フラグの内容S7を読み出し待機要求
信号出力端子7に出力する。
【0022】この読み出し待機要求信号出力端子7は、
ホストのCPUが持つREADY入力端子に接続されホ
ストのCPUにウエイトサイクルを挿入する。
ホストのCPUが持つREADY入力端子に接続されホ
ストのCPUにウエイトサイクルを挿入する。
【0023】読み出し許可フラグをセットした状態で、
ホストのCPUがデータ出力用データレジスタ2oをア
クセスすると、ホストCPUにウエイトサイクルは挿入
されず直ちに半導体装置はデータ出力端子8oにデータ
出力用データレジスタ2oの内容を出力する。
ホストのCPUがデータ出力用データレジスタ2oをア
クセスすると、ホストCPUにウエイトサイクルは挿入
されず直ちに半導体装置はデータ出力端子8oにデータ
出力用データレジスタ2oの内容を出力する。
【0024】読み出し許可フラグのリセット状態でホス
トのCPUがデータ出力用のデータレジスタ2oをアク
セスすると、読み出し待機要求信号出力端子7からホス
トのCPUのREADY入力端子に待機要求信号S7が
出力され、ホストのCPUはウエイトサイクルを実施す
る。
トのCPUがデータ出力用のデータレジスタ2oをアク
セスすると、読み出し待機要求信号出力端子7からホス
トのCPUのREADY入力端子に待機要求信号S7が
出力され、ホストのCPUはウエイトサイクルを実施す
る。
【0025】読み出し待機要求信号出力端子7は、半導
体装置が内部バス1からデータ出力用のデータレジスタ
2oに値を設定することで実施される読み出し許可フラ
グのセットによりインアクティブとされ、ホストCPU
はウエイトサイクルからの復帰後データ出力端子8に出
力されているデータ出力用のデータレジスタ2oの内容
を読み込む。
体装置が内部バス1からデータ出力用のデータレジスタ
2oに値を設定することで実施される読み出し許可フラ
グのセットによりインアクティブとされ、ホストCPU
はウエイトサイクルからの復帰後データ出力端子8に出
力されているデータ出力用のデータレジスタ2oの内容
を読み込む。
【0026】図2に示した第2の実施例の、外部回路か
ら半導体装置にデータを入力するブロックにおいては、
半導体装置が自身の内部バス1にデータ入力用のデータ
レジスタ2iの値を読み出すと、この半導体装置の読み
出し処理を書き込み許可フラグ設定回路3Wが検出し、
書き込み許可フラグ設定回路3W内の書き込み許可フラ
グをセットする。
ら半導体装置にデータを入力するブロックにおいては、
半導体装置が自身の内部バス1にデータ入力用のデータ
レジスタ2iの値を読み出すと、この半導体装置の読み
出し処理を書き込み許可フラグ設定回路3Wが検出し、
書き込み許可フラグ設定回路3W内の書き込み許可フラ
グをセットする。
【0027】ホストのCPUが半導体装置内の入力用の
データレジスタ2iに値を書き込むべくチップセレクト
端子9とライトストローブ端子10WSIをアクティブ
とした場合は、半導体装置内のアクセス検出回路5がホ
ストCPUからのアクセスを検出し書き込み許可フラグ
設定回路3W内の書き込み許可フラグの内容を書き込み
待機要求信号出力端子7に出力する。
データレジスタ2iに値を書き込むべくチップセレクト
端子9とライトストローブ端子10WSIをアクティブ
とした場合は、半導体装置内のアクセス検出回路5がホ
ストCPUからのアクセスを検出し書き込み許可フラグ
設定回路3W内の書き込み許可フラグの内容を書き込み
待機要求信号出力端子7に出力する。
【0028】この書き込み待機要求信号出力端子7は外
部のホストのCPUが持つREADY入力端子に接続さ
れホストのCPUにウエイトサイクルを挿入する。
部のホストのCPUが持つREADY入力端子に接続さ
れホストのCPUにウエイトサイクルを挿入する。
【0029】書き込み許可フラグをセットした状態で、
ホストのCPUがデータ入力用のデータレジスタ2iを
アクセスすると、ホストのCPUにウエイトサイクルは
挿入されず、直ちに半導体装置はデータ入力端子8iに
入力された値をデータ入力用のデータレジスタ2iに書
き込む。
ホストのCPUがデータ入力用のデータレジスタ2iを
アクセスすると、ホストのCPUにウエイトサイクルは
挿入されず、直ちに半導体装置はデータ入力端子8iに
入力された値をデータ入力用のデータレジスタ2iに書
き込む。
【0030】書き込み許可フラグのリセット状態でホス
トのCPUがデータ入力用のデータレジスタ2iをアク
セスすると、書き込み待機要求信号出力端子7からホス
トのCPUのREADY入力端子に待機要求S7が出力
されホストのCPUはウエイトサイクルを実施する。
トのCPUがデータ入力用のデータレジスタ2iをアク
セスすると、書き込み待機要求信号出力端子7からホス
トのCPUのREADY入力端子に待機要求S7が出力
されホストのCPUはウエイトサイクルを実施する。
【0031】書き込み待機要求信号出力端子7は半導体
装置がデータ入力用のデータレジスタ2iの値を内部バ
ス1に読み出して、実施される書き込み許可フラグセッ
トによりインアクティブとされる。
装置がデータ入力用のデータレジスタ2iの値を内部バ
ス1に読み出して、実施される書き込み許可フラグセッ
トによりインアクティブとされる。
【0032】これを受けてホストCPUがウエイトサイ
クルから復帰することで、半導体装置への書き込み処理
を終了させ、同時に半導体装置内部ではデータ入力端子
8iに入力されている値をデータ入力用のデータレジス
タ2iに書き込む。
クルから復帰することで、半導体装置への書き込み処理
を終了させ、同時に半導体装置内部ではデータ入力端子
8iに入力されている値をデータ入力用のデータレジス
タ2iに書き込む。
【0033】
【発明の効果】以上説明したように本発明の論理半導体
集積回路は、半導体装置内部の外部回路間のデータ入出
力実施の可否をアクセス待機要求信号出力端子に出力
し、これを半導体装置のホストとなる外部のCPUのR
EADY入力端子と接続することにより、半導体装置の
ステータスチェック、割り込み処理などによるホストの
CPUのオーバーヘッド無しに、無手順でデータ入出力
を実施できるという効果がある。
集積回路は、半導体装置内部の外部回路間のデータ入出
力実施の可否をアクセス待機要求信号出力端子に出力
し、これを半導体装置のホストとなる外部のCPUのR
EADY入力端子と接続することにより、半導体装置の
ステータスチェック、割り込み処理などによるホストの
CPUのオーバーヘッド無しに、無手順でデータ入出力
を実施できるという効果がある。
【図1】本発明の第1の実施例のブロック図である。
【図2】本発明の第2の実施例のブロック図である。
【図3】従来の論理半導体集積回路の第1の例のブロッ
ク図である。
ク図である。
【図4】従来の論理半導体集積回路第2の例のブロック
図である。
図である。
【図5】従来の論理半導体集積回路の第3の例のブロッ
ク図である。
ク図である。
【図6】従来の論理半導体集積回路の第4の例のブロッ
ク図である。
ク図である。
1 内部バス 2i 入力用のデータレジスタ 2o 出力用のデータレジスタ 3R 読み出し許可フラグ設定回路 3W 書き込み許可フラグ設定回路 4 出力バッファ 5 アクセス検出回路 6i データ入力バッファ 6o データ出力バッファ 7 待機要求信号出力端子 8i データ入力端子 8o データ出力端子 9 チップセレクト信号入力端子 10RSI リードストローブ信号入力端子 10WSI ライトストローブ信号入力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中嶋 秋郎 神奈川県川崎市中原区小杉町一丁目403番 53日本電気株式会社内
Claims (1)
- 【請求項1】 外部に置かれたホストとして動作する中
央演算処理装置に接続されてインタフェース回路を形成
し、前記中央演算処理装置が制御の主導権を有する論理
半導体集積回路において、内部のデータ入出力実施の可
否を知らせる許可フラグを記憶する許可フラグ設定回路
と、前記外部の回路からのアクセス信号によって、前記
許可フラグの状態を前記外部の回路に出力する端子とを
設けたことを特徴とする論理半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28722192A JP2928036B2 (ja) | 1992-10-26 | 1992-10-26 | 論理半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28722192A JP2928036B2 (ja) | 1992-10-26 | 1992-10-26 | 論理半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06139179A true JPH06139179A (ja) | 1994-05-20 |
JP2928036B2 JP2928036B2 (ja) | 1999-07-28 |
Family
ID=17714615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28722192A Expired - Fee Related JP2928036B2 (ja) | 1992-10-26 | 1992-10-26 | 論理半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2928036B2 (ja) |
-
1992
- 1992-10-26 JP JP28722192A patent/JP2928036B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2928036B2 (ja) | 1999-07-28 |
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Legal Events
Date | Code | Title | Description |
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