JPH0613904A - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
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- JPH0613904A JPH0613904A JP16941892A JP16941892A JPH0613904A JP H0613904 A JPH0613904 A JP H0613904A JP 16941892 A JP16941892 A JP 16941892A JP 16941892 A JP16941892 A JP 16941892A JP H0613904 A JPH0613904 A JP H0613904A
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- voltage
- reference voltage
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Abstract
(57)【要約】
【目的】 本発明はアナログ入力電圧と複数の基準電圧
とを複数のコンパレータで比較してディジタル信号出力
を得るアナログ・ディジタル変換器に関し、小型化、低
消費電力化、低入力容量化を目的とする。 【構成】 コンパレータ４n+1 内の入力エミッタホロワ
回路から取り出されたｎ＋１番目の基準電圧と、コンパ
レータ４n-1 の入力エミッタホロワ回路より取り出され
たｎ−１番目の基準電圧とを、抵抗Ｒ1 及びＲ2 による
分圧回路１１により抵抗分圧して、コンパレータ４n ヘ
基準電圧として入力する。抵抗Ｒ1 及びＲ 2 は拡散抵抗
が用いられる。また、コンパレータ４n 内には入力エミ
ッタホロワ回路は設けられない。コンパレータ４n-1 ，
４n+1 より既に入力エミッタホロワ回路を通したアナロ
グ入力電圧と基準電圧とが夫々入力されるからである。
とを複数のコンパレータで比較してディジタル信号出力
を得るアナログ・ディジタル変換器に関し、小型化、低
消費電力化、低入力容量化を目的とする。 【構成】 コンパレータ４n+1 内の入力エミッタホロワ
回路から取り出されたｎ＋１番目の基準電圧と、コンパ
レータ４n-1 の入力エミッタホロワ回路より取り出され
たｎ−１番目の基準電圧とを、抵抗Ｒ1 及びＲ2 による
分圧回路１１により抵抗分圧して、コンパレータ４n ヘ
基準電圧として入力する。抵抗Ｒ1 及びＲ 2 は拡散抵抗
が用いられる。また、コンパレータ４n 内には入力エミ
ッタホロワ回路は設けられない。コンパレータ４n-1 ，
４n+1 より既に入力エミッタホロワ回路を通したアナロ
グ入力電圧と基準電圧とが夫々入力されるからである。
Description
【０００１】
【産業上の利用分野】本発明はアナログ・ディジタル変
換器に係り、特にアナログ入力電圧と複数の基準電圧と
を複数のコンパレータで比較してディジタル信号出力を
得るアナログ・ディジタル変換器に関する。
換器に係り、特にアナログ入力電圧と複数の基準電圧と
を複数のコンパレータで比較してディジタル信号出力を
得るアナログ・ディジタル変換器に関する。
【０００２】ディジタルＶＴＲやテレビジョン受像機に
使用されるアナログ・ディジタル変換器は高速性が要求
されるため、並列型（フラッシュ型）や直並列型（２ス
テップ型）が用いられる。これらのアナログ・ディジタ
ル変換器は半導体集積回路の進歩発展もあって、近年、
モノリシックＩＣ化されるようになってきているが、近
年、より一層の小型化、低消費電力化、低入力容量化が
望まれている。
使用されるアナログ・ディジタル変換器は高速性が要求
されるため、並列型（フラッシュ型）や直並列型（２ス
テップ型）が用いられる。これらのアナログ・ディジタ
ル変換器は半導体集積回路の進歩発展もあって、近年、
モノリシックＩＣ化されるようになってきているが、近
年、より一層の小型化、低消費電力化、低入力容量化が
望まれている。
【０００３】
【従来の技術】図２は従来のアナログ・ディジタル変換
器の一例の構成図を示す。このアナログ・ディジタル変
換器は並列型アナログ・ディジタル変換器で、高電位側
電源電圧ＶRTの入力端子１と低電位側電源電圧ＶRBの入
力端子２との間に複数の基準抵抗Ｒが直列に接続され、
それらの抵抗の各接続点から基準電圧が取り出されてコ
ンパレータ４n-1 ，４n ，４n+1 等に入力され、入力端
子３よりのアナログ入力電圧ＶINとレベル比較される。
器の一例の構成図を示す。このアナログ・ディジタル変
換器は並列型アナログ・ディジタル変換器で、高電位側
電源電圧ＶRTの入力端子１と低電位側電源電圧ＶRBの入
力端子２との間に複数の基準抵抗Ｒが直列に接続され、
それらの抵抗の各接続点から基準電圧が取り出されてコ
ンパレータ４n-1 ，４n ，４n+1 等に入力され、入力端
子３よりのアナログ入力電圧ＶINとレベル比較される。
【０００４】コンパレータ４n-1 ，４n ，４n+1 等は自
己の入力端子に供給される基準電圧ＶREF が入力電圧Ｖ
INより大のとき例えばローレベル、ＶREF ＜ＶINのとき
はハイベルの信号を出力する。コンパレータ４n の出力
信号は対応する２入力ＡＮＤ回路５n の一方の入力端子
と１ビット上の２入力ＡＮＤ回路５n+1 の他方の入力端
子に入力される。同様に他のコンパレータの出力信号も
２つの２入力ＡＮＤ回路に入力される（ただし、最上位
のコンパレータの出力は対応する２入力ＡＮＤ回路の
み）。
己の入力端子に供給される基準電圧ＶREF が入力電圧Ｖ
INより大のとき例えばローレベル、ＶREF ＜ＶINのとき
はハイベルの信号を出力する。コンパレータ４n の出力
信号は対応する２入力ＡＮＤ回路５n の一方の入力端子
と１ビット上の２入力ＡＮＤ回路５n+1 の他方の入力端
子に入力される。同様に他のコンパレータの出力信号も
２つの２入力ＡＮＤ回路に入力される（ただし、最上位
のコンパレータの出力は対応する２入力ＡＮＤ回路の
み）。
【０００５】５n-1 ，５n 及び５n+1 等のＡＮＤ回路の
各出力信号はエンコーダ６に供給され、バイナリコード
に変換されてディジタル信号として出力される。従っ
て、Ｎビットのバイナリコードに変換して出力する並列
型アナログ・ディジタル変換器では、基準抵抗Ｒ、コン
パレータ、２入力ＡＮＤ回路の各々が夫々（２N −１）
個必要となる。
各出力信号はエンコーダ６に供給され、バイナリコード
に変換されてディジタル信号として出力される。従っ
て、Ｎビットのバイナリコードに変換して出力する並列
型アナログ・ディジタル変換器では、基準抵抗Ｒ、コン
パレータ、２入力ＡＮＤ回路の各々が夫々（２N −１）
個必要となる。
【０００６】図３は上記の並列型アナログ・ディジタル
変換器におけるコンパレータ４n-1，４n ，４n+1 等の
一例の具体的回路図を示す。同図中、図２と同一構成部
分には同一符号を付し、その説明を省略する。図３にお
いて、コンパレータ４n-1 〜４n+1 等は夫々同一回路構
成であるので、コンパレータ４n-1 について代表して説
明すると、入力エミッタホロワ回路を構成するＮＰＮト
ランジスタＱ1 ，Ｑ2と、差動対回路を構成するＮＰＮ
トランジスタＱ3 〜Ｑ8 などよりコンパレータ４n+1 が
構成されている。
変換器におけるコンパレータ４n-1，４n ，４n+1 等の
一例の具体的回路図を示す。同図中、図２と同一構成部
分には同一符号を付し、その説明を省略する。図３にお
いて、コンパレータ４n-1 〜４n+1 等は夫々同一回路構
成であるので、コンパレータ４n-1 について代表して説
明すると、入力エミッタホロワ回路を構成するＮＰＮト
ランジスタＱ1 ，Ｑ2と、差動対回路を構成するＮＰＮ
トランジスタＱ3 〜Ｑ8 などよりコンパレータ４n+1 が
構成されている。
【０００７】
【発明が解決しようとする課題】上記の従来の並列型ア
ナログ・ディジタル変換器は、高速動作が可能である
が、前述したように基準抵抗Ｒ、コンパレータ及び２入
力ＡＮＤ回路の夫々がＮビットの場合（２N −１）個必
要となるため、ビット数を１ビット増加すると抵抗、コ
ンパレータ及び２入力ＡＮＤ回路が夫々２個ずつ必要と
なり、必然的にチップ面積、消費電力、入力容量も増加
してしまう。
ナログ・ディジタル変換器は、高速動作が可能である
が、前述したように基準抵抗Ｒ、コンパレータ及び２入
力ＡＮＤ回路の夫々がＮビットの場合（２N −１）個必
要となるため、ビット数を１ビット増加すると抵抗、コ
ンパレータ及び２入力ＡＮＤ回路が夫々２個ずつ必要と
なり、必然的にチップ面積、消費電力、入力容量も増加
してしまう。
【０００８】そこで、近年、アナログ・ディジタル変換
動作を上位ビットと下位ビットの２ステップに分け、コ
ンパレータを上位ビット用と下位ビット用とに別々に設
けることにより、コンパレータの数を並列型のアナログ
・ディジタル変換器のそれよりも少なくした２ステップ
型（直並列型）のアナログ・ディジタル変換器も実現さ
れている。
動作を上位ビットと下位ビットの２ステップに分け、コ
ンパレータを上位ビット用と下位ビット用とに別々に設
けることにより、コンパレータの数を並列型のアナログ
・ディジタル変換器のそれよりも少なくした２ステップ
型（直並列型）のアナログ・ディジタル変換器も実現さ
れている。
【０００９】しかし、この２ステップ型アナログ・ディ
ジタル変換器においても、分解能を高くするにつれて使
用コンパレータ数が多くなるため、小チップ化、低消費
電力化、低入力容量化が困難になってきており、また２
回の変換動作中は入力信号が変化しないことが必要であ
るから、並列型では不要なサンプルホールド回路が必要
となる。
ジタル変換器においても、分解能を高くするにつれて使
用コンパレータ数が多くなるため、小チップ化、低消費
電力化、低入力容量化が困難になってきており、また２
回の変換動作中は入力信号が変化しないことが必要であ
るから、並列型では不要なサンプルホールド回路が必要
となる。
【００１０】本発明は以上の点に鑑みなされたもので、
所定のコンパレータの基準電圧は隣接するビットのコン
パレータをエミッタホロワからの基準電圧を分圧して生
成することにより、上記の課題を解決したアナログ・デ
ィジタル変換器を提供することを目的とする。
所定のコンパレータの基準電圧は隣接するビットのコン
パレータをエミッタホロワからの基準電圧を分圧して生
成することにより、上記の課題を解決したアナログ・デ
ィジタル変換器を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目標を達成するた
め、本発明は互いにレベルの異なるｍ種類（ただし、ｍ
は２以上の整数）の基準電圧をｍ個のコンパレータのう
ち対応するコンパレータに夫々入力して、ｍ個のコンパ
レータに共通に入力される入力アナログ電圧とレベル比
較し、ｍ個のコンパレータの比較結果に基づいてディジ
タル信号を出力するアナログ・ディジタル変換器におい
て、分圧回路を設けたものである。
め、本発明は互いにレベルの異なるｍ種類（ただし、ｍ
は２以上の整数）の基準電圧をｍ個のコンパレータのう
ち対応するコンパレータに夫々入力して、ｍ個のコンパ
レータに共通に入力される入力アナログ電圧とレベル比
較し、ｍ個のコンパレータの比較結果に基づいてディジ
タル信号を出力するアナログ・ディジタル変換器におい
て、分圧回路を設けたものである。
【００１２】この分圧回路はｎ＋１番目（ただし、ｎ＝
２〜ｍ−１）のコンパレータの入力エミッタホロワ回路
から取り出されたｎ＋１番目のレベルの基準電圧と、ｎ
−１番目のコンパレータの入力エミッタホロワ回路から
取り出されたｎ−１番目のレベルの基準電圧との中間レ
ベルを生成し、その生成した基準電圧をｎ番目のコンパ
レータに基準電圧として入力する。
２〜ｍ−１）のコンパレータの入力エミッタホロワ回路
から取り出されたｎ＋１番目のレベルの基準電圧と、ｎ
−１番目のコンパレータの入力エミッタホロワ回路から
取り出されたｎ−１番目のレベルの基準電圧との中間レ
ベルを生成し、その生成した基準電圧をｎ番目のコンパ
レータに基準電圧として入力する。
【００１３】
【作用】本発明ではｎ＋１番目のコンパレータのエミッ
タホロワ回路から取り出されたｎ＋１番目のレベルの基
準電圧と、ｎ−１番目のコンパレータのエミッタホロワ
回路から取り出されたｎ−１番目のレベルの基準電圧と
の中間のレベルの電圧を、前記分圧回路により生成し、
それをｎ番目のレベルの基準電圧としてｎ番目のコンパ
レータに入力しているため、第１の電源端子と第２の電
源端子との間に接続されて基準電圧を各接続点から取り
出される複数の基準抵抗の数を１／２倍に削減すること
ができる。
タホロワ回路から取り出されたｎ＋１番目のレベルの基
準電圧と、ｎ−１番目のコンパレータのエミッタホロワ
回路から取り出されたｎ−１番目のレベルの基準電圧と
の中間のレベルの電圧を、前記分圧回路により生成し、
それをｎ番目のレベルの基準電圧としてｎ番目のコンパ
レータに入力しているため、第１の電源端子と第２の電
源端子との間に接続されて基準電圧を各接続点から取り
出される複数の基準抵抗の数を１／２倍に削減すること
ができる。
【００１４】また、上記の分圧回路の出力電圧はコンパ
レータ内のエミッタホロワ回路を通されたｎ−１番目と
ｎ＋１番目のレベルの各基準分圧から生成されているた
め、ｎ番目のコンパレータ内の入力エミッタホロワ回路
を削減することができる。
レータ内のエミッタホロワ回路を通されたｎ−１番目と
ｎ＋１番目のレベルの各基準分圧から生成されているた
め、ｎ番目のコンパレータ内の入力エミッタホロワ回路
を削減することができる。
【００１５】
【実施例】図１は本発明になるアナログ・ディジタル変
換器の要部の一実施例の回路図を示す。同図中、図３と
同一構成部分には同一符号を付し、その説明を省略す
る。図１において、電源端子１及び２間に互いに直列に
接続されている複数の基準抵抗Ｒは変換特性などを考慮
して、従来と同様に低抵抗（アルミ抵抗）で、例えば１
Ω〜３Ω程度である。所定番目の基準抵抗ＲのＶRT側接
続点からは全部でｍ種類ある基準電圧のうち低い方から
数えてｎ＋１番目（ただし、ｎ＝２〜ｍ−１）のレベル
の基準電圧Ｖn+1 が取り出され、ＶRB側接続点からは低
い方からｎ−１番目のレベルの基準電圧Ｖn-1 （＜Ｖ
n+1 ）が取り出される。なお、ＶRT＞ＶRBである。
換器の要部の一実施例の回路図を示す。同図中、図３と
同一構成部分には同一符号を付し、その説明を省略す
る。図１において、電源端子１及び２間に互いに直列に
接続されている複数の基準抵抗Ｒは変換特性などを考慮
して、従来と同様に低抵抗（アルミ抵抗）で、例えば１
Ω〜３Ω程度である。所定番目の基準抵抗ＲのＶRT側接
続点からは全部でｍ種類ある基準電圧のうち低い方から
数えてｎ＋１番目（ただし、ｎ＝２〜ｍ−１）のレベル
の基準電圧Ｖn+1 が取り出され、ＶRB側接続点からは低
い方からｎ−１番目のレベルの基準電圧Ｖn-1 （＜Ｖ
n+1 ）が取り出される。なお、ＶRT＞ＶRBである。
【００１６】全部でｍ個あるコンパレータのうち、電源
端子２側から数えてｎ−１番目のコンパレータ４n-1 と
ｎ＋１番目のコンパレータ４n+1 とは夫々従来と同一構
成で、入力エミッタホロワ回路と差動対回路とよりな
る。すなわち、コンパレータ４ n-1 は入力端子３にベー
スが接続されたＮＰＮトランジスタＱ11と、前記基準電
圧Ｖn-1 がベースに印加されるＮＰＮトランジスタＱ21
と、Ｑ11，Ｑ21の各エミッタ側の定電流源Ｉ11及びＩ21
とによる入力エミッタホロワ回路と、ＮＰＮトランジス
タＱ31，Ｑ41，Ｑ51，Ｑ61，Ｑ71，Ｑ81，定電流源
Ｉ31，コレクタ負荷抵抗などからなる差動対回路とより
構成されている。
端子２側から数えてｎ−１番目のコンパレータ４n-1 と
ｎ＋１番目のコンパレータ４n+1 とは夫々従来と同一構
成で、入力エミッタホロワ回路と差動対回路とよりな
る。すなわち、コンパレータ４ n-1 は入力端子３にベー
スが接続されたＮＰＮトランジスタＱ11と、前記基準電
圧Ｖn-1 がベースに印加されるＮＰＮトランジスタＱ21
と、Ｑ11，Ｑ21の各エミッタ側の定電流源Ｉ11及びＩ21
とによる入力エミッタホロワ回路と、ＮＰＮトランジス
タＱ31，Ｑ41，Ｑ51，Ｑ61，Ｑ71，Ｑ81，定電流源
Ｉ31，コレクタ負荷抵抗などからなる差動対回路とより
構成されている。
【００１７】トランジスタＱ31及びＱ41の両エミッタは
定電流源Ｉ31に共通接続され、またＱ31及びＱ41の各ベ
ースには互いに逆相のクロックが印加される。トランジ
スタＱ31のコレクタはトランジスタＱ51及びＱ61の両エ
ミッタに接続されている。トランジスタＱ41のコレクタ
はトランジスタＱ71及びＱ81の両エミッタに接続されて
いる。
定電流源Ｉ31に共通接続され、またＱ31及びＱ41の各ベ
ースには互いに逆相のクロックが印加される。トランジ
スタＱ31のコレクタはトランジスタＱ51及びＱ61の両エ
ミッタに接続されている。トランジスタＱ41のコレクタ
はトランジスタＱ71及びＱ81の両エミッタに接続されて
いる。
【００１８】トランジスタＱ51，Ｑ61の各コレクタは負
荷抵抗と出力端子との接続点に接続されている。トラン
ジスタＱ71及びＱ81は夫々互いのベースが相手のコレク
タと出力端子との接続点に接続されている。コンパレー
タ４n+1 も同様に、ＮＰＮトランジスタＱ13，Ｑ23及び
定電流源Ｉ13及びＩ23によるエミッタホロワ回路と、Ｎ
ＰＮトランジスタＱ33，Ｑ43，Ｑ53，Ｑ63，Ｑ73，
Ｑ83，定電流源Ｉ33，コレクタ負荷抵抗よりなる差動対
回路とにより構成されている。
荷抵抗と出力端子との接続点に接続されている。トラン
ジスタＱ71及びＱ81は夫々互いのベースが相手のコレク
タと出力端子との接続点に接続されている。コンパレー
タ４n+1 も同様に、ＮＰＮトランジスタＱ13，Ｑ23及び
定電流源Ｉ13及びＩ23によるエミッタホロワ回路と、Ｎ
ＰＮトランジスタＱ33，Ｑ43，Ｑ53，Ｑ63，Ｑ73，
Ｑ83，定電流源Ｉ33，コレクタ負荷抵抗よりなる差動対
回路とにより構成されている。
【００１９】一方、ｎ番目のコンパレータ４n はＮＰＮ
トランジスタＱ32，Ｑ42，Ｑ52，Ｑ 62，Ｑ72，Ｑ82，定
電流源Ｉ32及びコレクタ負荷抵抗よりなる差動対回路の
みよりなり、エミッタホロワ回路は省略されている。す
なわち、コンパレータ４n はＮＰＮトランジスタＱ52の
ベースがトランジスタＱ11及びＱ13の各エミッタに接続
され、またＮＰＮトランジスタＱ62のベースが抵抗Ｒ1
を介してトランジスタＱ23のエミッタに接続されると共
に、抵抗Ｒ2 を介してトランジスタＱ21のエミッタに接
続されている。
トランジスタＱ32，Ｑ42，Ｑ52，Ｑ 62，Ｑ72，Ｑ82，定
電流源Ｉ32及びコレクタ負荷抵抗よりなる差動対回路の
みよりなり、エミッタホロワ回路は省略されている。す
なわち、コンパレータ４n はＮＰＮトランジスタＱ52の
ベースがトランジスタＱ11及びＱ13の各エミッタに接続
され、またＮＰＮトランジスタＱ62のベースが抵抗Ｒ1
を介してトランジスタＱ23のエミッタに接続されると共
に、抵抗Ｒ2 を介してトランジスタＱ21のエミッタに接
続されている。
【００２０】抵抗Ｒ1 及びＲ2 は同一抵抗値で、トラン
ジスタＱ21のエミッタより取り出された基準電圧（Ｖ
n-1 −ＶBE）とトランジスタＱ23のエミッタより取り出
された基準電圧（Ｖn+1 −ＶBE）との中間のレベルの電
圧Ｖn ’を生成してトランジスタＱ62のベースへ供給す
る分圧回路１１を構成している（ただし、ＶBEはトラン
ジスタＱ21，Ｑ23のベース・エミッタ間電圧）。
ジスタＱ21のエミッタより取り出された基準電圧（Ｖ
n-1 −ＶBE）とトランジスタＱ23のエミッタより取り出
された基準電圧（Ｖn+1 −ＶBE）との中間のレベルの電
圧Ｖn ’を生成してトランジスタＱ62のベースへ供給す
る分圧回路１１を構成している（ただし、ＶBEはトラン
ジスタＱ21，Ｑ23のベース・エミッタ間電圧）。
【００２１】この分圧回路１１が生成する電圧Ｖn ’は
｛（Ｖn+1 ＋Ｖn-1 ）／２｝−ＶBEで表わされるが、こ
れは従来のコンパレータ内の差動対回路のトランジスタ
Ｑ62のベースに入力エミッタホロワ回路を通して印加さ
れる基準電圧と同じであるから、コンパレータ４n には
エミッタホロワ回路が不要になるのである。
｛（Ｖn+1 ＋Ｖn-1 ）／２｝−ＶBEで表わされるが、こ
れは従来のコンパレータ内の差動対回路のトランジスタ
Ｑ62のベースに入力エミッタホロワ回路を通して印加さ
れる基準電圧と同じであるから、コンパレータ４n には
エミッタホロワ回路が不要になるのである。
【００２２】また、分圧回路１１を構成している抵抗Ｒ
1 及びＲ2 は、隣り合うコンパレータ４n-1 及び４n+1
の入力基準電圧の中間レベルを発生するだけでよいか
ら、その抵抗値が同一であれば抵抗値自体は問題となら
ないため、低抵抗（アルミ抵抗）である基準抵抗Ｒに比
し、面積が小なる拡散抵抗を用いることができる。因み
に、基準抵抗Ｒの大きさが長さ数百μｍ程度、幅数十μ
ｍ程度の低抵抗（アルミ抵抗）であるのに対し、分圧回
路１１の抵抗Ｒ1 及びＲ2 の夫々の大きさは長さ数十μ
ｍ程度、幅数μｍ程度の高抵抗（拡散抵抗）である。
1 及びＲ2 は、隣り合うコンパレータ４n-1 及び４n+1
の入力基準電圧の中間レベルを発生するだけでよいか
ら、その抵抗値が同一であれば抵抗値自体は問題となら
ないため、低抵抗（アルミ抵抗）である基準抵抗Ｒに比
し、面積が小なる拡散抵抗を用いることができる。因み
に、基準抵抗Ｒの大きさが長さ数百μｍ程度、幅数十μ
ｍ程度の低抵抗（アルミ抵抗）であるのに対し、分圧回
路１１の抵抗Ｒ1 及びＲ2 の夫々の大きさは長さ数十μ
ｍ程度、幅数μｍ程度の高抵抗（拡散抵抗）である。
【００２３】従って、本実施例により、基準抵抗Ｒの数
を従来の半分の数にすることができると共に、１個の基
準抵抗Ｒの大きさよりも分圧回路１１を構成する２つの
抵抗Ｒ1 及びＲ2 の全体の大きさの方を小さくすること
ができるため、全体として基準電圧発生のための抵抗に
必要なチップ面積を従来に比し小さくすることができ
る。更に、本実施例では、ｍ／２個のコンパレータ４n
の入力エミッタホロワ回路を不要にできるため、より一
層チップ面積を従来に比し小にすることができる。
を従来の半分の数にすることができると共に、１個の基
準抵抗Ｒの大きさよりも分圧回路１１を構成する２つの
抵抗Ｒ1 及びＲ2 の全体の大きさの方を小さくすること
ができるため、全体として基準電圧発生のための抵抗に
必要なチップ面積を従来に比し小さくすることができ
る。更に、本実施例では、ｍ／２個のコンパレータ４n
の入力エミッタホロワ回路を不要にできるため、より一
層チップ面積を従来に比し小にすることができる。
【００２４】次に、本実施例の動作について説明する。
クロック信号がハイレベルであるものとすると、トラン
ジスタＱ31，Ｑ32及びＱ33が夫々オン、トランジスタＱ
41，Ｑ42及びＱ43が夫々オフである。一方、基準電圧Ｖ
n-1 ，Ｖn+1 がトランジスタＱ21，Ｑ23のベース、エミ
ッタを通してトランジスタＱ61，Ｑ63のベースに常時入
力されると共に、分圧回路１１で分圧されて基準電圧Ｖ
n ’とされた後トランジスタＱ62のベースに常時入力さ
れている。
クロック信号がハイレベルであるものとすると、トラン
ジスタＱ31，Ｑ32及びＱ33が夫々オン、トランジスタＱ
41，Ｑ42及びＱ43が夫々オフである。一方、基準電圧Ｖ
n-1 ，Ｖn+1 がトランジスタＱ21，Ｑ23のベース、エミ
ッタを通してトランジスタＱ61，Ｑ63のベースに常時入
力されると共に、分圧回路１１で分圧されて基準電圧Ｖ
n ’とされた後トランジスタＱ62のベースに常時入力さ
れている。
【００２５】この状態で、入力端子３よりの入力アナロ
グ電圧ＶINがＶn+1 ＞ＶIN＞Ｖn ’の関係にあるものと
すると、トランジスタＱ52のベース電位の方がトランジ
スタＱ62のベース電位よりも高いために、Ｑ52及びＱ62
の差動増幅によってトランジスタＱ52のコレクタ電位が
トランジスタＱ62のコレクタ電位より小になる。他方、
コンパレータ４n+1 ではトランジスタＱ53のコレクタ電
位がトランジスタＱ63のコレクタ電位より高くなる。
グ電圧ＶINがＶn+1 ＞ＶIN＞Ｖn ’の関係にあるものと
すると、トランジスタＱ52のベース電位の方がトランジ
スタＱ62のベース電位よりも高いために、Ｑ52及びＱ62
の差動増幅によってトランジスタＱ52のコレクタ電位が
トランジスタＱ62のコレクタ電位より小になる。他方、
コンパレータ４n+1 ではトランジスタＱ53のコレクタ電
位がトランジスタＱ63のコレクタ電位より高くなる。
【００２６】続いて、クロックがローレベルになり、ト
ランジスタＱ31，Ｑ32及びＱ33が夫々オフ、トランジス
タＱ41，Ｑ42及びＱ43が夫々オンとなると、トランジス
タＱ 71，Ｑ72，Ｑ73，Ｑ81，Ｑ82及びＱ83が、その直前
で差動増幅を行なっていたトランジスタＱ51，Ｑ52，Ｑ
53，Ｑ61，Ｑ62及びＱ63のコレクタ電位をラッチする。
ランジスタＱ31，Ｑ32及びＱ33が夫々オフ、トランジス
タＱ41，Ｑ42及びＱ43が夫々オンとなると、トランジス
タＱ 71，Ｑ72，Ｑ73，Ｑ81，Ｑ82及びＱ83が、その直前
で差動増幅を行なっていたトランジスタＱ51，Ｑ52，Ｑ
53，Ｑ61，Ｑ62及びＱ63のコレクタ電位をラッチする。
【００２７】すなわち、トランジスタＱ72のベース電位
（トランジスタＱ52のコレクタ電位）は、トランジスタ
Ｑ82のベース電位（トランジスタＱ62のコレクタ電位）
より低いために、トランジスタＱ72のコレクタ電位が上
昇し、それによってトランジスタＱ82のベース電位が上
昇し、トランジスタＱ82のコレクタ電位及びトランジス
タＱ72のベース電位が更に下降するという、一連の正帰
還動作によって、トランジスタＱ82のコレクタ電位がロ
ーレベルにホールドされ、またトランジスタＱ 72のコレ
クタ電位がハイレベルにホールドされる。
（トランジスタＱ52のコレクタ電位）は、トランジスタ
Ｑ82のベース電位（トランジスタＱ62のコレクタ電位）
より低いために、トランジスタＱ72のコレクタ電位が上
昇し、それによってトランジスタＱ82のベース電位が上
昇し、トランジスタＱ82のコレクタ電位及びトランジス
タＱ72のベース電位が更に下降するという、一連の正帰
還動作によって、トランジスタＱ82のコレクタ電位がロ
ーレベルにホールドされ、またトランジスタＱ 72のコレ
クタ電位がハイレベルにホールドされる。
【００２８】従って、コンパータ４n の正相出力端子か
らはハイレベル、逆相出力端子からはローレベルが出力
される（コンパレータ４n-1 も同様）。同様にして、コ
ンパレータ４n+1 は上記とは逆に正相出力端子からロー
レベル、逆相出力端子からハイレベルが出力される。以
下、クロックの周期に同期して上記の動作が繰り返され
る。
らはハイレベル、逆相出力端子からはローレベルが出力
される（コンパレータ４n-1 も同様）。同様にして、コ
ンパレータ４n+1 は上記とは逆に正相出力端子からロー
レベル、逆相出力端子からハイレベルが出力される。以
下、クロックの周期に同期して上記の動作が繰り返され
る。
【００２９】このように、本実施例によれば、従来に比
し基準抵抗Ｒ、コンパレータ内の入力エミッタホロワ回
路が夫々１／２倍に削減されたＮビットの並列型又は直
並列型アナログ・ディジタル変換器を構成することがで
きる。
し基準抵抗Ｒ、コンパレータ内の入力エミッタホロワ回
路が夫々１／２倍に削減されたＮビットの並列型又は直
並列型アナログ・ディジタル変換器を構成することがで
きる。
【００３０】
【発明の効果】上述の如く、本発明によれば、基準抵抗
の数を従来の１／２倍に削減することができる。またｎ
−１番目の基準電圧とｎ＋１番目の基準電圧とを夫々分
圧してｎ番目の基準電圧を生成するための分圧回路の分
圧用抵抗として高抵抗を用いたため、分圧回路を小面積
で構成することができ、また、ｎ番目のコンパレータの
入力エミッタホロワ回路を省略することができるため、
前記基準抵抗の数と同様にエミッタホロワ回路の数も１
／２倍にすることができ、これらより従来に比しチップ
面積、消費電力及び入力容量を低減することができる等
の特長を有するものである。
の数を従来の１／２倍に削減することができる。またｎ
−１番目の基準電圧とｎ＋１番目の基準電圧とを夫々分
圧してｎ番目の基準電圧を生成するための分圧回路の分
圧用抵抗として高抵抗を用いたため、分圧回路を小面積
で構成することができ、また、ｎ番目のコンパレータの
入力エミッタホロワ回路を省略することができるため、
前記基準抵抗の数と同様にエミッタホロワ回路の数も１
／２倍にすることができ、これらより従来に比しチップ
面積、消費電力及び入力容量を低減することができる等
の特長を有するものである。
【図１】本発明の要部の一実施例の回路図である。
【図２】従来の一例の構成図である。
【図３】従来の要部の一例の回路図である。
１，２ 電源端子 ３ アナログ電圧入力端子 ４n-1 ｎ−１番目のコンパレータ ４n ｎ番目のコンパレータ ４n+1 ｎ＋１番目のコンパレータ １１ 分圧回路 Ｑ11，Ｑ13，Ｑ21，Ｑ23 エミッタホロワを構成するＮ
ＰＮトランジスタ
ＰＮトランジスタ
Claims (3)
- 【請求項１】 互いにレベルの異なるｍ種類（ただし、
ｍは２以上の整数）の基準電圧をｍ個のコンパレータの
うち対応するコンパレータに夫々入力して、該ｍ個のコ
ンパレータに共通に入力される入力アナログ電圧とレベ
ル比較し、該ｍ個のコンパレータの比較結果に基づいて
ディジタル信号を出力するアナログ・ディジタル変換器
において、 ｎ＋１番目（ただし、ｎ＝２〜ｍ−１）のコンパレータ
（４n+1 ）の入力エミッタホロワ回路（Ｑ23）から取り
出されたｎ＋１番目のレベルの基準電圧と、ｎ−１番目
のコンパレータ（４n-1 ）の入力エミッタホロワ回路
（Ｑ21）から取り出されたｎ−１番目のレベルの基準電
圧とを分圧回路により、ｎ番目のレベルの基準電圧を生
成し、該生成した基準電圧をｎ番目のコンパレータ（４
n ）に基準電圧として入力する分圧回路（１１）を設け
たことを特徴とするアナログ・ディジタル変換器。 - 【請求項２】 前記ｎ＋１番目のレベルの基準電圧及び
前記ｎ−１番目のレベルの基準電圧は第１及び第２の電
源端子（１，２）間に接続された複数の抵抗（Ｒ）によ
り生成され、前記分圧回路（１１）を含み構成されるこ
とを特徴とする請求項１記載のアナログ・ディジタル変
換器。 - 【請求項３】 前記ｎ番目のコンパレータ（４n ）は、
差動対回路を含むことを特徴とする請求項１又は２記載
のアナログ・ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16941892A JPH0613904A (ja) | 1992-06-26 | 1992-06-26 | アナログ・ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16941892A JPH0613904A (ja) | 1992-06-26 | 1992-06-26 | アナログ・ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613904A true JPH0613904A (ja) | 1994-01-21 |
Family
ID=15886230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16941892A Pending JPH0613904A (ja) | 1992-06-26 | 1992-06-26 | アナログ・ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613904A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013070275A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | アナログ／デジタル変換器 |
| US8757105B2 (en) | 2008-12-08 | 2014-06-24 | General Electric Company | System and method for controlling liquid level in a vessel |
| US20180065419A1 (en) * | 2016-09-07 | 2018-03-08 | Toyo Tire & Rubber Co., Ltd. | Pneumatic tire |
-
1992
- 1992-06-26 JP JP16941892A patent/JPH0613904A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8757105B2 (en) | 2008-12-08 | 2014-06-24 | General Electric Company | System and method for controlling liquid level in a vessel |
| JP2013070275A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | アナログ／デジタル変換器 |
| US20180065419A1 (en) * | 2016-09-07 | 2018-03-08 | Toyo Tire & Rubber Co., Ltd. | Pneumatic tire |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001017 |