JPH0613904A - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
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- JPH0613904A JPH0613904A JP16941892A JP16941892A JPH0613904A JP H0613904 A JPH0613904 A JP H0613904A JP 16941892 A JP16941892 A JP 16941892A JP 16941892 A JP16941892 A JP 16941892A JP H0613904 A JPH0613904 A JP H0613904A
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Abstract
(57)【要約】
【目的】 本発明はアナログ入力電圧と複数の基準電圧
とを複数のコンパレータで比較してディジタル信号出力
を得るアナログ・ディジタル変換器に関し、小型化、低
消費電力化、低入力容量化を目的とする。 【構成】 コンパレータ4n+1 内の入力エミッタホロワ
回路から取り出されたn+1番目の基準電圧と、コンパ
レータ4n-1 の入力エミッタホロワ回路より取り出され
たn−1番目の基準電圧とを、抵抗R1 及びR2 による
分圧回路11により抵抗分圧して、コンパレータ4n ヘ
基準電圧として入力する。抵抗R1 及びR 2 は拡散抵抗
が用いられる。また、コンパレータ4n 内には入力エミ
ッタホロワ回路は設けられない。コンパレータ4n-1 ,
4n+1 より既に入力エミッタホロワ回路を通したアナロ
グ入力電圧と基準電圧とが夫々入力されるからである。
とを複数のコンパレータで比較してディジタル信号出力
を得るアナログ・ディジタル変換器に関し、小型化、低
消費電力化、低入力容量化を目的とする。 【構成】 コンパレータ4n+1 内の入力エミッタホロワ
回路から取り出されたn+1番目の基準電圧と、コンパ
レータ4n-1 の入力エミッタホロワ回路より取り出され
たn−1番目の基準電圧とを、抵抗R1 及びR2 による
分圧回路11により抵抗分圧して、コンパレータ4n ヘ
基準電圧として入力する。抵抗R1 及びR 2 は拡散抵抗
が用いられる。また、コンパレータ4n 内には入力エミ
ッタホロワ回路は設けられない。コンパレータ4n-1 ,
4n+1 より既に入力エミッタホロワ回路を通したアナロ
グ入力電圧と基準電圧とが夫々入力されるからである。
Description
【0001】
【産業上の利用分野】本発明はアナログ・ディジタル変
換器に係り、特にアナログ入力電圧と複数の基準電圧と
を複数のコンパレータで比較してディジタル信号出力を
得るアナログ・ディジタル変換器に関する。
換器に係り、特にアナログ入力電圧と複数の基準電圧と
を複数のコンパレータで比較してディジタル信号出力を
得るアナログ・ディジタル変換器に関する。
【0002】ディジタルVTRやテレビジョン受像機に
使用されるアナログ・ディジタル変換器は高速性が要求
されるため、並列型(フラッシュ型)や直並列型(2ス
テップ型)が用いられる。これらのアナログ・ディジタ
ル変換器は半導体集積回路の進歩発展もあって、近年、
モノリシックIC化されるようになってきているが、近
年、より一層の小型化、低消費電力化、低入力容量化が
望まれている。
使用されるアナログ・ディジタル変換器は高速性が要求
されるため、並列型(フラッシュ型)や直並列型(2ス
テップ型)が用いられる。これらのアナログ・ディジタ
ル変換器は半導体集積回路の進歩発展もあって、近年、
モノリシックIC化されるようになってきているが、近
年、より一層の小型化、低消費電力化、低入力容量化が
望まれている。
【0003】
【従来の技術】図2は従来のアナログ・ディジタル変換
器の一例の構成図を示す。このアナログ・ディジタル変
換器は並列型アナログ・ディジタル変換器で、高電位側
電源電圧VRTの入力端子1と低電位側電源電圧VRBの入
力端子2との間に複数の基準抵抗Rが直列に接続され、
それらの抵抗の各接続点から基準電圧が取り出されてコ
ンパレータ4n-1 ,4n ,4n+1 等に入力され、入力端
子3よりのアナログ入力電圧VINとレベル比較される。
器の一例の構成図を示す。このアナログ・ディジタル変
換器は並列型アナログ・ディジタル変換器で、高電位側
電源電圧VRTの入力端子1と低電位側電源電圧VRBの入
力端子2との間に複数の基準抵抗Rが直列に接続され、
それらの抵抗の各接続点から基準電圧が取り出されてコ
ンパレータ4n-1 ,4n ,4n+1 等に入力され、入力端
子3よりのアナログ入力電圧VINとレベル比較される。
【0004】コンパレータ4n-1 ,4n ,4n+1 等は自
己の入力端子に供給される基準電圧VREF が入力電圧V
INより大のとき例えばローレベル、VREF <VINのとき
はハイベルの信号を出力する。コンパレータ4n の出力
信号は対応する2入力AND回路5n の一方の入力端子
と1ビット上の2入力AND回路5n+1 の他方の入力端
子に入力される。同様に他のコンパレータの出力信号も
2つの2入力AND回路に入力される(ただし、最上位
のコンパレータの出力は対応する2入力AND回路の
み)。
己の入力端子に供給される基準電圧VREF が入力電圧V
INより大のとき例えばローレベル、VREF <VINのとき
はハイベルの信号を出力する。コンパレータ4n の出力
信号は対応する2入力AND回路5n の一方の入力端子
と1ビット上の2入力AND回路5n+1 の他方の入力端
子に入力される。同様に他のコンパレータの出力信号も
2つの2入力AND回路に入力される(ただし、最上位
のコンパレータの出力は対応する2入力AND回路の
み)。
【0005】5n-1 ,5n 及び5n+1 等のAND回路の
各出力信号はエンコーダ6に供給され、バイナリコード
に変換されてディジタル信号として出力される。従っ
て、Nビットのバイナリコードに変換して出力する並列
型アナログ・ディジタル変換器では、基準抵抗R、コン
パレータ、2入力AND回路の各々が夫々(2N −1)
個必要となる。
各出力信号はエンコーダ6に供給され、バイナリコード
に変換されてディジタル信号として出力される。従っ
て、Nビットのバイナリコードに変換して出力する並列
型アナログ・ディジタル変換器では、基準抵抗R、コン
パレータ、2入力AND回路の各々が夫々(2N −1)
個必要となる。
【0006】図3は上記の並列型アナログ・ディジタル
変換器におけるコンパレータ4n-1,4n ,4n+1 等の
一例の具体的回路図を示す。同図中、図2と同一構成部
分には同一符号を付し、その説明を省略する。図3にお
いて、コンパレータ4n-1 〜4n+1 等は夫々同一回路構
成であるので、コンパレータ4n-1 について代表して説
明すると、入力エミッタホロワ回路を構成するNPNト
ランジスタQ1 ,Q2と、差動対回路を構成するNPN
トランジスタQ3 〜Q8 などよりコンパレータ4n+1 が
構成されている。
変換器におけるコンパレータ4n-1,4n ,4n+1 等の
一例の具体的回路図を示す。同図中、図2と同一構成部
分には同一符号を付し、その説明を省略する。図3にお
いて、コンパレータ4n-1 〜4n+1 等は夫々同一回路構
成であるので、コンパレータ4n-1 について代表して説
明すると、入力エミッタホロワ回路を構成するNPNト
ランジスタQ1 ,Q2と、差動対回路を構成するNPN
トランジスタQ3 〜Q8 などよりコンパレータ4n+1 が
構成されている。
【0007】
【発明が解決しようとする課題】上記の従来の並列型ア
ナログ・ディジタル変換器は、高速動作が可能である
が、前述したように基準抵抗R、コンパレータ及び2入
力AND回路の夫々がNビットの場合(2N −1)個必
要となるため、ビット数を1ビット増加すると抵抗、コ
ンパレータ及び2入力AND回路が夫々2個ずつ必要と
なり、必然的にチップ面積、消費電力、入力容量も増加
してしまう。
ナログ・ディジタル変換器は、高速動作が可能である
が、前述したように基準抵抗R、コンパレータ及び2入
力AND回路の夫々がNビットの場合(2N −1)個必
要となるため、ビット数を1ビット増加すると抵抗、コ
ンパレータ及び2入力AND回路が夫々2個ずつ必要と
なり、必然的にチップ面積、消費電力、入力容量も増加
してしまう。
【0008】そこで、近年、アナログ・ディジタル変換
動作を上位ビットと下位ビットの2ステップに分け、コ
ンパレータを上位ビット用と下位ビット用とに別々に設
けることにより、コンパレータの数を並列型のアナログ
・ディジタル変換器のそれよりも少なくした2ステップ
型(直並列型)のアナログ・ディジタル変換器も実現さ
れている。
動作を上位ビットと下位ビットの2ステップに分け、コ
ンパレータを上位ビット用と下位ビット用とに別々に設
けることにより、コンパレータの数を並列型のアナログ
・ディジタル変換器のそれよりも少なくした2ステップ
型(直並列型)のアナログ・ディジタル変換器も実現さ
れている。
【0009】しかし、この2ステップ型アナログ・ディ
ジタル変換器においても、分解能を高くするにつれて使
用コンパレータ数が多くなるため、小チップ化、低消費
電力化、低入力容量化が困難になってきており、また2
回の変換動作中は入力信号が変化しないことが必要であ
るから、並列型では不要なサンプルホールド回路が必要
となる。
ジタル変換器においても、分解能を高くするにつれて使
用コンパレータ数が多くなるため、小チップ化、低消費
電力化、低入力容量化が困難になってきており、また2
回の変換動作中は入力信号が変化しないことが必要であ
るから、並列型では不要なサンプルホールド回路が必要
となる。
【0010】本発明は以上の点に鑑みなされたもので、
所定のコンパレータの基準電圧は隣接するビットのコン
パレータをエミッタホロワからの基準電圧を分圧して生
成することにより、上記の課題を解決したアナログ・デ
ィジタル変換器を提供することを目的とする。
所定のコンパレータの基準電圧は隣接するビットのコン
パレータをエミッタホロワからの基準電圧を分圧して生
成することにより、上記の課題を解決したアナログ・デ
ィジタル変換器を提供することを目的とする。
【0011】
【課題を解決するための手段】上記目標を達成するた
め、本発明は互いにレベルの異なるm種類(ただし、m
は2以上の整数)の基準電圧をm個のコンパレータのう
ち対応するコンパレータに夫々入力して、m個のコンパ
レータに共通に入力される入力アナログ電圧とレベル比
較し、m個のコンパレータの比較結果に基づいてディジ
タル信号を出力するアナログ・ディジタル変換器におい
て、分圧回路を設けたものである。
め、本発明は互いにレベルの異なるm種類(ただし、m
は2以上の整数)の基準電圧をm個のコンパレータのう
ち対応するコンパレータに夫々入力して、m個のコンパ
レータに共通に入力される入力アナログ電圧とレベル比
較し、m個のコンパレータの比較結果に基づいてディジ
タル信号を出力するアナログ・ディジタル変換器におい
て、分圧回路を設けたものである。
【0012】この分圧回路はn+1番目(ただし、n=
2〜m−1)のコンパレータの入力エミッタホロワ回路
から取り出されたn+1番目のレベルの基準電圧と、n
−1番目のコンパレータの入力エミッタホロワ回路から
取り出されたn−1番目のレベルの基準電圧との中間レ
ベルを生成し、その生成した基準電圧をn番目のコンパ
レータに基準電圧として入力する。
2〜m−1)のコンパレータの入力エミッタホロワ回路
から取り出されたn+1番目のレベルの基準電圧と、n
−1番目のコンパレータの入力エミッタホロワ回路から
取り出されたn−1番目のレベルの基準電圧との中間レ
ベルを生成し、その生成した基準電圧をn番目のコンパ
レータに基準電圧として入力する。
【0013】
【作用】本発明ではn+1番目のコンパレータのエミッ
タホロワ回路から取り出されたn+1番目のレベルの基
準電圧と、n−1番目のコンパレータのエミッタホロワ
回路から取り出されたn−1番目のレベルの基準電圧と
の中間のレベルの電圧を、前記分圧回路により生成し、
それをn番目のレベルの基準電圧としてn番目のコンパ
レータに入力しているため、第1の電源端子と第2の電
源端子との間に接続されて基準電圧を各接続点から取り
出される複数の基準抵抗の数を1/2倍に削減すること
ができる。
タホロワ回路から取り出されたn+1番目のレベルの基
準電圧と、n−1番目のコンパレータのエミッタホロワ
回路から取り出されたn−1番目のレベルの基準電圧と
の中間のレベルの電圧を、前記分圧回路により生成し、
それをn番目のレベルの基準電圧としてn番目のコンパ
レータに入力しているため、第1の電源端子と第2の電
源端子との間に接続されて基準電圧を各接続点から取り
出される複数の基準抵抗の数を1/2倍に削減すること
ができる。
【0014】また、上記の分圧回路の出力電圧はコンパ
レータ内のエミッタホロワ回路を通されたn−1番目と
n+1番目のレベルの各基準分圧から生成されているた
め、n番目のコンパレータ内の入力エミッタホロワ回路
を削減することができる。
レータ内のエミッタホロワ回路を通されたn−1番目と
n+1番目のレベルの各基準分圧から生成されているた
め、n番目のコンパレータ内の入力エミッタホロワ回路
を削減することができる。
【0015】
【実施例】図1は本発明になるアナログ・ディジタル変
換器の要部の一実施例の回路図を示す。同図中、図3と
同一構成部分には同一符号を付し、その説明を省略す
る。図1において、電源端子1及び2間に互いに直列に
接続されている複数の基準抵抗Rは変換特性などを考慮
して、従来と同様に低抵抗(アルミ抵抗)で、例えば1
Ω〜3Ω程度である。所定番目の基準抵抗RのVRT側接
続点からは全部でm種類ある基準電圧のうち低い方から
数えてn+1番目(ただし、n=2〜m−1)のレベル
の基準電圧Vn+1 が取り出され、VRB側接続点からは低
い方からn−1番目のレベルの基準電圧Vn-1 (<V
n+1 )が取り出される。なお、VRT>VRBである。
換器の要部の一実施例の回路図を示す。同図中、図3と
同一構成部分には同一符号を付し、その説明を省略す
る。図1において、電源端子1及び2間に互いに直列に
接続されている複数の基準抵抗Rは変換特性などを考慮
して、従来と同様に低抵抗(アルミ抵抗)で、例えば1
Ω〜3Ω程度である。所定番目の基準抵抗RのVRT側接
続点からは全部でm種類ある基準電圧のうち低い方から
数えてn+1番目(ただし、n=2〜m−1)のレベル
の基準電圧Vn+1 が取り出され、VRB側接続点からは低
い方からn−1番目のレベルの基準電圧Vn-1 (<V
n+1 )が取り出される。なお、VRT>VRBである。
【0016】全部でm個あるコンパレータのうち、電源
端子2側から数えてn−1番目のコンパレータ4n-1 と
n+1番目のコンパレータ4n+1 とは夫々従来と同一構
成で、入力エミッタホロワ回路と差動対回路とよりな
る。すなわち、コンパレータ4 n-1 は入力端子3にベー
スが接続されたNPNトランジスタQ11と、前記基準電
圧Vn-1 がベースに印加されるNPNトランジスタQ21
と、Q11,Q21の各エミッタ側の定電流源I11及びI21
とによる入力エミッタホロワ回路と、NPNトランジス
タQ31,Q41,Q51,Q61,Q71,Q81,定電流源
I31,コレクタ負荷抵抗などからなる差動対回路とより
構成されている。
端子2側から数えてn−1番目のコンパレータ4n-1 と
n+1番目のコンパレータ4n+1 とは夫々従来と同一構
成で、入力エミッタホロワ回路と差動対回路とよりな
る。すなわち、コンパレータ4 n-1 は入力端子3にベー
スが接続されたNPNトランジスタQ11と、前記基準電
圧Vn-1 がベースに印加されるNPNトランジスタQ21
と、Q11,Q21の各エミッタ側の定電流源I11及びI21
とによる入力エミッタホロワ回路と、NPNトランジス
タQ31,Q41,Q51,Q61,Q71,Q81,定電流源
I31,コレクタ負荷抵抗などからなる差動対回路とより
構成されている。
【0017】トランジスタQ31及びQ41の両エミッタは
定電流源I31に共通接続され、またQ31及びQ41の各ベ
ースには互いに逆相のクロックが印加される。トランジ
スタQ31のコレクタはトランジスタQ51及びQ61の両エ
ミッタに接続されている。トランジスタQ41のコレクタ
はトランジスタQ71及びQ81の両エミッタに接続されて
いる。
定電流源I31に共通接続され、またQ31及びQ41の各ベ
ースには互いに逆相のクロックが印加される。トランジ
スタQ31のコレクタはトランジスタQ51及びQ61の両エ
ミッタに接続されている。トランジスタQ41のコレクタ
はトランジスタQ71及びQ81の両エミッタに接続されて
いる。
【0018】トランジスタQ51,Q61の各コレクタは負
荷抵抗と出力端子との接続点に接続されている。トラン
ジスタQ71及びQ81は夫々互いのベースが相手のコレク
タと出力端子との接続点に接続されている。コンパレー
タ4n+1 も同様に、NPNトランジスタQ13,Q23及び
定電流源I13及びI23によるエミッタホロワ回路と、N
PNトランジスタQ33,Q43,Q53,Q63,Q73,
Q83,定電流源I33,コレクタ負荷抵抗よりなる差動対
回路とにより構成されている。
荷抵抗と出力端子との接続点に接続されている。トラン
ジスタQ71及びQ81は夫々互いのベースが相手のコレク
タと出力端子との接続点に接続されている。コンパレー
タ4n+1 も同様に、NPNトランジスタQ13,Q23及び
定電流源I13及びI23によるエミッタホロワ回路と、N
PNトランジスタQ33,Q43,Q53,Q63,Q73,
Q83,定電流源I33,コレクタ負荷抵抗よりなる差動対
回路とにより構成されている。
【0019】一方、n番目のコンパレータ4n はNPN
トランジスタQ32,Q42,Q52,Q 62,Q72,Q82,定
電流源I32及びコレクタ負荷抵抗よりなる差動対回路の
みよりなり、エミッタホロワ回路は省略されている。す
なわち、コンパレータ4n はNPNトランジスタQ52の
ベースがトランジスタQ11及びQ13の各エミッタに接続
され、またNPNトランジスタQ62のベースが抵抗R1
を介してトランジスタQ23のエミッタに接続されると共
に、抵抗R2 を介してトランジスタQ21のエミッタに接
続されている。
トランジスタQ32,Q42,Q52,Q 62,Q72,Q82,定
電流源I32及びコレクタ負荷抵抗よりなる差動対回路の
みよりなり、エミッタホロワ回路は省略されている。す
なわち、コンパレータ4n はNPNトランジスタQ52の
ベースがトランジスタQ11及びQ13の各エミッタに接続
され、またNPNトランジスタQ62のベースが抵抗R1
を介してトランジスタQ23のエミッタに接続されると共
に、抵抗R2 を介してトランジスタQ21のエミッタに接
続されている。
【0020】抵抗R1 及びR2 は同一抵抗値で、トラン
ジスタQ21のエミッタより取り出された基準電圧(V
n-1 −VBE)とトランジスタQ23のエミッタより取り出
された基準電圧(Vn+1 −VBE)との中間のレベルの電
圧Vn ’を生成してトランジスタQ62のベースへ供給す
る分圧回路11を構成している(ただし、VBEはトラン
ジスタQ21,Q23のベース・エミッタ間電圧)。
ジスタQ21のエミッタより取り出された基準電圧(V
n-1 −VBE)とトランジスタQ23のエミッタより取り出
された基準電圧(Vn+1 −VBE)との中間のレベルの電
圧Vn ’を生成してトランジスタQ62のベースへ供給す
る分圧回路11を構成している(ただし、VBEはトラン
ジスタQ21,Q23のベース・エミッタ間電圧)。
【0021】この分圧回路11が生成する電圧Vn ’は
{(Vn+1 +Vn-1 )/2}−VBEで表わされるが、こ
れは従来のコンパレータ内の差動対回路のトランジスタ
Q62のベースに入力エミッタホロワ回路を通して印加さ
れる基準電圧と同じであるから、コンパレータ4n には
エミッタホロワ回路が不要になるのである。
{(Vn+1 +Vn-1 )/2}−VBEで表わされるが、こ
れは従来のコンパレータ内の差動対回路のトランジスタ
Q62のベースに入力エミッタホロワ回路を通して印加さ
れる基準電圧と同じであるから、コンパレータ4n には
エミッタホロワ回路が不要になるのである。
【0022】また、分圧回路11を構成している抵抗R
1 及びR2 は、隣り合うコンパレータ4n-1 及び4n+1
の入力基準電圧の中間レベルを発生するだけでよいか
ら、その抵抗値が同一であれば抵抗値自体は問題となら
ないため、低抵抗(アルミ抵抗)である基準抵抗Rに比
し、面積が小なる拡散抵抗を用いることができる。因み
に、基準抵抗Rの大きさが長さ数百μm程度、幅数十μ
m程度の低抵抗(アルミ抵抗)であるのに対し、分圧回
路11の抵抗R1 及びR2 の夫々の大きさは長さ数十μ
m程度、幅数μm程度の高抵抗(拡散抵抗)である。
1 及びR2 は、隣り合うコンパレータ4n-1 及び4n+1
の入力基準電圧の中間レベルを発生するだけでよいか
ら、その抵抗値が同一であれば抵抗値自体は問題となら
ないため、低抵抗(アルミ抵抗)である基準抵抗Rに比
し、面積が小なる拡散抵抗を用いることができる。因み
に、基準抵抗Rの大きさが長さ数百μm程度、幅数十μ
m程度の低抵抗(アルミ抵抗)であるのに対し、分圧回
路11の抵抗R1 及びR2 の夫々の大きさは長さ数十μ
m程度、幅数μm程度の高抵抗(拡散抵抗)である。
【0023】従って、本実施例により、基準抵抗Rの数
を従来の半分の数にすることができると共に、1個の基
準抵抗Rの大きさよりも分圧回路11を構成する2つの
抵抗R1 及びR2 の全体の大きさの方を小さくすること
ができるため、全体として基準電圧発生のための抵抗に
必要なチップ面積を従来に比し小さくすることができ
る。更に、本実施例では、m/2個のコンパレータ4n
の入力エミッタホロワ回路を不要にできるため、より一
層チップ面積を従来に比し小にすることができる。
を従来の半分の数にすることができると共に、1個の基
準抵抗Rの大きさよりも分圧回路11を構成する2つの
抵抗R1 及びR2 の全体の大きさの方を小さくすること
ができるため、全体として基準電圧発生のための抵抗に
必要なチップ面積を従来に比し小さくすることができ
る。更に、本実施例では、m/2個のコンパレータ4n
の入力エミッタホロワ回路を不要にできるため、より一
層チップ面積を従来に比し小にすることができる。
【0024】次に、本実施例の動作について説明する。
クロック信号がハイレベルであるものとすると、トラン
ジスタQ31,Q32及びQ33が夫々オン、トランジスタQ
41,Q42及びQ43が夫々オフである。一方、基準電圧V
n-1 ,Vn+1 がトランジスタQ21,Q23のベース、エミ
ッタを通してトランジスタQ61,Q63のベースに常時入
力されると共に、分圧回路11で分圧されて基準電圧V
n ’とされた後トランジスタQ62のベースに常時入力さ
れている。
クロック信号がハイレベルであるものとすると、トラン
ジスタQ31,Q32及びQ33が夫々オン、トランジスタQ
41,Q42及びQ43が夫々オフである。一方、基準電圧V
n-1 ,Vn+1 がトランジスタQ21,Q23のベース、エミ
ッタを通してトランジスタQ61,Q63のベースに常時入
力されると共に、分圧回路11で分圧されて基準電圧V
n ’とされた後トランジスタQ62のベースに常時入力さ
れている。
【0025】この状態で、入力端子3よりの入力アナロ
グ電圧VINがVn+1 >VIN>Vn ’の関係にあるものと
すると、トランジスタQ52のベース電位の方がトランジ
スタQ62のベース電位よりも高いために、Q52及びQ62
の差動増幅によってトランジスタQ52のコレクタ電位が
トランジスタQ62のコレクタ電位より小になる。他方、
コンパレータ4n+1 ではトランジスタQ53のコレクタ電
位がトランジスタQ63のコレクタ電位より高くなる。
グ電圧VINがVn+1 >VIN>Vn ’の関係にあるものと
すると、トランジスタQ52のベース電位の方がトランジ
スタQ62のベース電位よりも高いために、Q52及びQ62
の差動増幅によってトランジスタQ52のコレクタ電位が
トランジスタQ62のコレクタ電位より小になる。他方、
コンパレータ4n+1 ではトランジスタQ53のコレクタ電
位がトランジスタQ63のコレクタ電位より高くなる。
【0026】続いて、クロックがローレベルになり、ト
ランジスタQ31,Q32及びQ33が夫々オフ、トランジス
タQ41,Q42及びQ43が夫々オンとなると、トランジス
タQ 71,Q72,Q73,Q81,Q82及びQ83が、その直前
で差動増幅を行なっていたトランジスタQ51,Q52,Q
53,Q61,Q62及びQ63のコレクタ電位をラッチする。
ランジスタQ31,Q32及びQ33が夫々オフ、トランジス
タQ41,Q42及びQ43が夫々オンとなると、トランジス
タQ 71,Q72,Q73,Q81,Q82及びQ83が、その直前
で差動増幅を行なっていたトランジスタQ51,Q52,Q
53,Q61,Q62及びQ63のコレクタ電位をラッチする。
【0027】すなわち、トランジスタQ72のベース電位
(トランジスタQ52のコレクタ電位)は、トランジスタ
Q82のベース電位(トランジスタQ62のコレクタ電位)
より低いために、トランジスタQ72のコレクタ電位が上
昇し、それによってトランジスタQ82のベース電位が上
昇し、トランジスタQ82のコレクタ電位及びトランジス
タQ72のベース電位が更に下降するという、一連の正帰
還動作によって、トランジスタQ82のコレクタ電位がロ
ーレベルにホールドされ、またトランジスタQ 72のコレ
クタ電位がハイレベルにホールドされる。
(トランジスタQ52のコレクタ電位)は、トランジスタ
Q82のベース電位(トランジスタQ62のコレクタ電位)
より低いために、トランジスタQ72のコレクタ電位が上
昇し、それによってトランジスタQ82のベース電位が上
昇し、トランジスタQ82のコレクタ電位及びトランジス
タQ72のベース電位が更に下降するという、一連の正帰
還動作によって、トランジスタQ82のコレクタ電位がロ
ーレベルにホールドされ、またトランジスタQ 72のコレ
クタ電位がハイレベルにホールドされる。
【0028】従って、コンパータ4n の正相出力端子か
らはハイレベル、逆相出力端子からはローレベルが出力
される(コンパレータ4n-1 も同様)。同様にして、コ
ンパレータ4n+1 は上記とは逆に正相出力端子からロー
レベル、逆相出力端子からハイレベルが出力される。以
下、クロックの周期に同期して上記の動作が繰り返され
る。
らはハイレベル、逆相出力端子からはローレベルが出力
される(コンパレータ4n-1 も同様)。同様にして、コ
ンパレータ4n+1 は上記とは逆に正相出力端子からロー
レベル、逆相出力端子からハイレベルが出力される。以
下、クロックの周期に同期して上記の動作が繰り返され
る。
【0029】このように、本実施例によれば、従来に比
し基準抵抗R、コンパレータ内の入力エミッタホロワ回
路が夫々1/2倍に削減されたNビットの並列型又は直
並列型アナログ・ディジタル変換器を構成することがで
きる。
し基準抵抗R、コンパレータ内の入力エミッタホロワ回
路が夫々1/2倍に削減されたNビットの並列型又は直
並列型アナログ・ディジタル変換器を構成することがで
きる。
【0030】
【発明の効果】上述の如く、本発明によれば、基準抵抗
の数を従来の1/2倍に削減することができる。またn
−1番目の基準電圧とn+1番目の基準電圧とを夫々分
圧してn番目の基準電圧を生成するための分圧回路の分
圧用抵抗として高抵抗を用いたため、分圧回路を小面積
で構成することができ、また、n番目のコンパレータの
入力エミッタホロワ回路を省略することができるため、
前記基準抵抗の数と同様にエミッタホロワ回路の数も1
/2倍にすることができ、これらより従来に比しチップ
面積、消費電力及び入力容量を低減することができる等
の特長を有するものである。
の数を従来の1/2倍に削減することができる。またn
−1番目の基準電圧とn+1番目の基準電圧とを夫々分
圧してn番目の基準電圧を生成するための分圧回路の分
圧用抵抗として高抵抗を用いたため、分圧回路を小面積
で構成することができ、また、n番目のコンパレータの
入力エミッタホロワ回路を省略することができるため、
前記基準抵抗の数と同様にエミッタホロワ回路の数も1
/2倍にすることができ、これらより従来に比しチップ
面積、消費電力及び入力容量を低減することができる等
の特長を有するものである。
【図1】本発明の要部の一実施例の回路図である。
【図2】従来の一例の構成図である。
【図3】従来の要部の一例の回路図である。
1,2 電源端子 3 アナログ電圧入力端子 4n-1 n−1番目のコンパレータ 4n n番目のコンパレータ 4n+1 n+1番目のコンパレータ 11 分圧回路 Q11,Q13,Q21,Q23 エミッタホロワを構成するN
PNトランジスタ
PNトランジスタ
Claims (3)
- 【請求項1】 互いにレベルの異なるm種類(ただし、
mは2以上の整数)の基準電圧をm個のコンパレータの
うち対応するコンパレータに夫々入力して、該m個のコ
ンパレータに共通に入力される入力アナログ電圧とレベ
ル比較し、該m個のコンパレータの比較結果に基づいて
ディジタル信号を出力するアナログ・ディジタル変換器
において、 n+1番目(ただし、n=2〜m−1)のコンパレータ
(4n+1 )の入力エミッタホロワ回路(Q23)から取り
出されたn+1番目のレベルの基準電圧と、n−1番目
のコンパレータ(4n-1 )の入力エミッタホロワ回路
(Q21)から取り出されたn−1番目のレベルの基準電
圧とを分圧回路により、n番目のレベルの基準電圧を生
成し、該生成した基準電圧をn番目のコンパレータ(4
n )に基準電圧として入力する分圧回路(11)を設け
たことを特徴とするアナログ・ディジタル変換器。 - 【請求項2】 前記n+1番目のレベルの基準電圧及び
前記n−1番目のレベルの基準電圧は第1及び第2の電
源端子(1,2)間に接続された複数の抵抗(R)によ
り生成され、前記分圧回路(11)を含み構成されるこ
とを特徴とする請求項1記載のアナログ・ディジタル変
換器。 - 【請求項3】 前記n番目のコンパレータ(4n )は、
差動対回路を含むことを特徴とする請求項1又は2記載
のアナログ・ディジタル変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16941892A JPH0613904A (ja) | 1992-06-26 | 1992-06-26 | アナログ・ディジタル変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16941892A JPH0613904A (ja) | 1992-06-26 | 1992-06-26 | アナログ・ディジタル変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0613904A true JPH0613904A (ja) | 1994-01-21 |
Family
ID=15886230
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16941892A Pending JPH0613904A (ja) | 1992-06-26 | 1992-06-26 | アナログ・ディジタル変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0613904A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013070275A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | アナログ/デジタル変換器 |
US8757105B2 (en) | 2008-12-08 | 2014-06-24 | General Electric Company | System and method for controlling liquid level in a vessel |
US20180065419A1 (en) * | 2016-09-07 | 2018-03-08 | Toyo Tire & Rubber Co., Ltd. | Pneumatic tire |
-
1992
- 1992-06-26 JP JP16941892A patent/JPH0613904A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8757105B2 (en) | 2008-12-08 | 2014-06-24 | General Electric Company | System and method for controlling liquid level in a vessel |
JP2013070275A (ja) * | 2011-09-22 | 2013-04-18 | Toshiba Corp | アナログ/デジタル変換器 |
US20180065419A1 (en) * | 2016-09-07 | 2018-03-08 | Toyo Tire & Rubber Co., Ltd. | Pneumatic tire |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001017 |