JPH0613398A - Bipolar transistor and semiconductor device with bipolar transistor and manufacture thereof - Google Patents

Abstract

PURPOSE:To provide a bipolar transistor allowing to very narrow a size of a base width while relatively facilitating control of a base width and its change, a semiconductor device provided with the bipolar transistor and a manufacturing method thereof. CONSTITUTION:A base extraction electrode 54a having a semiconductor part provided with a base region 8B, an emitter region 8C, a collector region 8C while having a base connection part of the same width with a base region width on the base region 8B is formed, further, an oxidizable material layer (polysilicon layer) 51a coming in contact with this base joint 54a is formed so as to decide the width WB of the base region 8B by the width the width of an oxide of the oxidizable material layer.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、バイポーラトランジス
タ、及びバイポーラトランジスタを備えた半導体装置、
及びその製造方法に関する。本発明は、例えばラテラル
バイポーラトランジスタ、ラテラルバイポーラトランジ
スタを備えた半導体装置、及びその製造方法として利用
することができる。また、特に、ＳＯＩ構造のラテラル
バイポーラトランジスタ等、及びその製造方法として利
用できる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar transistor and a semiconductor device including the bipolar transistor,
And a manufacturing method thereof. INDUSTRIAL APPLICABILITY The present invention can be utilized as, for example, a lateral bipolar transistor, a semiconductor device including the lateral bipolar transistor, and a manufacturing method thereof. In addition, it can be used particularly as a lateral bipolar transistor having an SOI structure or the like and a manufacturing method thereof.

【０００２】[0002]

【従来の技術】バイポーラトランジスタ、特にＳＯＩラ
テラルバイポーラトランジスタは、構造上寄生容量の低
減を図ることができる等の理由から、近年検討されてい
る。ここで問題となるのは、動作特性を高めるためにい
かに狭いベース幅を実現するかということであり、かつ
この場合にいかに良好にベースコンタクトを取れるか、
ということである。これは、高い遮断周波数ｆ_T を実現
する上で重要である。2. Description of the Related Art Bipolar transistors, particularly SOI lateral bipolar transistors, have been studied in recent years for the reason that the parasitic capacitance can be reduced structurally. The issue here is how to achieve a narrow base width in order to improve the operating characteristics, and how well the base contact can be made in this case.
That's what it means. This is important in achieving a high cutoff frequency f _T.

【０００３】まず本発明を適用できるＳＯＩ構造につい
て説明すると、次のとおりである。ＳＯＩ構造の半導体
装置については数多くの提案があり、その形成手段も多
数あって、本発明をＳＯＩ構造について適用する場合
も、いずれの手段を用いてもよいものであるが、その形
成方法の一つとして、はり合わせＳＯＩ構造の形成方法
と称される手法が知られている。以下この手法を例にと
ってＳＯＩ構造の形成について図６を参照して説明する
と、以下のとおりである（Extended Abstractsof the 2
1st Conference on Solid State Devices and Material
s,Tokyo,1989,pp.89-92のM.Hashimoto et.al.「Low Lea
kage SOIMOSFETs Fabricated Using aWafer Bonding Me
thod」参照）。First, an SOI structure to which the present invention can be applied is as follows. Many proposals have been made for a semiconductor device having an SOI structure, and there are many means for forming the semiconductor device. When the present invention is applied to the SOI structure, any means may be used. As one of them, a method called a method for forming a bonded SOI structure is known. The formation of the SOI structure will be described below with reference to FIG. 6 using this method as an example (Extended Abstracts of the 2
1st Conference on Solid State Devices and Material
s, Tokyo, 1989, pp. 89-92, M. Hashimoto et.al.
kage SOIMOSFETs Fabricated Using a Wafer Bonding Me
thod)).

【０００４】図６（ａ）に示すようなシリコン基板１
（一般に高平坦度シリコンウエーハを用いる。これを基
板Ａとする）の一方の側の面をフォトリソグラフィー技
術やエッチング技術を用いてパターニングし、１５００
Åあるいはこれより小さい位の深さの凹部を形成する。
次に、この面にＳｉＯ₂ 膜をＣＶＤ等で形成すること等
によって絶縁部２を形成し、シリコン基板１の一方の側
に絶縁部２が形成された構造を得る。絶縁部２は、パタ
ーニングされたシリコン基板１の表面形状に従って、図
示の如く凹凸をもった膜として形成される。更にこの絶
縁部２上に接着層３としてのポリシリコン膜等をＣＶＤ
等により５μｍ厚程度で形成する。以上によって、図６
（ａ）の構造が得られる。接着層３であるポリシリコン
膜は、後の工程で別の基板（図６（ｃ）にＢで示す基板
４）をはり合わせる際に、高度に平滑なはり合わせ面を
形成するためのものである。A silicon substrate 1 as shown in FIG.
(A high-flatness silicon wafer is generally used. This is referred to as a substrate A.) One surface is patterned using a photolithography technique or an etching technique, and 1500
Å or form a recess with a depth less than this.
Next, an insulating portion 2 is formed on this surface by forming a SiO ₂ film by CVD or the like, and a structure in which the insulating portion 2 is formed on one side of the silicon substrate 1 is obtained. The insulating portion 2 is formed as a film having irregularities as shown in the figure according to the surface shape of the patterned silicon substrate 1. Further, a polysilicon film or the like as the adhesive layer 3 is formed on the insulating portion 2 by CVD.
And the like so as to have a thickness of about 5 μm. By the above, FIG.
The structure of (a) is obtained. The polysilicon film as the adhesive layer 3 is for forming a highly smooth bonding surface when another substrate (the substrate 4 shown by B in FIG. 6C) is bonded in a later step. is there.

【０００５】次に、接着層３の表面を平坦化研磨し、高
度に平滑な面とする（図６（ｂ））。ここで残膜として
接着層（ポリシリコン膜）が３μｍ厚かそれ以下になる
ようにする。Next, the surface of the adhesive layer 3 is flattened and polished to form a highly smooth surface (FIG. 6 (b)). Here, the adhesive layer (polysilicon film) as the remaining film is made to have a thickness of 3 μm or less.

【０００６】この接着層３の研磨面に、別の基板４（こ
れを基板Ｂとする）を密着させる。密圧着によって両面
は接合し、この結果図６（ｃ）に示すような接合構造が
得られる。一般には、両面に介在する水ないし水酸基の
作用による水素結合によって、しっかりとした接合が達
成されると言われている。これを通常、熱して熱接合さ
せ、きわめて強固なはり合わせを達成する。はり合わせ
強度は一般に２００ｋｇ／ｃｍ² 以上であり、場合によ
っては２，０００ｋｇ／ｃｍ² にもなる。はり合わせる
別の基板４（基板Ｂ）は、基板１（基板Ａ）と同様なシ
リコン基板を用いるのが通常である。はり合わせ後加熱
工程を経ることが多いので、熱膨張等の物性が等しいも
のでないと、不都合が生じるおそれがあるからである。
このような問題がなければ、例えば図６に示す従来技術
にあっては別の基板４は支持台としての役割を果たすだ
けであるので、これは必ずしもシリコン基板である必要
はない。但し、はり合わせる別の基板４（基板Ｂ）の方
にも素子を形成する場合は、素子形成可能な半導体基板
であることが要される。Another substrate 4 (referred to as substrate B) is brought into close contact with the polished surface of the adhesive layer 3. Both surfaces are joined by the tight compression bonding, and as a result, a joining structure as shown in FIG. 6C is obtained. Generally, it is said that a firm bond is achieved by hydrogen bonding due to the action of water or hydroxyl groups present on both surfaces. This is usually heated to thermally bond to achieve a very strong bond. The laminating strength is generally 200 kg / cm ² or more, and even 2,000 kg / cm ² in some cases. As another substrate 4 (substrate B) to be bonded together, a silicon substrate similar to the substrate 1 (substrate A) is usually used. Since a heating step is often performed after laminating, inconvenience may occur unless physical properties such as thermal expansion are not the same.
If such a problem does not exist, for example, in the prior art shown in FIG. 6, the other substrate 4 only serves as a support base, so that it is not necessarily a silicon substrate. However, when an element is formed on another substrate 4 (substrate B) to be bonded together, it is necessary that the semiconductor substrate is an element formable semiconductor substrate.

【０００７】次に、基板１を研削し、基板１のシリコン
部分が残膜として５μｍ程度かそれ以下になるようにし
て、図６（ｄ）の構造とする。図６（ｃ）以降は、図６
（ｂ）と上下が逆になっているが、これは、この図６
（ｄ）の構造を得るための研削や、次の選択研磨のた
め、上下を逆にして基板１を上側にしたためである。Next, the substrate 1 is ground so that the silicon portion of the substrate 1 has a residual film thickness of about 5 μm or less, and the structure shown in FIG. 6D is obtained. After FIG. 6C, FIG.
It is upside down from (b), but this is
This is because the substrate 1 is turned upside down for the purpose of grinding for obtaining the structure of (d) and the next selective polishing.

【０００８】次いで、選択研磨を行う。ここでは、丁度
絶縁部２が露出するまで、精密な仕上げの研磨で行う。
これにより、図６（ｅ）に示すように、凹凸のある絶縁
部２に囲まれて、この絶縁部２上にシリコン部分10が存
在する構造が得られる。このシリコン部分10がＳＯＩ膜
となる。このように絶縁部２上にシリコン部分10が存在
する構造（ＳＯＩ構造）について、そのシリコン部分10
に各素子を形成する。図６（ｅ）に示すように、各シリ
コン部分10が絶縁部２に囲まれているので、当初より完
全な素子分離がなされた構成となっている。Next, selective polishing is performed. Here, polishing is performed with precision finishing until the insulating portion 2 is just exposed.
As a result, as shown in FIG. 6E, a structure is obtained in which the silicon portion 10 is surrounded by the uneven insulating portion 2 and the silicon portion 10 is present on the insulating portion 2. This silicon portion 10 becomes the SOI film. Regarding the structure (SOI structure) in which the silicon portion 10 exists on the insulating portion 2 as described above, the silicon portion 10
Each element is formed on. As shown in FIG. 6 (e), since each silicon portion 10 is surrounded by the insulating portion 2, the element isolation is completed from the beginning.

【０００９】上記説明したような手法により形成される
如き各種のＳＯＩ構造を利用してラテラルバイポーラト
ランジスタを形成する場合について、次に述べる。即
ち、公知のＳＯＩ構造のラテラルバイポーラトランジス
タを、図７により説明すると、次のとおりである。図７
（ａ）は概略構成平面図、図７（ｂ）は概略構成断面図
で図７（ａ）のＢ−Ｂ線断面に対応する。Next, a case of forming a lateral bipolar transistor by utilizing various SOI structures formed by the above-described method will be described. That is, a known lateral bipolar transistor having an SOI structure will be described below with reference to FIG. Figure 7
7A is a schematic configuration plan view, and FIG. 7B is a schematic configuration cross-sectional view corresponding to the cross section taken along the line BB of FIG. 7A.

【００１０】図７（ｂ）に示すように、絶縁部（例え
ば、酸化シリコン基板等の絶縁基板）２上には、単結晶
シリコンよりなる半導体部分10から構成されたトランジ
スタ形成領域が設けられている。As shown in FIG. 7B, a transistor forming region composed of a semiconductor portion 10 made of single crystal silicon is provided on an insulating portion (for example, an insulating substrate such as a silicon oxide substrate) 2. There is.

【００１１】上記トランジスタ形成領域には、エミッタ
領域３Ｅ、ベース領域３Ｂ、コレクタ領域３Ｃ、及びコ
レクタコンタクト形成のための高濃度不純物拡散領域
（図の右側のｎ⁺ 部分）が設けられている。上記コレク
タ領域３Ｃは、上記トランジスタ形成領域で形成されて
いる。The transistor forming region is provided with an emitter region 3E, a base region 3B, a collector region 3C, and a high-concentration impurity diffusion region (n ⁺ portion on the right side of the figure) for forming a collector contact. The collector region 3C is formed in the transistor formation region.

【００１２】更に、上記トランジスタ形成領域上には、
図７（ａ），（ｂ）に示すように、酸化シリコン膜３Ａ
を介して、ベース領域３Ｂに接続するベース取り出し電
極３Ｄが形成されており、当該ベース取り出し電極３Ｄ
は、ポリシリコン３Ｆ、酸化シリコン膜３Ａの積層構造
及びこの積層構造の側部に形成されたポリシリコンのサ
イドウォール３Ｇよりなる。更に、前記ベース取り出し
電極の側部には、酸化シリコン膜のサイドウォール３Ｈ
が形成され、当該サイドウォール３Ｈにより、ベース取
り出し電極３Ｄと、エミッタ取り出し電極（図示せ
ず）、コレクタ取り出し電極（図示せず）とが分離され
ている。Further, on the transistor formation region,
As shown in FIGS. 7A and 7B, the silicon oxide film 3A is formed.
A base extraction electrode 3D connected to the base region 3B is formed via the
Is composed of a laminated structure of polysilicon 3F and a silicon oxide film 3A, and a sidewall 3G of polysilicon formed on the side of this laminated structure. Further, a side wall 3H of a silicon oxide film is formed on the side portion of the base take-out electrode.
Is formed, and the side wall 3H separates the base extraction electrode 3D from the emitter extraction electrode (not shown) and the collector extraction electrode (not shown).

【００１３】上記の如く、ラテラルバイポーラトランジ
スタが構成される。なお図７（ａ）中、３Ｉは外部ベー
ス電極である。As described above, the lateral bipolar transistor is constructed. In FIG. 7A, 3I is an external base electrode.

【００１４】次に、上記ラテラルバイポーラトランジス
タの製造方法を、図８の製造工程図により説明する。Next, a method of manufacturing the above lateral bipolar transistor will be described with reference to the manufacturing process chart of FIG.

【００１５】図８（ａ）に示すように、絶縁部２（例え
ば酸化シリコン基板である絶縁性基板）上に、単結晶シ
リコンよりなる薄膜半導体部分10を形成する。これは前
記ＳＯＩ構造で形成できる。その薄膜半導体部分10はＮ
型に不純物が導入されている。As shown in FIG. 8A, a thin film semiconductor portion 10 made of single crystal silicon is formed on an insulating portion 2 (for example, an insulating substrate which is a silicon oxide substrate). This can be formed with the SOI structure. The thin film semiconductor portion 10 is N
Impurities have been introduced into the mold.

【００１６】その後、化学気相成長法によって、酸化シ
リコン膜３Ｊ及びＰ⁺ 多結晶シリコン３Ｋを形成する。After that, the silicon oxide film 3J and the P ⁺ polycrystalline silicon 3K are formed by the chemical vapor deposition method.

【００１７】次に、図８（ｂ）に示すように、前記Ｐ⁺
多結晶シリコン３Ｋと酸化シリコン膜３Ｊの積層膜を加
工し、ポリシリコン３Ｆと酸化シリコン３Ａとする。こ
の時の加工幅が、コレクタ長となる。Next, as shown in FIG. 8B, the P ⁺
A laminated film of polycrystalline silicon 3K and silicon oxide film 3J is processed into polysilicon 3F and silicon oxide 3A. The processing width at this time is the collector length.

【００１８】ひき続き、化学気相成長法及びそれに引き
続く異方性エッチングにより、エミッタ側の側壁に、多
結晶シリコンのサイドウォール３Ｇを形成する。当該サ
イドウォール３Ｇはベースコンタクトとして機能する。Subsequently, the side wall 3G of polycrystalline silicon is formed on the side wall on the emitter side by the chemical vapor deposition method and the subsequent anisotropic etching. The sidewall 3G functions as a base contact.

【００１９】次に、エミッタ側をレジストで覆った後、
全面にＮ⁺ のイオン注入を行う。これにより、コレクタ
コンタクト形成のための高濃度不純物拡散領域を形成す
る。Next, after covering the emitter side with a resist,
N ⁺ ion implantation is performed on the entire surface. As a result, a high concentration impurity diffusion region for forming the collector contact is formed.

【００２０】ひき続き、化学気相成長法及びそれにひき
続く異方性エッチングにより、前記Ｐ⁺ 多結晶シリコン
３Ｆと酸化シリコン膜３Ａの積層膜の側壁に、酸化シリ
コン膜のサイドウォール３Ｈ′を形成する。ひき続き、
全面にベースのイオン注入を行う。この時点での断面構
造を示したのが図８（ｃ）である。Subsequently, the side wall 3H 'of the silicon oxide film is formed on the side wall of the laminated film of the P ⁺ polycrystalline silicon 3F and the silicon oxide film 3A by the chemical vapor deposition method and the subsequent anisotropic etching. To do. Continued,
Base ion implantation is performed on the entire surface. FIG. 8C shows the sectional structure at this point.

【００２１】次に、全面にＮ⁺ イオン注入を行い、エミ
ッタを形成する。ひき続き、化学気相成長法及びそれに
ひき続く異方性エッチングにより、前記Ｐ⁺ 多結晶シリ
コン３Ｆと酸化シリコン膜３Ａの積層膜の側壁に、比較
的厚膜の酸化シリコン膜のサイドウォール３Ｈを形成し
た後、シリサイド化プロセスを行う。シリサイド部分を
符号３Ｌで示す。前記サイドウォール３Ｈは、シリサイ
ド３Ｌをエミッタ，ベース接合から遠ざける働きを果た
すものであるので、厚さは比較的大きくする必要があ
る。これにより、図８（ｄ）の断面構造を得る。上記の
如くして、ラテラルバイポーラトランジスタが形成され
る。Next, N ⁺ ion implantation is performed on the entire surface to form an emitter. Subsequently, a side wall 3H of a relatively thick silicon oxide film is formed on the side wall of the laminated film of the P ⁺ polycrystalline silicon 3F and the silicon oxide film 3A by the chemical vapor deposition method and the subsequent anisotropic etching. After forming, a silicidation process is performed. The silicide portion is indicated by reference numeral 3L. Since the side wall 3H functions to keep the silicide 3L away from the emitter / base junction, it is necessary to make the thickness relatively large. As a result, the sectional structure shown in FIG. 8D is obtained. As described above, the lateral bipolar transistor is formed.

【００２２】また、図９、図１０には、サイドウォール
としてポリＳｉでなくＳｉ₃ Ｎ₄ をスペーサーとして利
用する従来技術を示す。これら従来技術ではベース幅Ｗ
_B を約１００ｎｍの幅狭に実現できるとしている。しか
しこれらの方法は、ベース幅Ｗ_B の制御性に問題があ
り、かつベース幅Ｗ_B を変えることも困難である。Further, FIGS. 9 and 10 show a conventional technique in which Si ₃ N ₄ is used as a spacer instead of poly-Si as a side wall. In these conventional techniques, the base width W
_{It is said that B} can be realized in a narrow range of about 100 nm. However, these methods have problems in the control of the base width W _B, and it is also difficult to alter the base width W _B.

【００２３】[0023]

【発明の目的】本発明は、ベース幅の寸法を非常に狭く
することができるとともに、ベース幅の制御やその変更
も比較的容易であるバイポーラトランジスタ、及びかか
るバイポーラトランジスタを備えた半導体装置、及びそ
の製造方法を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a bipolar transistor in which the size of the base width can be extremely narrowed, and the base width can be controlled and changed relatively easily, and a semiconductor device equipped with such a bipolar transistor. It is an object to provide a manufacturing method thereof.

【００２４】[0024]

【課題を解決するための手段】本出願の請求項１の発明
は、ベース領域と、エミッタ領域と、コレクタ領域とを
備える半導体部分を有し、ベース領域上にはベース領域
幅と同幅のベース接続部を有するベース取り出し電極が
形成され、更に半導体部分上には該ベース接続部と接す
る酸化可能材料層が形成され、ベース領域の幅は該酸化
可能材料層の酸化物幅により規定されることを特徴とす
るバイポーラトランジスタであって、これにより上記目
的を達成するものである。The invention according to claim 1 of the present application has a semiconductor portion having a base region, an emitter region, and a collector region, and has the same width as the base region width on the base region. A base takeout electrode having a base connection is formed, and an oxidizable material layer in contact with the base connection is formed on the semiconductor portion, and a width of the base region is defined by an oxide width of the oxidizable material layer. A bipolar transistor, which is characterized by the above, thereby achieving the above object.

【００２５】本出願の請求項２の発明は、ベース領域
と、エミッタ領域と、コレクタ領域を備える半導体部分
を有し、かつ上層にＡｌ系材料配線を有し、前記ベース
領域上にはベース領域幅と同幅のベース接続部を有する
ベース取り出し電極が形成され、更に半導体部分上には
該ベース接続部と接する酸化可能材料層が形成され、ベ
ース領域の幅は該酸化可能材料層の酸化物幅により規定
されることを特徴とするバイポーラトランジスタであっ
て、これにより上記目的を達成するものである。The invention according to claim 2 of the present application has a semiconductor portion having a base region, an emitter region, and a collector region, and has Al-based material wiring in an upper layer, and the base region is provided on the base region. A base extraction electrode having a base connection portion having the same width as the width is formed, and an oxidizable material layer in contact with the base connection portion is further formed on the semiconductor portion, and the width of the base region is the oxide of the oxidizable material layer. A bipolar transistor characterized by being defined by a width, which achieves the above object.

【００２６】本出願の請求項３の発明は、ベース領域
と、エミッタ領域と、コレクタ領域を備える半導体部分
を有し、かつ上層にポリサイド構造の配線を有し、前記
ベース領域上にはベース領域幅と同幅のベース領域接続
部を有するベース取り出し電極が形成され、更に半導体
部分上には該ベース接続部と接する酸化可能材料層が形
成され、ベース領域の幅は酸化可能材料層の酸化物幅に
より規定されることを特徴とするバイポーラトランジス
タであって、これにより上記目的を達成するものであ
る。The invention of claim 3 of the present application has a semiconductor portion having a base region, an emitter region, and a collector region, and has wiring of a polycide structure in an upper layer, and the base region is provided on the base region. A base extraction electrode having a base region connecting portion having the same width as the width is formed, and an oxidizable material layer in contact with the base connecting portion is further formed on the semiconductor portion, and the width of the base region is an oxide of the oxidizable material layer. A bipolar transistor characterized by being defined by a width, which achieves the above object.

【００２７】本出願の請求項４の発明は、請求項１ない
し３のいずれかに記載のバイポーラトランジスタとＭＯ
Ｓトランジスタとを備える半導体装置であって、これに
より上記目的を達成するものである。The invention according to claim 4 of the present application is the bipolar transistor according to any one of claims 1 to 3 and the MO transistor.
A semiconductor device including an S-transistor, which achieves the above object.

【００２８】本出願の請求項５の発明は、半導体部分上
に絶縁膜を介してポリＳｉ層を形成し、該ポリＳｉ層の
少なくとも側壁部を酸化して酸化部を形成し、該酸化部
のポリＳｉ層とは同逆の側に酸化部とエッチング比のと
れる材料層を形成し、エッチングにより酸化部を除去す
ることによってポリＳｉ層の少なくとも側壁部に該当す
る酸化部を除去してここを空隙とし、該空隙においても
半導体部分にイオン注入を行うことによりベース領域を
形成することによって、該空隙の幅に規定された幅のベ
ース領域を形成することを特徴とするバイポーラトラン
ジスタの製造方法であって、これにより上記目的を達成
するものである。According to a fifth aspect of the present invention, a poly-Si layer is formed on a semiconductor portion via an insulating film, at least a side wall of the poly-Si layer is oxidized to form an oxidized portion, and the oxidized portion is formed. Of the poly-Si layer is formed on the side opposite to that of the poly-Si layer, and a material layer having a high etching ratio with the oxidized portion is formed. And forming a base region by implanting ions into the semiconductor portion also in the gap, thereby forming a base region having a width defined by the width of the gap. Therefore, the above object is achieved thereby.

【００２９】本出願の請求項６の発明は、半導体部分上
に絶縁膜を介して第１のポリＳｉ層を形成し、該ポリＳ
ｉ層の少なくとも側壁部を酸化して酸化部を形成し、該
酸化部の第１のポリＳｉ層とは逆の側に第２のポリＳｉ
層を形成し、エッチングにより酸化部を除去することに
よって第１のポリＳｉ層の少なくとも側壁部に該当する
酸化部を除去してここを空隙とし、該空隙において半導
体部分にイオン注入を行うことによりベース領域を形成
することによって、該空隙の幅に規定された幅のベース
領域を形成することを特徴とするバイポーラトランジス
タの製造方法であって、これにより上記目的を達成する
ものである。According to a sixth aspect of the present invention, a first poly-Si layer is formed on a semiconductor portion via an insulating film, and the poly-S layer is formed.
At least the side wall portion of the i layer is oxidized to form an oxidized portion, and a second poly Si layer is formed on the side of the oxidized portion opposite to the first poly Si layer.
By forming a layer and removing the oxidized portion by etching, the oxidized portion corresponding to at least the side wall portion of the first poly-Si layer is removed to form a void, and the semiconductor portion is ion-implanted in the void. A method for manufacturing a bipolar transistor, characterized in that a base region having a width defined by the width of the gap is formed by forming a base region, and thereby the above object is achieved.

【００３０】本出願の請求項７の発明は、半導体部分上
に絶縁膜を介して、開口を有する第１のポリＳｉ層を形
成し、開口における第１のポリＳｉ層の少なくとも一方
の側壁部を酸化して酸化部を形成し、次いで開口にポリ
Ｓｉを埋め込んで第２のポリＳｉ層を形成し、エッチン
グにより酸化部を除去することによって第１のポリＳｉ
層の少なくとも側壁部に該当する酸化部を除去してここ
を空隙とし、該空隙において半導体部分にイオン注入を
行うことによりベース領域を形成することによって、該
空隙の幅に規定された幅のベース領域を形成することを
特徴とするバイポーラトランジスタの製造方法であっ
て、これにより上記目的を達成するものである。According to the invention of claim 7 of the present application, a first poly-Si layer having an opening is formed on a semiconductor portion via an insulating film, and at least one sidewall portion of the first poly-Si layer in the opening is formed. Is oxidized to form an oxidized portion, and then the opening is filled with poly-Si to form a second poly-Si layer, and the oxidized portion is removed by etching to remove the first poly-Si.
A base having a width defined by the width of the void is formed by removing the oxidized portion corresponding to at least the side wall of the layer to form a void and forming a base region by implanting ions into the semiconductor portion in the void. A method for manufacturing a bipolar transistor, which is characterized by forming a region, by which the above object is achieved.

【００３１】本出願の請求項８の発明は、絶縁部が少な
くとも耐酸化膜を備えることを特徴とする請求項５ない
し７のいずれかに記載のバイポーラトランジスタの製造
方法であって、これにより上記目的を達成するものであ
る。The invention according to claim 8 of the present application is the method for manufacturing a bipolar transistor according to any one of claims 5 to 7, characterized in that the insulating portion includes at least an oxidation resistant film. It achieves the purpose.

【００３２】本出願の請求項１の発明について、後記詳
述する本発明の実施例を示す図１の例示を用いて説明す
ると、次のとおりである。この発明に係るバイポーラト
ランジスタは、図１例示の如く、ベース領域８Ｂと、エ
ミッタ領域８Ｅと、コレクタ領域８Ｃとを備える半導体
部分１０を有し、ベース領域８Ｂ上にはベース領域幅Ｗ
_B と同幅のベース接続部５４ａを有するベース取り出し
電極５４が形成され、更に半導体部分１０上には該ベー
ス接続部５４ａと接する酸化可能材料層（図示例ではポ
リＳｉ層５１）が形成され、ベース領域８Ｂの幅はこの
酸化可能材料層５１ａの酸化物幅により規定される（酸
化可能材料層であるポリＳｉ51を酸化したときの側壁酸
化物（図３）で決まる）ものである。The invention of claim 1 of the present application will be described below with reference to the example of FIG. 1 showing an embodiment of the invention which will be described later in detail. As illustrated in FIG. 1, the bipolar transistor according to the present invention has a semiconductor portion 10 including a base region 8B, an emitter region 8E, and a collector region 8C, and a base region width W on the base region 8B.
A base take-out electrode 54 having a base connecting portion 54a having the same width as _B is formed, and an oxidizable material layer (poly Si layer 51 in the illustrated example) which is in contact with the base connecting portion 54a is formed on the semiconductor portion 10. The width of the base region 8B is defined by the oxide width of the oxidizable material layer 51a (determined by the sidewall oxide when the oxidizable material layer poly-Si51 is oxidized (FIG. 3)).

【００３３】[0033]

【作用】本発明においては、バイポーラトランジスタの
ベース幅Ｗ_B は、酸化可能材料層（図３のポリＳｉ51）
の酸化物幅（図３の符号６１で示す酸化部の幅）で規定
されるので、極めて狭い、微細なベース幅Ｗ_B を実現で
きるとともに、その制御や変更が比較的容易である。In the present invention, the base width W _B of the bipolar transistor is the oxidizable material layer (poly-Si51 in FIG. 3).
The width of the oxide is defined by the oxide width (width of the oxidized portion indicated by reference numeral 61 in FIG. 3) of 1. Therefore, a very narrow and minute base width W _B can be realized, and its control and change are relatively easy.

【００３４】[0034]

【実施例】以下、本発明の具体的な実施例を図面を参照
して説明する。但し当然のことではあるが、本発明は実
施例により限定されるものではない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Specific embodiments of the present invention will be described below with reference to the drawings. However, it goes without saying that the present invention is not limited to the examples.

【００３５】実施例１ 本実施例は、ＳＯＩ構造のラテラルバイポーラトランジ
スタに、本出願の発明を適用したものである。図１に本
実施例のバイポーラトランジスタの構造を断面図で示
す。また、図２ないし図５に、本実施例のバイポーラト
ランジスタの製造工程を順に断面図で示す。Embodiment 1 In this embodiment, the invention of the present application is applied to a lateral bipolar transistor having an SOI structure. FIG. 1 is a sectional view showing the structure of the bipolar transistor of this embodiment. Further, FIGS. 2 to 5 are sectional views showing the manufacturing steps of the bipolar transistor of this embodiment in order.

【００３６】本実施例においては、半導体部分１０上に
絶縁膜１１，１２を介して酸化可能材料層であるポリＳ
ｉ層５１を形成し（図２）、該ポリＳｉ層５１の少なく
とも側壁部を酸化して酸化部６１を形成し（図３）、該
酸化部６１のポリＳｉ層５１と同逆の側に酸化部６１と
エッチング比のとれる材料層５３（本例ではポリＳｉ）
を形成し（図４）、エッチングにより酸化部６１を除去
することによってポリＳｉ層５１の少なくとも側壁部に
該当する酸化部を除去してここを空隙７とし（図５）、
該空隙７において半導体部分１０にイオン注入Ｉ₃ を行
うことによりベー領域８Ｂを形成することによって、該
空隙７の幅に規定された幅Ｗ_B のベース領域８Ｂを形成
する（図１参照）ものである。In this embodiment, poly S which is an oxidizable material layer is formed on the semiconductor portion 10 with the insulating films 11 and 12 interposed therebetween.
An i layer 51 is formed (FIG. 2), at least a side wall of the poly Si layer 51 is oxidized to form an oxidized portion 61 (FIG. 3), and the oxidized portion 61 is provided on the opposite side of the poly Si layer 51. A material layer 53 (poly-Si in this example) that can obtain an etching ratio with the oxidized portion 61.
Is formed (FIG. 4), and the oxidized portion 61 is removed by etching to remove the oxidized portion corresponding to at least the sidewall portion of the poly-Si layer 51 to form the void 7 (FIG. 5).
A base region 8B having a width W _B defined by the width of the void 7 is formed by performing ion implantation I ₃ on the semiconductor portion 10 in the void 7 to form a base region 8B (see FIG. 1). Is.

【００３７】また本実施例は、半導体部分１０上に絶縁
膜１１，１２を介して第１のポリＳｉ層５１を形成し
（図２）、該ポリＳｉ層５１の少なくとも側壁部を酸化
して酸化部６１を形成し（図３）、該酸化部６１の第１
のポリＳｉ層５１と同逆の側に第に２のポリＳｉ層５３
を形成し（図４）、エッチングにより酸化部６１を除去
することによって第１のポリＳｉ層５１の少なくとも側
壁部に該当する酸化部を除去してここを空隙７とし（図
５）、空隙時７において半導体部分１０にイオン注入を
行うことによりベース領域８Ｂを形成することによっ
て、空隙時７の幅に規定された幅のＷ_B のベース領域８
Ｂを形成する（図１参照）ものである。In this embodiment, the first poly-Si layer 51 is formed on the semiconductor portion 10 via the insulating films 11 and 12 (FIG. 2), and at least the side wall portion of the poly-Si layer 51 is oxidized. The oxidation part 61 is formed (FIG. 3), and the first part of the oxidation part 61 is formed.
The second poly-Si layer 53 is provided on the opposite side to the poly-Si layer 51 of
Is formed (FIG. 4) and the oxidized portion 61 is removed by etching to remove the oxidized portion corresponding to at least the side wall portion of the first poly-Si layer 51 to form the void 7 (FIG. 5). 7 to form the base region 8B by implanting ions into the semiconductor portion 10, the base region 8 having a width W _B defined by the width of the space 7 is formed.
B is formed (see FIG. 1).

【００３８】また本実施例は、半導体部分上に絶縁膜１
１，１２を介して開口７１を有する第一のポリＳｉ層５
１，５２を形成し（図２）、開口７１における第１のポ
リＳｉ層５１の少なくとも一方の側壁部を酸化して酸化
部６１を形成し（図３）、次いで開口７１にポリＳｉを
埋め込んで第２のポリＳｉ層５３を形成し（図４）、エ
ッチングにより酸化部を除去することによって第１のポ
リＳｉ層５１の少なくとも側壁部に該当する酸化部を除
去してここを空隙７とし（図５）、空隙時７において半
導体部分のイオン注入を行うことによりベース領域を形
成することによって、空隙時７の幅に規定された幅Ｗ_B
のベース領域８Ｂを形成する（図１参照）ものである。In this embodiment, the insulating film 1 is formed on the semiconductor portion.
First poly-Si layer 5 having openings 71 through 1, 12
1, 52 are formed (FIG. 2), at least one side wall portion of the first poly-Si layer 51 in the opening 71 is oxidized to form an oxidized portion 61 (FIG. 3), and then the opening 71 is filled with poly-Si. To form the second poly-Si layer 53 (FIG. 4) and remove the oxidized portion by etching to remove the oxidized portion corresponding to at least the side wall portion of the first poly-Si layer 51 to form the void 7. (FIG. 5), the width W _B defined by the width of the space 7 is formed by forming the base region by performing ion implantation of the semiconductor portion in the space 7
The base region 8B is formed (see FIG. 1).

【００３９】本実施例において、絶緑膜は少なくとも耐
酸化膜１２（ここではシリコンナイトライド）を備え
る。特に、酸化絶縁膜（ＳｉＯ₂ ）１１と耐酸化膜（Ｓ
ｉＮ膜）１２との積層構造になっている。In this embodiment, the insulative film has at least the oxidation resistant film 12 (here, silicon nitride). In particular, the oxide insulating film (SiO ₂ ) 11 and the oxidation resistant film (S
iN film) 12.

【００４０】本実施例のＳＯＩラテラルバイポーラトラ
ンジスタの製造工程は以下に示すとおりである。The manufacturing process of the SOI lateral bipolar transistor of this embodiment is as follows.

【００４１】絶縁部２（ＳｉＯ₂ ）中に形成された半導
体部分１０であるＳＯＩ層上に、熱酸化膜１１とシリコ
ンナイトライド（Ｓｉ₃ Ｎ₄ ）膜１２を薄く形成する
（厚さｔ₁ ）。A thermal oxide film 11 and a silicon nitride (Si ₃ N ₄ ) film 12 are thinly formed (thickness t ₁ ) on the SOI layer which is the semiconductor portion 10 formed in the insulating portion 2 (SiO ₂ ). ).

【００４２】その後、図２に示すようにポリＳｉ５１，
５２をスペースＬをもって形成する。両膜１１，１２は
ベース、エッミタ、コレクタの各電極の絶縁膜となるも
のである。また、ＳｉＮである耐酸化膜１２は、後にポ
リＳｉを酸化する際に、半導体部分１０が酸化されるこ
とを防ぐ役割を果たす。After that, as shown in FIG.
52 is formed with a space L. Both films 11 and 12 serve as insulating films for the respective electrodes of the base, the emitter and the collector. Further, the oxidation resistant film 12 made of SiN plays a role of preventing the semiconductor portion 10 from being oxidized when the poly-Si is oxidized later.

【００４３】次にこのポリＳｉ５１，５２を、厚さｔ₂
熱酸化する。この時上記のスペースＬは熱酸化膜の成長
により狭くなり、酸化後のスペースＬ′はＬから厚さｔ
₂ を引いた値にほぼ等しくなる。ここでまず、エミッタ
形成用のＮ⁺ イオン注入Ｉ₁を行う。ポリシリコン５
１，５２中にこのイオン注入が入るのを防ぐため、ｔ₂
はｔ₁ 以上の厚さとする。これにより図３の構造を得
る。Next, these poly-Si 51 and 52 are formed to a thickness t ₂
Thermally oxidize. At this time, the space L becomes narrower due to the growth of the thermal oxide film, and the space L'after the oxidation has a thickness t from L.
_It is almost equal to the value obtained by subtracting ₂ . Here, first, N ⁺ ion implantation I ₁ for forming an emitter is performed. Polysilicon 5
To prevent this ion implantation from entering 1,52, t ₂
Is at least t ₁ . This gives the structure of FIG.

【００４４】イオン注入後、上記スペース内にポリＳｉ
５３を埋め込む。その後、ポリＳｉ５１〜５３にベース
コンタクトイオン注入Ｉ₂ を行う。即ち、ポリＳｉ５１
〜５３中にベース濃度と同程度のＰ型不純物をイオン注
入する。これにより図４の構造を得る。After the ion implantation, poly-Si is filled in the space.
53 is embedded. After that, base contact ion implantation I ₂ is performed on the poly-Si 51 to 53. That is, poly-Si51
P-type impurities having the same concentration as the base concentration are ion-implanted into the substrate 53. This gives the structure of FIG.

【００４５】その後、ＲＩＥにより、酸化膜６１，６２
を除去して、図５に示すようにポリＳｉ５３の両側が酸
化膜５１，５２の厚さｔ₂ 分のスペースＳ₁ ，Ｓ₂ を有
する構造とする。その後、該スペースＳ₁ ，Ｓ₂ 内の酸
化膜１１と耐酸化膜１２をウエットエッチングで除去す
る。ここで、両膜の合計膜厚ｔ₁ に比し、ポリＳｉ５３
の幅は十分大きいので、ポリＳｉ５３のサイドエッチン
グ量は十分小さくできる。Then, by RIE, the oxide films 61 and 62 are formed.
Is removed to form a structure in which both sides of the poly-Si 53 have spaces S ₁ and S _{2 corresponding} to the thickness t ₂ of the oxide films 51 and 52 as shown in FIG. After that, the oxide film 11 and the oxidation resistant film 12 in the spaces S ₁ and S ₂ are removed by wet etching. Here, compared with the total thickness t ₁ of both films,
Is sufficiently large, the side etching amount of the poly-Si 53 can be made sufficiently small.

【００４６】上記により得られたのが図５の状態で、こ
こでポリＳｉ５１，５２，５３をマスクにベース用Ｐ
^{+ +} イオン注入を行う。The above-obtained structure is as shown in FIG. 5, in which P for the base is used with poly-Si 51, 52, 53 as a mask.
^{+ +} Perform ion implantation.

【００４７】この後、全面に再びポリＳｉを堆積した
後、ベースコンタクト用にＰ⁺ イオン注入を行い、図１
に示す構造のようにポリＳｉをパターニングする。即
ち、ポリＳｉ５１，５３がパターニングされたポリＳｉ
部５１ａ，５３ａ及びベースコンタクト用Ｐ⁺ ポリＳｉ
部５４の構造を得る。最後に、このポリＳｉをマスクに
Ｎ⁺ イオン注入を行い、エミッタコレクタ取り出し用の
高濃度部を形成する。Then, after depositing poly-Si again on the entire surface, P ⁺ ion implantation is performed for the base contact, as shown in FIG.
Poly-Si is patterned like the structure shown in FIG. That is, poly-Si 51, 53 is patterned poly-Si
P ⁺ poly Si for parts 51a, 53a and base contact
The structure of the part 54 is obtained. Finally, N ⁺ ions are implanted using this poly-Si as a mask to form a high concentration portion for taking out the emitter collector.

【００４８】上述した本実施例のプロセスにおいては、
ポリＳｉ５１の熱酸化膜ｔ₂ でベース幅Ｗ_B を規定す
る。よってベース幅Ｗ_B の制御性が良く、またベース幅
の減少も従来技術より容易に達成できる。In the process of this embodiment described above,
The base width W _B is defined by the thermal oxide film t ₂ of poly-Si51. Therefore, the controllability of the base width W _B is good, and the reduction of the base width can be achieved more easily than in the prior art.

【００４９】本実施例によれば、ＳＯＩラテラルバイポ
ーラトランジスタについて、トランジスタのベース幅Ｗ
_B の規定を酸化可能材料であるポリＳｉパターン（ポリ
Ｓｉ５１）の熱酸化膜厚で行ったので、ベース幅Ｗ_B を
微細に、かつ制御性良く規定できるとともにベース幅Ｗ
_B の変更が容易である。According to the present embodiment, for the SOI lateral bipolar transistor, the base width W of the transistor is
_{Since B} is specified by the thermal oxide film thickness of the poly-Si pattern (poly-Si51) which is an oxidizable material, the base width W _B can be specified finely and with good controllability, and the base width W
_It is easy to change _B.

【００５０】特に本実施例では、遮断周波数ｆ_T を２０
ＧＨｚとすべく、コレクタ濃度（Ｎ‐濃度）を１０¹⁷／
cm³ とし、ベース幅Ｗ_B を７０〜８０nm( 実効で５０n
m）とした微細構造とすることができた。またベース濃
度（Ｐ濃度）は、１０¹⁸／cm³とした。ベースコンタク
トをなすポリＳｉのＰ⁺ 領域の抵抗は、１５Ωであっ
た。Particularly in this embodiment, the cutoff frequency f _{T is set} to 20.
To achieve GHz, collector concentration (N-concentration) is 10 ¹⁷ /
and cm ^3, 50n the base width W _B 70~80nm (the effective
m) and the fine structure could be obtained. The base concentration (P concentration) was set to 10 ¹⁸ / cm ³ . The resistance of the P ⁺ region of poly-Si forming the base contact was 15Ω.

【００５１】実施例２ 本実施例では、バイポーラトランジスタとＭＯＳトラン
ジスタとを備えたＢｉＣＭＯＳ半導体装置に、本出願の
発明を通した。本例では以下のような工程を用いる。即
ち、図５において、あるいは図４の構造から図５の構造
を得る場合のベースコンタクト用のポリＳｉ５４の形成
は、ｎＭＯＳのＰ⁺ ゲート作成と兼ねて行う。また、同
じくＮ⁺ のイオン注入は、ｎＭＯＳのソース／ドレイン
形成イオン注入と兼ねて行うようにする。なお、ｎＭＯ
Ｓ部では、ポリＳｉ５１，５２は形成しない。Embodiment 2 In this embodiment, the invention of the present application was passed through a BiCMOS semiconductor device having a bipolar transistor and a MOS transistor. In this example, the following steps are used. That is, in FIG. 5 or when the structure of FIG. 5 is obtained from the structure of FIG. 4, the formation of the poly-Si 54 for the base contact is performed together with the formation of the P ⁺ gate of the nMOS. Similarly, the N ⁺ ion implantation is performed simultaneously with the nMOS source / drain forming ion implantation. Note that nMO
In the S portion, the poly Si 51 and 52 are not formed.

【００５２】[0052]

【発明の効果】本発明は、ベース幅の寸法を非常に狭く
することができるとともに、ベース幅の制御やその変更
も比較的容易であるバイポーラトランジスタ、及びかか
るバイポーラトランジスタを備えた製造方法を提供する
ことができる。The present invention provides a bipolar transistor in which the size of the base width can be made extremely narrow, and the control and change of the base width are relatively easy, and a manufacturing method provided with such a bipolar transistor. can do.

【図面の簡単な説明】[Brief description of drawings]

【図１】実施例１のバイポーラトランジスタの構造を断
面図で示すものである。FIG. 1 is a sectional view showing the structure of a bipolar transistor according to a first embodiment.

【図２】実施例１の工程を示す（１）。FIG. 2 shows a process of Example 1 (1).

【図３】実施例１の工程を示す（２）。FIG. 3 shows a process of Example 1 (2).

【図４】実施例１の工程を示す（３）。FIG. 4 shows the process of Example 1 (3).

【図５】実施例１の工程を示す（４）。FIG. 5 shows a process of Example 1 (4).

【図６】従来技術を示す。FIG. 6 shows a conventional technique.

【図７】従来技術を示す。FIG. 7 shows the prior art.

【図８】従来技術を示す。FIG. 8 shows a conventional technique.

【図９】従来技術を示す。FIG. 9 shows a conventional technique.

【図１０】従来技術を示す。FIG. 10 shows a conventional technique.

【符号の説明】[Explanation of symbols]

１０ 半導体部分 １１，１２ 絶緑膜 ５１ ポリＳｉ層（酸化可能材料層） ５３ ポリＳｉ層（酸化部とエッチング比のとれ
る材料層） ６１ 酸化部 ７ 空隙10 Semiconductor Part 11, 12 Insulative Film 51 Poly-Si Layer (Oxidizable Material Layer) 53 Poly-Si Layer (Material Layer That Can Take an Etching Ratio with the Oxidized Part) 61 Oxidized Part 7 Void

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】ベース領域と、エミッタ領域と、コレクタ
領域とを備える半導体部分を有し、 ベース領域上にはベース領域幅と同幅のベース接続部を
有するベース取り出し電極が形成され、 更に半導体部分上には該ベース接続部と接する酸化可能
材料層が形成され、 ベース領域の幅は該酸化可能材料層の酸化物幅により規
定されることを特徴とするバイポーラトランジスタ。1. A base extraction electrode having a base region, an emitter region, and a collector region, and a base lead electrode having a base connection portion having the same width as the width of the base region is formed on the base region. A bipolar transistor, wherein an oxidizable material layer is formed on the portion in contact with the base connection portion, and a width of the base region is defined by an oxide width of the oxidizable material layer. 【請求項２】ベース領域と、エミッタ領域と、コレクタ
領域を備える半導体部分を有し、かつ上層にＡｌ系材料
配線を有し、前記ベース領域上にはベース領域幅と同幅
のベース接続部を有するベース取り出し電極が形成さ
れ、 更に半導体部分上には該ベース接続部と接する酸化可能
材料層が形成され、 ベース領域の幅は該酸化可能材料層の酸化物幅により規
定されることを特徴とするバイポーラトランジスタ。2. A base connecting portion having a semiconductor region having a base region, an emitter region, and a collector region, and having an Al-based material wiring as an upper layer, and having a width equal to the width of the base region on the base region. A base take-out electrode is formed, and an oxidizable material layer in contact with the base connecting portion is formed on the semiconductor portion, and the width of the base region is defined by the oxide width of the oxidizable material layer. And a bipolar transistor. 【請求項３】ベース領域と、エミッタ領域と、コレクタ
領域を備える半導体部分を有し、かつ上層にポリサイド
構造の配線を有し、前記ベース領域上にはベース領域幅
と同幅のベース領域接続部を有するベース取り出し電極
が形成され、 更に半導体部分上には該ベース接続部と接する酸化可能
材料層が形成され、 ベース領域の幅は酸化可能材料層の酸化物幅により規定
されることを特徴とするバイポーラトランジスタ。3. A base region, an emitter region, and a semiconductor region having a collector region, and a wiring having a polycide structure in an upper layer, and a base region connection having the same width as the width of the base region on the base region. A base take-out electrode having a portion is formed, an oxidizable material layer in contact with the base connecting portion is further formed on the semiconductor portion, and a width of the base region is defined by an oxide width of the oxidizable material layer. And a bipolar transistor. 【請求項４】請求項１ないし３のいずれかに記載のバイ
ポーラトランジスタとＭＯＳトランジスタとを備える半
導体装置。4. A semiconductor device comprising the bipolar transistor according to claim 1 and a MOS transistor. 【請求項５】半導体部分上に絶縁膜を介してポリＳｉ層
を形成し、 該ポリＳｉ層の少なくとも側壁部を酸化して酸化部を形
成し、 該酸化部のポリＳｉ層とは同逆の側に酸化部とエッチン
グ比のとれる材料層を形成し、 エッチングにより酸化部を除去することによってポリＳ
ｉ層の少なくとも側壁部に該当する酸化部を除去してこ
こを空隙とし、該空隙においても半導体部分にイオン注
入を行うことによりベース領域を形成することによっ
て、 該空隙の幅に規定された幅のベース領域を形成すること
を特徴とするバイポーラトランジスタの製造方法。5. A poly-Si layer is formed on a semiconductor portion via an insulating film, and at least a side wall portion of the poly-Si layer is oxidized to form an oxidized portion, which is the same as the poly-Si layer in the oxidized portion. By forming a material layer that has a good etching ratio with the oxidized portion on the side of the
The oxidized portion corresponding to at least the side wall of the i layer is removed to form a void, and a base region is formed by performing ion implantation into the semiconductor portion in the void as well. Forming a base region of the bipolar transistor. 【請求項６】半導体部分上に絶縁膜を介して第１のポリ
Ｓｉ層を形成し、 該ポリＳｉ層の少なくとも側壁部を酸化して酸化部を形
成し、 該酸化部の第１のポリＳｉ層とは逆の側に第２のポリＳ
ｉ層を形成し、 エッチングにより酸化部を除去することによって第１の
ポリＳｉ層の少なくとも側壁部に該当する酸化部を除去
してここを空隙とし、 該空隙において半導体部分にイオン注入を行うことによ
りベース領域を形成することによって、 該空隙の幅に規定された幅のベース領域を形成すること
を特徴とするバイポーラトランジスタの製造方法。6. A first poly-Si layer is formed on a semiconductor portion via an insulating film, at least a side wall portion of the poly-Si layer is oxidized to form an oxidized portion, and the first poly-Si layer of the oxidized portion is formed. The second poly S on the side opposite to the Si layer
forming an i layer and removing the oxidized portion by etching to remove the oxidized portion corresponding to at least the side wall portion of the first poly-Si layer to form a void, and perform ion implantation into the semiconductor portion in the void. A method of manufacturing a bipolar transistor, characterized in that a base region having a width defined by the width of the void is formed by forming a base region by using. 【請求項７】半導体部分上に絶縁膜を介して、開口を有
する第１のポリＳｉ層を形成し、 開口における第１のポリＳｉ層の少なくとも一方の側壁
部を酸化して酸化部を形成し、 次いで開口にポリＳｉを埋め込んで第２のポリＳｉ層を
形成し、 エッチングにより酸化部を除去することによって第１の
ポリＳｉ層の少なくとも側壁部に該当する酸化部を除去
してここを空隙とし、 該空隙において半導体部分にイオン注入を行うことによ
りベース領域を形成することによって、 該空隙の幅に規定された幅のベース領域を形成すること
を特徴とするバイポーラトランジスタの製造方法。7. A first poly-Si layer having an opening is formed on a semiconductor portion via an insulating film, and at least one side wall portion of the first poly-Si layer in the opening is oxidized to form an oxidized portion. Then, poly-Si is embedded in the opening to form a second poly-Si layer, and the oxidized portion is removed by etching to remove the oxidized portion corresponding to at least the side wall portion of the first poly-Si layer. A method for manufacturing a bipolar transistor, characterized in that a base region is formed by forming a base region by forming a base region by performing ion implantation into a semiconductor portion in the gap, and forming a base region having a width defined by the width of the gap. 【請求項８】絶縁部が少なくとも耐酸化膜を備えること
を特徴とする請求項５ないし７のいずれかに記載のバイ
ポーラトランジスタの製造方法。8. The method of manufacturing a bipolar transistor according to claim 5, wherein the insulating portion has at least an oxidation resistant film.