JPH0613398A - Bipolar transistor and semiconductor device with bipolar transistor and manufacture thereof - Google Patents
Bipolar transistor and semiconductor device with bipolar transistor and manufacture thereofInfo
- Publication number
- JPH0613398A JPH0613398A JP19337792A JP19337792A JPH0613398A JP H0613398 A JPH0613398 A JP H0613398A JP 19337792 A JP19337792 A JP 19337792A JP 19337792 A JP19337792 A JP 19337792A JP H0613398 A JPH0613398 A JP H0613398A
- Authority
- JP
- Japan
- Prior art keywords
- base
- width
- layer
- poly
- base region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、バイポーラトランジス
タ、及びバイポーラトランジスタを備えた半導体装置、
及びその製造方法に関する。本発明は、例えばラテラル
バイポーラトランジスタ、ラテラルバイポーラトランジ
スタを備えた半導体装置、及びその製造方法として利用
することができる。また、特に、SOI構造のラテラル
バイポーラトランジスタ等、及びその製造方法として利
用できる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar transistor and a semiconductor device including the bipolar transistor,
And a manufacturing method thereof. INDUSTRIAL APPLICABILITY The present invention can be utilized as, for example, a lateral bipolar transistor, a semiconductor device including the lateral bipolar transistor, and a manufacturing method thereof. In addition, it can be used particularly as a lateral bipolar transistor having an SOI structure or the like and a manufacturing method thereof.
【0002】[0002]
【従来の技術】バイポーラトランジスタ、特にSOIラ
テラルバイポーラトランジスタは、構造上寄生容量の低
減を図ることができる等の理由から、近年検討されてい
る。ここで問題となるのは、動作特性を高めるためにい
かに狭いベース幅を実現するかということであり、かつ
この場合にいかに良好にベースコンタクトを取れるか、
ということである。これは、高い遮断周波数fT を実現
する上で重要である。2. Description of the Related Art Bipolar transistors, particularly SOI lateral bipolar transistors, have been studied in recent years for the reason that the parasitic capacitance can be reduced structurally. The issue here is how to achieve a narrow base width in order to improve the operating characteristics, and how well the base contact can be made in this case.
That's what it means. This is important in achieving a high cutoff frequency f T.
【0003】まず本発明を適用できるSOI構造につい
て説明すると、次のとおりである。SOI構造の半導体
装置については数多くの提案があり、その形成手段も多
数あって、本発明をSOI構造について適用する場合
も、いずれの手段を用いてもよいものであるが、その形
成方法の一つとして、はり合わせSOI構造の形成方法
と称される手法が知られている。以下この手法を例にと
ってSOI構造の形成について図6を参照して説明する
と、以下のとおりである(Extended Abstractsof the 2
1st Conference on Solid State Devices and Material
s,Tokyo,1989,pp.89-92のM.Hashimoto et.al.「Low Lea
kage SOIMOSFETs Fabricated Using aWafer Bonding Me
thod」参照)。First, an SOI structure to which the present invention can be applied is as follows. Many proposals have been made for a semiconductor device having an SOI structure, and there are many means for forming the semiconductor device. When the present invention is applied to the SOI structure, any means may be used. As one of them, a method called a method for forming a bonded SOI structure is known. The formation of the SOI structure will be described below with reference to FIG. 6 using this method as an example (Extended Abstracts of the 2
1st Conference on Solid State Devices and Material
s, Tokyo, 1989, pp. 89-92, M. Hashimoto et.al.
kage SOIMOSFETs Fabricated Using a Wafer Bonding Me
thod)).
【0004】図6(a)に示すようなシリコン基板1
(一般に高平坦度シリコンウエーハを用いる。これを基
板Aとする)の一方の側の面をフォトリソグラフィー技
術やエッチング技術を用いてパターニングし、1500
Åあるいはこれより小さい位の深さの凹部を形成する。
次に、この面にSiO2 膜をCVD等で形成すること等
によって絶縁部2を形成し、シリコン基板1の一方の側
に絶縁部2が形成された構造を得る。絶縁部2は、パタ
ーニングされたシリコン基板1の表面形状に従って、図
示の如く凹凸をもった膜として形成される。更にこの絶
縁部2上に接着層3としてのポリシリコン膜等をCVD
等により5μm厚程度で形成する。以上によって、図6
(a)の構造が得られる。接着層3であるポリシリコン
膜は、後の工程で別の基板(図6(c)にBで示す基板
4)をはり合わせる際に、高度に平滑なはり合わせ面を
形成するためのものである。A silicon substrate 1 as shown in FIG.
(A high-flatness silicon wafer is generally used. This is referred to as a substrate A.) One surface is patterned using a photolithography technique or an etching technique, and 1500
Å or form a recess with a depth less than this.
Next, an insulating portion 2 is formed on this surface by forming a SiO 2 film by CVD or the like, and a structure in which the insulating portion 2 is formed on one side of the silicon substrate 1 is obtained. The insulating portion 2 is formed as a film having irregularities as shown in the figure according to the surface shape of the patterned silicon substrate 1. Further, a polysilicon film or the like as the adhesive layer 3 is formed on the insulating portion 2 by CVD.
And the like so as to have a thickness of about 5 μm. By the above, FIG.
The structure of (a) is obtained. The polysilicon film as the adhesive layer 3 is for forming a highly smooth bonding surface when another substrate (the substrate 4 shown by B in FIG. 6C) is bonded in a later step. is there.
【0005】次に、接着層3の表面を平坦化研磨し、高
度に平滑な面とする(図6(b))。ここで残膜として
接着層(ポリシリコン膜)が3μm厚かそれ以下になる
ようにする。Next, the surface of the adhesive layer 3 is flattened and polished to form a highly smooth surface (FIG. 6 (b)). Here, the adhesive layer (polysilicon film) as the remaining film is made to have a thickness of 3 μm or less.
【0006】この接着層3の研磨面に、別の基板4(こ
れを基板Bとする)を密着させる。密圧着によって両面
は接合し、この結果図6(c)に示すような接合構造が
得られる。一般には、両面に介在する水ないし水酸基の
作用による水素結合によって、しっかりとした接合が達
成されると言われている。これを通常、熱して熱接合さ
せ、きわめて強固なはり合わせを達成する。はり合わせ
強度は一般に200kg/cm2 以上であり、場合によ
っては2,000kg/cm2 にもなる。はり合わせる
別の基板4(基板B)は、基板1(基板A)と同様なシ
リコン基板を用いるのが通常である。はり合わせ後加熱
工程を経ることが多いので、熱膨張等の物性が等しいも
のでないと、不都合が生じるおそれがあるからである。
このような問題がなければ、例えば図6に示す従来技術
にあっては別の基板4は支持台としての役割を果たすだ
けであるので、これは必ずしもシリコン基板である必要
はない。但し、はり合わせる別の基板4(基板B)の方
にも素子を形成する場合は、素子形成可能な半導体基板
であることが要される。Another substrate 4 (referred to as substrate B) is brought into close contact with the polished surface of the adhesive layer 3. Both surfaces are joined by the tight compression bonding, and as a result, a joining structure as shown in FIG. 6C is obtained. Generally, it is said that a firm bond is achieved by hydrogen bonding due to the action of water or hydroxyl groups present on both surfaces. This is usually heated to thermally bond to achieve a very strong bond. The laminating strength is generally 200 kg / cm 2 or more, and even 2,000 kg / cm 2 in some cases. As another substrate 4 (substrate B) to be bonded together, a silicon substrate similar to the substrate 1 (substrate A) is usually used. Since a heating step is often performed after laminating, inconvenience may occur unless physical properties such as thermal expansion are not the same.
If such a problem does not exist, for example, in the prior art shown in FIG. 6, the other substrate 4 only serves as a support base, so that it is not necessarily a silicon substrate. However, when an element is formed on another substrate 4 (substrate B) to be bonded together, it is necessary that the semiconductor substrate is an element formable semiconductor substrate.
【0007】次に、基板1を研削し、基板1のシリコン
部分が残膜として5μm程度かそれ以下になるようにし
て、図6(d)の構造とする。図6(c)以降は、図6
(b)と上下が逆になっているが、これは、この図6
(d)の構造を得るための研削や、次の選択研磨のた
め、上下を逆にして基板1を上側にしたためである。Next, the substrate 1 is ground so that the silicon portion of the substrate 1 has a residual film thickness of about 5 μm or less, and the structure shown in FIG. 6D is obtained. After FIG. 6C, FIG.
It is upside down from (b), but this is
This is because the substrate 1 is turned upside down for the purpose of grinding for obtaining the structure of (d) and the next selective polishing.
【0008】次いで、選択研磨を行う。ここでは、丁度
絶縁部2が露出するまで、精密な仕上げの研磨で行う。
これにより、図6(e)に示すように、凹凸のある絶縁
部2に囲まれて、この絶縁部2上にシリコン部分10が存
在する構造が得られる。このシリコン部分10がSOI膜
となる。このように絶縁部2上にシリコン部分10が存在
する構造(SOI構造)について、そのシリコン部分10
に各素子を形成する。図6(e)に示すように、各シリ
コン部分10が絶縁部2に囲まれているので、当初より完
全な素子分離がなされた構成となっている。Next, selective polishing is performed. Here, polishing is performed with precision finishing until the insulating portion 2 is just exposed.
As a result, as shown in FIG. 6E, a structure is obtained in which the silicon portion 10 is surrounded by the uneven insulating portion 2 and the silicon portion 10 is present on the insulating portion 2. This silicon portion 10 becomes the SOI film. Regarding the structure (SOI structure) in which the silicon portion 10 exists on the insulating portion 2 as described above, the silicon portion 10
Each element is formed on. As shown in FIG. 6 (e), since each silicon portion 10 is surrounded by the insulating portion 2, the element isolation is completed from the beginning.
【0009】上記説明したような手法により形成される
如き各種のSOI構造を利用してラテラルバイポーラト
ランジスタを形成する場合について、次に述べる。即
ち、公知のSOI構造のラテラルバイポーラトランジス
タを、図7により説明すると、次のとおりである。図7
(a)は概略構成平面図、図7(b)は概略構成断面図
で図7(a)のB−B線断面に対応する。Next, a case of forming a lateral bipolar transistor by utilizing various SOI structures formed by the above-described method will be described. That is, a known lateral bipolar transistor having an SOI structure will be described below with reference to FIG. Figure 7
7A is a schematic configuration plan view, and FIG. 7B is a schematic configuration cross-sectional view corresponding to the cross section taken along the line BB of FIG. 7A.
【0010】図7(b)に示すように、絶縁部(例え
ば、酸化シリコン基板等の絶縁基板)2上には、単結晶
シリコンよりなる半導体部分10から構成されたトランジ
スタ形成領域が設けられている。As shown in FIG. 7B, a transistor forming region composed of a semiconductor portion 10 made of single crystal silicon is provided on an insulating portion (for example, an insulating substrate such as a silicon oxide substrate) 2. There is.
【0011】上記トランジスタ形成領域には、エミッタ
領域3E、ベース領域3B、コレクタ領域3C、及びコ
レクタコンタクト形成のための高濃度不純物拡散領域
(図の右側のn+ 部分)が設けられている。上記コレク
タ領域3Cは、上記トランジスタ形成領域で形成されて
いる。The transistor forming region is provided with an emitter region 3E, a base region 3B, a collector region 3C, and a high-concentration impurity diffusion region (n + portion on the right side of the figure) for forming a collector contact. The collector region 3C is formed in the transistor formation region.
【0012】更に、上記トランジスタ形成領域上には、
図7(a),(b)に示すように、酸化シリコン膜3A
を介して、ベース領域3Bに接続するベース取り出し電
極3Dが形成されており、当該ベース取り出し電極3D
は、ポリシリコン3F、酸化シリコン膜3Aの積層構造
及びこの積層構造の側部に形成されたポリシリコンのサ
イドウォール3Gよりなる。更に、前記ベース取り出し
電極の側部には、酸化シリコン膜のサイドウォール3H
が形成され、当該サイドウォール3Hにより、ベース取
り出し電極3Dと、エミッタ取り出し電極(図示せ
ず)、コレクタ取り出し電極(図示せず)とが分離され
ている。Further, on the transistor formation region,
As shown in FIGS. 7A and 7B, the silicon oxide film 3A is formed.
A base extraction electrode 3D connected to the base region 3B is formed via the
Is composed of a laminated structure of polysilicon 3F and a silicon oxide film 3A, and a sidewall 3G of polysilicon formed on the side of this laminated structure. Further, a side wall 3H of a silicon oxide film is formed on the side portion of the base take-out electrode.
Is formed, and the side wall 3H separates the base extraction electrode 3D from the emitter extraction electrode (not shown) and the collector extraction electrode (not shown).
【0013】上記の如く、ラテラルバイポーラトランジ
スタが構成される。なお図7(a)中、3Iは外部ベー
ス電極である。As described above, the lateral bipolar transistor is constructed. In FIG. 7A, 3I is an external base electrode.
【0014】次に、上記ラテラルバイポーラトランジス
タの製造方法を、図8の製造工程図により説明する。Next, a method of manufacturing the above lateral bipolar transistor will be described with reference to the manufacturing process chart of FIG.
【0015】図8(a)に示すように、絶縁部2(例え
ば酸化シリコン基板である絶縁性基板)上に、単結晶シ
リコンよりなる薄膜半導体部分10を形成する。これは前
記SOI構造で形成できる。その薄膜半導体部分10はN
型に不純物が導入されている。As shown in FIG. 8A, a thin film semiconductor portion 10 made of single crystal silicon is formed on an insulating portion 2 (for example, an insulating substrate which is a silicon oxide substrate). This can be formed with the SOI structure. The thin film semiconductor portion 10 is N
Impurities have been introduced into the mold.
【0016】その後、化学気相成長法によって、酸化シ
リコン膜3J及びP+ 多結晶シリコン3Kを形成する。After that, the silicon oxide film 3J and the P + polycrystalline silicon 3K are formed by the chemical vapor deposition method.
【0017】次に、図8(b)に示すように、前記P+
多結晶シリコン3Kと酸化シリコン膜3Jの積層膜を加
工し、ポリシリコン3Fと酸化シリコン3Aとする。こ
の時の加工幅が、コレクタ長となる。Next, as shown in FIG. 8B, the P +
A laminated film of polycrystalline silicon 3K and silicon oxide film 3J is processed into polysilicon 3F and silicon oxide 3A. The processing width at this time is the collector length.
【0018】ひき続き、化学気相成長法及びそれに引き
続く異方性エッチングにより、エミッタ側の側壁に、多
結晶シリコンのサイドウォール3Gを形成する。当該サ
イドウォール3Gはベースコンタクトとして機能する。Subsequently, the side wall 3G of polycrystalline silicon is formed on the side wall on the emitter side by the chemical vapor deposition method and the subsequent anisotropic etching. The sidewall 3G functions as a base contact.
【0019】次に、エミッタ側をレジストで覆った後、
全面にN+ のイオン注入を行う。これにより、コレクタ
コンタクト形成のための高濃度不純物拡散領域を形成す
る。Next, after covering the emitter side with a resist,
N + ion implantation is performed on the entire surface. As a result, a high concentration impurity diffusion region for forming the collector contact is formed.
【0020】ひき続き、化学気相成長法及びそれにひき
続く異方性エッチングにより、前記P+ 多結晶シリコン
3Fと酸化シリコン膜3Aの積層膜の側壁に、酸化シリ
コン膜のサイドウォール3H′を形成する。ひき続き、
全面にベースのイオン注入を行う。この時点での断面構
造を示したのが図8(c)である。Subsequently, the side wall 3H 'of the silicon oxide film is formed on the side wall of the laminated film of the P + polycrystalline silicon 3F and the silicon oxide film 3A by the chemical vapor deposition method and the subsequent anisotropic etching. To do. Continued,
Base ion implantation is performed on the entire surface. FIG. 8C shows the sectional structure at this point.
【0021】次に、全面にN+ イオン注入を行い、エミ
ッタを形成する。ひき続き、化学気相成長法及びそれに
ひき続く異方性エッチングにより、前記P+ 多結晶シリ
コン3Fと酸化シリコン膜3Aの積層膜の側壁に、比較
的厚膜の酸化シリコン膜のサイドウォール3Hを形成し
た後、シリサイド化プロセスを行う。シリサイド部分を
符号3Lで示す。前記サイドウォール3Hは、シリサイ
ド3Lをエミッタ,ベース接合から遠ざける働きを果た
すものであるので、厚さは比較的大きくする必要があ
る。これにより、図8(d)の断面構造を得る。上記の
如くして、ラテラルバイポーラトランジスタが形成され
る。Next, N + ion implantation is performed on the entire surface to form an emitter. Subsequently, a side wall 3H of a relatively thick silicon oxide film is formed on the side wall of the laminated film of the P + polycrystalline silicon 3F and the silicon oxide film 3A by the chemical vapor deposition method and the subsequent anisotropic etching. After forming, a silicidation process is performed. The silicide portion is indicated by reference numeral 3L. Since the side wall 3H functions to keep the silicide 3L away from the emitter / base junction, it is necessary to make the thickness relatively large. As a result, the sectional structure shown in FIG. 8D is obtained. As described above, the lateral bipolar transistor is formed.
【0022】また、図9、図10には、サイドウォール
としてポリSiでなくSi3 N4 をスペーサーとして利
用する従来技術を示す。これら従来技術ではベース幅W
B を約100nmの幅狭に実現できるとしている。しか
しこれらの方法は、ベース幅WB の制御性に問題があ
り、かつベース幅WB を変えることも困難である。Further, FIGS. 9 and 10 show a conventional technique in which Si 3 N 4 is used as a spacer instead of poly-Si as a side wall. In these conventional techniques, the base width W
It is said that B can be realized in a narrow range of about 100 nm. However, these methods have problems in the control of the base width W B, and it is also difficult to alter the base width W B.
【0023】[0023]
【発明の目的】本発明は、ベース幅の寸法を非常に狭く
することができるとともに、ベース幅の制御やその変更
も比較的容易であるバイポーラトランジスタ、及びかか
るバイポーラトランジスタを備えた半導体装置、及びそ
の製造方法を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a bipolar transistor in which the size of the base width can be extremely narrowed, and the base width can be controlled and changed relatively easily, and a semiconductor device equipped with such a bipolar transistor. It is an object to provide a manufacturing method thereof.
【0024】[0024]
【課題を解決するための手段】本出願の請求項1の発明
は、ベース領域と、エミッタ領域と、コレクタ領域とを
備える半導体部分を有し、ベース領域上にはベース領域
幅と同幅のベース接続部を有するベース取り出し電極が
形成され、更に半導体部分上には該ベース接続部と接す
る酸化可能材料層が形成され、ベース領域の幅は該酸化
可能材料層の酸化物幅により規定されることを特徴とす
るバイポーラトランジスタであって、これにより上記目
的を達成するものである。The invention according to claim 1 of the present application has a semiconductor portion having a base region, an emitter region, and a collector region, and has the same width as the base region width on the base region. A base takeout electrode having a base connection is formed, and an oxidizable material layer in contact with the base connection is formed on the semiconductor portion, and a width of the base region is defined by an oxide width of the oxidizable material layer. A bipolar transistor, which is characterized by the above, thereby achieving the above object.
【0025】本出願の請求項2の発明は、ベース領域
と、エミッタ領域と、コレクタ領域を備える半導体部分
を有し、かつ上層にAl系材料配線を有し、前記ベース
領域上にはベース領域幅と同幅のベース接続部を有する
ベース取り出し電極が形成され、更に半導体部分上には
該ベース接続部と接する酸化可能材料層が形成され、ベ
ース領域の幅は該酸化可能材料層の酸化物幅により規定
されることを特徴とするバイポーラトランジスタであっ
て、これにより上記目的を達成するものである。The invention according to claim 2 of the present application has a semiconductor portion having a base region, an emitter region, and a collector region, and has Al-based material wiring in an upper layer, and the base region is provided on the base region. A base extraction electrode having a base connection portion having the same width as the width is formed, and an oxidizable material layer in contact with the base connection portion is further formed on the semiconductor portion, and the width of the base region is the oxide of the oxidizable material layer. A bipolar transistor characterized by being defined by a width, which achieves the above object.
【0026】本出願の請求項3の発明は、ベース領域
と、エミッタ領域と、コレクタ領域を備える半導体部分
を有し、かつ上層にポリサイド構造の配線を有し、前記
ベース領域上にはベース領域幅と同幅のベース領域接続
部を有するベース取り出し電極が形成され、更に半導体
部分上には該ベース接続部と接する酸化可能材料層が形
成され、ベース領域の幅は酸化可能材料層の酸化物幅に
より規定されることを特徴とするバイポーラトランジス
タであって、これにより上記目的を達成するものであ
る。The invention of claim 3 of the present application has a semiconductor portion having a base region, an emitter region, and a collector region, and has wiring of a polycide structure in an upper layer, and the base region is provided on the base region. A base extraction electrode having a base region connecting portion having the same width as the width is formed, and an oxidizable material layer in contact with the base connecting portion is further formed on the semiconductor portion, and the width of the base region is an oxide of the oxidizable material layer. A bipolar transistor characterized by being defined by a width, which achieves the above object.
【0027】本出願の請求項4の発明は、請求項1ない
し3のいずれかに記載のバイポーラトランジスタとMO
Sトランジスタとを備える半導体装置であって、これに
より上記目的を達成するものである。The invention according to claim 4 of the present application is the bipolar transistor according to any one of claims 1 to 3 and the MO transistor.
A semiconductor device including an S-transistor, which achieves the above object.
【0028】本出願の請求項5の発明は、半導体部分上
に絶縁膜を介してポリSi層を形成し、該ポリSi層の
少なくとも側壁部を酸化して酸化部を形成し、該酸化部
のポリSi層とは同逆の側に酸化部とエッチング比のと
れる材料層を形成し、エッチングにより酸化部を除去す
ることによってポリSi層の少なくとも側壁部に該当す
る酸化部を除去してここを空隙とし、該空隙においても
半導体部分にイオン注入を行うことによりベース領域を
形成することによって、該空隙の幅に規定された幅のベ
ース領域を形成することを特徴とするバイポーラトラン
ジスタの製造方法であって、これにより上記目的を達成
するものである。According to a fifth aspect of the present invention, a poly-Si layer is formed on a semiconductor portion via an insulating film, at least a side wall of the poly-Si layer is oxidized to form an oxidized portion, and the oxidized portion is formed. Of the poly-Si layer is formed on the side opposite to that of the poly-Si layer, and a material layer having a high etching ratio with the oxidized portion is formed. And forming a base region by implanting ions into the semiconductor portion also in the gap, thereby forming a base region having a width defined by the width of the gap. Therefore, the above object is achieved thereby.
【0029】本出願の請求項6の発明は、半導体部分上
に絶縁膜を介して第1のポリSi層を形成し、該ポリS
i層の少なくとも側壁部を酸化して酸化部を形成し、該
酸化部の第1のポリSi層とは逆の側に第2のポリSi
層を形成し、エッチングにより酸化部を除去することに
よって第1のポリSi層の少なくとも側壁部に該当する
酸化部を除去してここを空隙とし、該空隙において半導
体部分にイオン注入を行うことによりベース領域を形成
することによって、該空隙の幅に規定された幅のベース
領域を形成することを特徴とするバイポーラトランジス
タの製造方法であって、これにより上記目的を達成する
ものである。According to a sixth aspect of the present invention, a first poly-Si layer is formed on a semiconductor portion via an insulating film, and the poly-S layer is formed.
At least the side wall portion of the i layer is oxidized to form an oxidized portion, and a second poly Si layer is formed on the side of the oxidized portion opposite to the first poly Si layer.
By forming a layer and removing the oxidized portion by etching, the oxidized portion corresponding to at least the side wall portion of the first poly-Si layer is removed to form a void, and the semiconductor portion is ion-implanted in the void. A method for manufacturing a bipolar transistor, characterized in that a base region having a width defined by the width of the gap is formed by forming a base region, and thereby the above object is achieved.
【0030】本出願の請求項7の発明は、半導体部分上
に絶縁膜を介して、開口を有する第1のポリSi層を形
成し、開口における第1のポリSi層の少なくとも一方
の側壁部を酸化して酸化部を形成し、次いで開口にポリ
Siを埋め込んで第2のポリSi層を形成し、エッチン
グにより酸化部を除去することによって第1のポリSi
層の少なくとも側壁部に該当する酸化部を除去してここ
を空隙とし、該空隙において半導体部分にイオン注入を
行うことによりベース領域を形成することによって、該
空隙の幅に規定された幅のベース領域を形成することを
特徴とするバイポーラトランジスタの製造方法であっ
て、これにより上記目的を達成するものである。According to the invention of claim 7 of the present application, a first poly-Si layer having an opening is formed on a semiconductor portion via an insulating film, and at least one sidewall portion of the first poly-Si layer in the opening is formed. Is oxidized to form an oxidized portion, and then the opening is filled with poly-Si to form a second poly-Si layer, and the oxidized portion is removed by etching to remove the first poly-Si.
A base having a width defined by the width of the void is formed by removing the oxidized portion corresponding to at least the side wall of the layer to form a void and forming a base region by implanting ions into the semiconductor portion in the void. A method for manufacturing a bipolar transistor, which is characterized by forming a region, by which the above object is achieved.
【0031】本出願の請求項8の発明は、絶縁部が少な
くとも耐酸化膜を備えることを特徴とする請求項5ない
し7のいずれかに記載のバイポーラトランジスタの製造
方法であって、これにより上記目的を達成するものであ
る。The invention according to claim 8 of the present application is the method for manufacturing a bipolar transistor according to any one of claims 5 to 7, characterized in that the insulating portion includes at least an oxidation resistant film. It achieves the purpose.
【0032】本出願の請求項1の発明について、後記詳
述する本発明の実施例を示す図1の例示を用いて説明す
ると、次のとおりである。この発明に係るバイポーラト
ランジスタは、図1例示の如く、ベース領域8Bと、エ
ミッタ領域8Eと、コレクタ領域8Cとを備える半導体
部分10を有し、ベース領域8B上にはベース領域幅W
B と同幅のベース接続部54aを有するベース取り出し
電極54が形成され、更に半導体部分10上には該ベー
ス接続部54aと接する酸化可能材料層(図示例ではポ
リSi層51)が形成され、ベース領域8Bの幅はこの
酸化可能材料層51aの酸化物幅により規定される(酸
化可能材料層であるポリSi51を酸化したときの側壁酸
化物(図3)で決まる)ものである。The invention of claim 1 of the present application will be described below with reference to the example of FIG. 1 showing an embodiment of the invention which will be described later in detail. As illustrated in FIG. 1, the bipolar transistor according to the present invention has a semiconductor portion 10 including a base region 8B, an emitter region 8E, and a collector region 8C, and a base region width W on the base region 8B.
A base take-out electrode 54 having a base connecting portion 54a having the same width as B is formed, and an oxidizable material layer (poly Si layer 51 in the illustrated example) which is in contact with the base connecting portion 54a is formed on the semiconductor portion 10. The width of the base region 8B is defined by the oxide width of the oxidizable material layer 51a (determined by the sidewall oxide when the oxidizable material layer poly-Si51 is oxidized (FIG. 3)).
【0033】[0033]
【作用】本発明においては、バイポーラトランジスタの
ベース幅WB は、酸化可能材料層(図3のポリSi51)
の酸化物幅(図3の符号61で示す酸化部の幅)で規定
されるので、極めて狭い、微細なベース幅WB を実現で
きるとともに、その制御や変更が比較的容易である。In the present invention, the base width W B of the bipolar transistor is the oxidizable material layer (poly-Si51 in FIG. 3).
The width of the oxide is defined by the oxide width (width of the oxidized portion indicated by reference numeral 61 in FIG. 3) of 1. Therefore, a very narrow and minute base width W B can be realized, and its control and change are relatively easy.
【0034】[0034]
【実施例】以下、本発明の具体的な実施例を図面を参照
して説明する。但し当然のことではあるが、本発明は実
施例により限定されるものではない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Specific embodiments of the present invention will be described below with reference to the drawings. However, it goes without saying that the present invention is not limited to the examples.
【0035】実施例1 本実施例は、SOI構造のラテラルバイポーラトランジ
スタに、本出願の発明を適用したものである。図1に本
実施例のバイポーラトランジスタの構造を断面図で示
す。また、図2ないし図5に、本実施例のバイポーラト
ランジスタの製造工程を順に断面図で示す。Embodiment 1 In this embodiment, the invention of the present application is applied to a lateral bipolar transistor having an SOI structure. FIG. 1 is a sectional view showing the structure of the bipolar transistor of this embodiment. Further, FIGS. 2 to 5 are sectional views showing the manufacturing steps of the bipolar transistor of this embodiment in order.
【0036】本実施例においては、半導体部分10上に
絶縁膜11,12を介して酸化可能材料層であるポリS
i層51を形成し(図2)、該ポリSi層51の少なく
とも側壁部を酸化して酸化部61を形成し(図3)、該
酸化部61のポリSi層51と同逆の側に酸化部61と
エッチング比のとれる材料層53(本例ではポリSi)
を形成し(図4)、エッチングにより酸化部61を除去
することによってポリSi層51の少なくとも側壁部に
該当する酸化部を除去してここを空隙7とし(図5)、
該空隙7において半導体部分10にイオン注入I3 を行
うことによりベー領域8Bを形成することによって、該
空隙7の幅に規定された幅WB のベース領域8Bを形成
する(図1参照)ものである。In this embodiment, poly S which is an oxidizable material layer is formed on the semiconductor portion 10 with the insulating films 11 and 12 interposed therebetween.
An i layer 51 is formed (FIG. 2), at least a side wall of the poly Si layer 51 is oxidized to form an oxidized portion 61 (FIG. 3), and the oxidized portion 61 is provided on the opposite side of the poly Si layer 51. A material layer 53 (poly-Si in this example) that can obtain an etching ratio with the oxidized portion 61.
Is formed (FIG. 4), and the oxidized portion 61 is removed by etching to remove the oxidized portion corresponding to at least the sidewall portion of the poly-Si layer 51 to form the void 7 (FIG. 5).
A base region 8B having a width W B defined by the width of the void 7 is formed by performing ion implantation I 3 on the semiconductor portion 10 in the void 7 to form a base region 8B (see FIG. 1). Is.
【0037】また本実施例は、半導体部分10上に絶縁
膜11,12を介して第1のポリSi層51を形成し
(図2)、該ポリSi層51の少なくとも側壁部を酸化
して酸化部61を形成し(図3)、該酸化部61の第1
のポリSi層51と同逆の側に第に2のポリSi層53
を形成し(図4)、エッチングにより酸化部61を除去
することによって第1のポリSi層51の少なくとも側
壁部に該当する酸化部を除去してここを空隙7とし(図
5)、空隙時7において半導体部分10にイオン注入を
行うことによりベース領域8Bを形成することによっ
て、空隙時7の幅に規定された幅のWB のベース領域8
Bを形成する(図1参照)ものである。In this embodiment, the first poly-Si layer 51 is formed on the semiconductor portion 10 via the insulating films 11 and 12 (FIG. 2), and at least the side wall portion of the poly-Si layer 51 is oxidized. The oxidation part 61 is formed (FIG. 3), and the first part of the oxidation part 61 is formed.
The second poly-Si layer 53 is provided on the opposite side to the poly-Si layer 51 of
Is formed (FIG. 4) and the oxidized portion 61 is removed by etching to remove the oxidized portion corresponding to at least the side wall portion of the first poly-Si layer 51 to form the void 7 (FIG. 5). 7 to form the base region 8B by implanting ions into the semiconductor portion 10, the base region 8 having a width W B defined by the width of the space 7 is formed.
B is formed (see FIG. 1).
【0038】また本実施例は、半導体部分上に絶縁膜1
1,12を介して開口71を有する第一のポリSi層5
1,52を形成し(図2)、開口71における第1のポ
リSi層51の少なくとも一方の側壁部を酸化して酸化
部61を形成し(図3)、次いで開口71にポリSiを
埋め込んで第2のポリSi層53を形成し(図4)、エ
ッチングにより酸化部を除去することによって第1のポ
リSi層51の少なくとも側壁部に該当する酸化部を除
去してここを空隙7とし(図5)、空隙時7において半
導体部分のイオン注入を行うことによりベース領域を形
成することによって、空隙時7の幅に規定された幅WB
のベース領域8Bを形成する(図1参照)ものである。In this embodiment, the insulating film 1 is formed on the semiconductor portion.
First poly-Si layer 5 having openings 71 through 1, 12
1, 52 are formed (FIG. 2), at least one side wall portion of the first poly-Si layer 51 in the opening 71 is oxidized to form an oxidized portion 61 (FIG. 3), and then the opening 71 is filled with poly-Si. To form the second poly-Si layer 53 (FIG. 4) and remove the oxidized portion by etching to remove the oxidized portion corresponding to at least the side wall portion of the first poly-Si layer 51 to form the void 7. (FIG. 5), the width W B defined by the width of the space 7 is formed by forming the base region by performing ion implantation of the semiconductor portion in the space 7
The base region 8B is formed (see FIG. 1).
【0039】本実施例において、絶緑膜は少なくとも耐
酸化膜12(ここではシリコンナイトライド)を備え
る。特に、酸化絶縁膜(SiO2 )11と耐酸化膜(S
iN膜)12との積層構造になっている。In this embodiment, the insulative film has at least the oxidation resistant film 12 (here, silicon nitride). In particular, the oxide insulating film (SiO 2 ) 11 and the oxidation resistant film (S
iN film) 12.
【0040】本実施例のSOIラテラルバイポーラトラ
ンジスタの製造工程は以下に示すとおりである。The manufacturing process of the SOI lateral bipolar transistor of this embodiment is as follows.
【0041】絶縁部2(SiO2 )中に形成された半導
体部分10であるSOI層上に、熱酸化膜11とシリコ
ンナイトライド(Si3 N4 )膜12を薄く形成する
(厚さt1 )。A thermal oxide film 11 and a silicon nitride (Si 3 N 4 ) film 12 are thinly formed (thickness t 1 ) on the SOI layer which is the semiconductor portion 10 formed in the insulating portion 2 (SiO 2 ). ).
【0042】その後、図2に示すようにポリSi51,
52をスペースLをもって形成する。両膜11,12は
ベース、エッミタ、コレクタの各電極の絶縁膜となるも
のである。また、SiNである耐酸化膜12は、後にポ
リSiを酸化する際に、半導体部分10が酸化されるこ
とを防ぐ役割を果たす。After that, as shown in FIG.
52 is formed with a space L. Both films 11 and 12 serve as insulating films for the respective electrodes of the base, the emitter and the collector. Further, the oxidation resistant film 12 made of SiN plays a role of preventing the semiconductor portion 10 from being oxidized when the poly-Si is oxidized later.
【0043】次にこのポリSi51,52を、厚さt2
熱酸化する。この時上記のスペースLは熱酸化膜の成長
により狭くなり、酸化後のスペースL′はLから厚さt
2 を引いた値にほぼ等しくなる。ここでまず、エミッタ
形成用のN+ イオン注入I1を行う。ポリシリコン5
1,52中にこのイオン注入が入るのを防ぐため、t2
はt1 以上の厚さとする。これにより図3の構造を得
る。Next, these poly-Si 51 and 52 are formed to a thickness t 2
Thermally oxidize. At this time, the space L becomes narrower due to the growth of the thermal oxide film, and the space L'after the oxidation has a thickness t from L.
It is almost equal to the value obtained by subtracting 2 . Here, first, N + ion implantation I 1 for forming an emitter is performed. Polysilicon 5
To prevent this ion implantation from entering 1,52, t 2
Is at least t 1 . This gives the structure of FIG.
【0044】イオン注入後、上記スペース内にポリSi
53を埋め込む。その後、ポリSi51〜53にベース
コンタクトイオン注入I2 を行う。即ち、ポリSi51
〜53中にベース濃度と同程度のP型不純物をイオン注
入する。これにより図4の構造を得る。After the ion implantation, poly-Si is filled in the space.
53 is embedded. After that, base contact ion implantation I 2 is performed on the poly-Si 51 to 53. That is, poly-Si51
P-type impurities having the same concentration as the base concentration are ion-implanted into the substrate 53. This gives the structure of FIG.
【0045】その後、RIEにより、酸化膜61,62
を除去して、図5に示すようにポリSi53の両側が酸
化膜51,52の厚さt2 分のスペースS1 ,S2 を有
する構造とする。その後、該スペースS1 ,S2 内の酸
化膜11と耐酸化膜12をウエットエッチングで除去す
る。ここで、両膜の合計膜厚t1 に比し、ポリSi53
の幅は十分大きいので、ポリSi53のサイドエッチン
グ量は十分小さくできる。Then, by RIE, the oxide films 61 and 62 are formed.
Is removed to form a structure in which both sides of the poly-Si 53 have spaces S 1 and S 2 corresponding to the thickness t 2 of the oxide films 51 and 52 as shown in FIG. After that, the oxide film 11 and the oxidation resistant film 12 in the spaces S 1 and S 2 are removed by wet etching. Here, compared with the total thickness t 1 of both films,
Is sufficiently large, the side etching amount of the poly-Si 53 can be made sufficiently small.
【0046】上記により得られたのが図5の状態で、こ
こでポリSi51,52,53をマスクにベース用P
+ + イオン注入を行う。The above-obtained structure is as shown in FIG. 5, in which P for the base is used with poly-Si 51, 52, 53 as a mask.
+ + Perform ion implantation.
【0047】この後、全面に再びポリSiを堆積した
後、ベースコンタクト用にP+ イオン注入を行い、図1
に示す構造のようにポリSiをパターニングする。即
ち、ポリSi51,53がパターニングされたポリSi
部51a,53a及びベースコンタクト用P+ ポリSi
部54の構造を得る。最後に、このポリSiをマスクに
N+ イオン注入を行い、エミッタコレクタ取り出し用の
高濃度部を形成する。Then, after depositing poly-Si again on the entire surface, P + ion implantation is performed for the base contact, as shown in FIG.
Poly-Si is patterned like the structure shown in FIG. That is, poly-Si 51, 53 is patterned poly-Si
P + poly Si for parts 51a, 53a and base contact
The structure of the part 54 is obtained. Finally, N + ions are implanted using this poly-Si as a mask to form a high concentration portion for taking out the emitter collector.
【0048】上述した本実施例のプロセスにおいては、
ポリSi51の熱酸化膜t2 でベース幅WB を規定す
る。よってベース幅WB の制御性が良く、またベース幅
の減少も従来技術より容易に達成できる。In the process of this embodiment described above,
The base width W B is defined by the thermal oxide film t 2 of poly-Si51. Therefore, the controllability of the base width W B is good, and the reduction of the base width can be achieved more easily than in the prior art.
【0049】本実施例によれば、SOIラテラルバイポ
ーラトランジスタについて、トランジスタのベース幅W
B の規定を酸化可能材料であるポリSiパターン(ポリ
Si51)の熱酸化膜厚で行ったので、ベース幅WB を
微細に、かつ制御性良く規定できるとともにベース幅W
B の変更が容易である。According to the present embodiment, for the SOI lateral bipolar transistor, the base width W of the transistor is
Since B is specified by the thermal oxide film thickness of the poly-Si pattern (poly-Si51) which is an oxidizable material, the base width W B can be specified finely and with good controllability, and the base width W
It is easy to change B.
【0050】特に本実施例では、遮断周波数fT を20
GHzとすべく、コレクタ濃度(N‐濃度)を1017/
cm3 とし、ベース幅WB を70〜80nm( 実効で50n
m)とした微細構造とすることができた。またベース濃
度(P濃度)は、1018/cm3とした。ベースコンタク
トをなすポリSiのP+ 領域の抵抗は、15Ωであっ
た。Particularly in this embodiment, the cutoff frequency f T is set to 20.
To achieve GHz, collector concentration (N-concentration) is 10 17 /
and cm 3, 50n the base width W B 70~80nm (the effective
m) and the fine structure could be obtained. The base concentration (P concentration) was set to 10 18 / cm 3 . The resistance of the P + region of poly-Si forming the base contact was 15Ω.
【0051】実施例2 本実施例では、バイポーラトランジスタとMOSトラン
ジスタとを備えたBiCMOS半導体装置に、本出願の
発明を通した。本例では以下のような工程を用いる。即
ち、図5において、あるいは図4の構造から図5の構造
を得る場合のベースコンタクト用のポリSi54の形成
は、nMOSのP+ ゲート作成と兼ねて行う。また、同
じくN+ のイオン注入は、nMOSのソース/ドレイン
形成イオン注入と兼ねて行うようにする。なお、nMO
S部では、ポリSi51,52は形成しない。Embodiment 2 In this embodiment, the invention of the present application was passed through a BiCMOS semiconductor device having a bipolar transistor and a MOS transistor. In this example, the following steps are used. That is, in FIG. 5 or when the structure of FIG. 5 is obtained from the structure of FIG. 4, the formation of the poly-Si 54 for the base contact is performed together with the formation of the P + gate of the nMOS. Similarly, the N + ion implantation is performed simultaneously with the nMOS source / drain forming ion implantation. Note that nMO
In the S portion, the poly Si 51 and 52 are not formed.
【0052】[0052]
【発明の効果】本発明は、ベース幅の寸法を非常に狭く
することができるとともに、ベース幅の制御やその変更
も比較的容易であるバイポーラトランジスタ、及びかか
るバイポーラトランジスタを備えた製造方法を提供する
ことができる。The present invention provides a bipolar transistor in which the size of the base width can be made extremely narrow, and the control and change of the base width are relatively easy, and a manufacturing method provided with such a bipolar transistor. can do.
【図1】実施例1のバイポーラトランジスタの構造を断
面図で示すものである。FIG. 1 is a sectional view showing the structure of a bipolar transistor according to a first embodiment.
【図2】実施例1の工程を示す(1)。FIG. 2 shows a process of Example 1 (1).
【図3】実施例1の工程を示す(2)。FIG. 3 shows a process of Example 1 (2).
【図4】実施例1の工程を示す(3)。FIG. 4 shows the process of Example 1 (3).
【図5】実施例1の工程を示す(4)。FIG. 5 shows a process of Example 1 (4).
【図6】従来技術を示す。FIG. 6 shows a conventional technique.
【図7】従来技術を示す。FIG. 7 shows the prior art.
【図8】従来技術を示す。FIG. 8 shows a conventional technique.
【図9】従来技術を示す。FIG. 9 shows a conventional technique.
【図10】従来技術を示す。FIG. 10 shows a conventional technique.
10 半導体部分 11,12 絶緑膜 51 ポリSi層(酸化可能材料層) 53 ポリSi層(酸化部とエッチング比のとれ
る材料層) 61 酸化部 7 空隙10 Semiconductor Part 11, 12 Insulative Film 51 Poly-Si Layer (Oxidizable Material Layer) 53 Poly-Si Layer (Material Layer That Can Take an Etching Ratio with the Oxidized Part) 61 Oxidized Part 7 Void
Claims (8)
領域とを備える半導体部分を有し、 ベース領域上にはベース領域幅と同幅のベース接続部を
有するベース取り出し電極が形成され、 更に半導体部分上には該ベース接続部と接する酸化可能
材料層が形成され、 ベース領域の幅は該酸化可能材料層の酸化物幅により規
定されることを特徴とするバイポーラトランジスタ。1. A base extraction electrode having a base region, an emitter region, and a collector region, and a base lead electrode having a base connection portion having the same width as the width of the base region is formed on the base region. A bipolar transistor, wherein an oxidizable material layer is formed on the portion in contact with the base connection portion, and a width of the base region is defined by an oxide width of the oxidizable material layer.
領域を備える半導体部分を有し、かつ上層にAl系材料
配線を有し、前記ベース領域上にはベース領域幅と同幅
のベース接続部を有するベース取り出し電極が形成さ
れ、 更に半導体部分上には該ベース接続部と接する酸化可能
材料層が形成され、 ベース領域の幅は該酸化可能材料層の酸化物幅により規
定されることを特徴とするバイポーラトランジスタ。2. A base connecting portion having a semiconductor region having a base region, an emitter region, and a collector region, and having an Al-based material wiring as an upper layer, and having a width equal to the width of the base region on the base region. A base take-out electrode is formed, and an oxidizable material layer in contact with the base connecting portion is formed on the semiconductor portion, and the width of the base region is defined by the oxide width of the oxidizable material layer. And a bipolar transistor.
領域を備える半導体部分を有し、かつ上層にポリサイド
構造の配線を有し、前記ベース領域上にはベース領域幅
と同幅のベース領域接続部を有するベース取り出し電極
が形成され、 更に半導体部分上には該ベース接続部と接する酸化可能
材料層が形成され、 ベース領域の幅は酸化可能材料層の酸化物幅により規定
されることを特徴とするバイポーラトランジスタ。3. A base region, an emitter region, and a semiconductor region having a collector region, and a wiring having a polycide structure in an upper layer, and a base region connection having the same width as the width of the base region on the base region. A base take-out electrode having a portion is formed, an oxidizable material layer in contact with the base connecting portion is further formed on the semiconductor portion, and a width of the base region is defined by an oxide width of the oxidizable material layer. And a bipolar transistor.
ポーラトランジスタとMOSトランジスタとを備える半
導体装置。4. A semiconductor device comprising the bipolar transistor according to claim 1 and a MOS transistor.
を形成し、 該ポリSi層の少なくとも側壁部を酸化して酸化部を形
成し、 該酸化部のポリSi層とは同逆の側に酸化部とエッチン
グ比のとれる材料層を形成し、 エッチングにより酸化部を除去することによってポリS
i層の少なくとも側壁部に該当する酸化部を除去してこ
こを空隙とし、該空隙においても半導体部分にイオン注
入を行うことによりベース領域を形成することによっ
て、 該空隙の幅に規定された幅のベース領域を形成すること
を特徴とするバイポーラトランジスタの製造方法。5. A poly-Si layer is formed on a semiconductor portion via an insulating film, and at least a side wall portion of the poly-Si layer is oxidized to form an oxidized portion, which is the same as the poly-Si layer in the oxidized portion. By forming a material layer that has a good etching ratio with the oxidized portion on the side of the
The oxidized portion corresponding to at least the side wall of the i layer is removed to form a void, and a base region is formed by performing ion implantation into the semiconductor portion in the void as well. Forming a base region of the bipolar transistor.
Si層を形成し、 該ポリSi層の少なくとも側壁部を酸化して酸化部を形
成し、 該酸化部の第1のポリSi層とは逆の側に第2のポリS
i層を形成し、 エッチングにより酸化部を除去することによって第1の
ポリSi層の少なくとも側壁部に該当する酸化部を除去
してここを空隙とし、 該空隙において半導体部分にイオン注入を行うことによ
りベース領域を形成することによって、 該空隙の幅に規定された幅のベース領域を形成すること
を特徴とするバイポーラトランジスタの製造方法。6. A first poly-Si layer is formed on a semiconductor portion via an insulating film, at least a side wall portion of the poly-Si layer is oxidized to form an oxidized portion, and the first poly-Si layer of the oxidized portion is formed. The second poly S on the side opposite to the Si layer
forming an i layer and removing the oxidized portion by etching to remove the oxidized portion corresponding to at least the side wall portion of the first poly-Si layer to form a void, and perform ion implantation into the semiconductor portion in the void. A method of manufacturing a bipolar transistor, characterized in that a base region having a width defined by the width of the void is formed by forming a base region by using.
する第1のポリSi層を形成し、 開口における第1のポリSi層の少なくとも一方の側壁
部を酸化して酸化部を形成し、 次いで開口にポリSiを埋め込んで第2のポリSi層を
形成し、 エッチングにより酸化部を除去することによって第1の
ポリSi層の少なくとも側壁部に該当する酸化部を除去
してここを空隙とし、 該空隙において半導体部分にイオン注入を行うことによ
りベース領域を形成することによって、 該空隙の幅に規定された幅のベース領域を形成すること
を特徴とするバイポーラトランジスタの製造方法。7. A first poly-Si layer having an opening is formed on a semiconductor portion via an insulating film, and at least one side wall portion of the first poly-Si layer in the opening is oxidized to form an oxidized portion. Then, poly-Si is embedded in the opening to form a second poly-Si layer, and the oxidized portion is removed by etching to remove the oxidized portion corresponding to at least the side wall portion of the first poly-Si layer. A method for manufacturing a bipolar transistor, characterized in that a base region is formed by forming a base region by forming a base region by performing ion implantation into a semiconductor portion in the gap, and forming a base region having a width defined by the width of the gap.
を特徴とする請求項5ないし7のいずれかに記載のバイ
ポーラトランジスタの製造方法。8. The method of manufacturing a bipolar transistor according to claim 5, wherein the insulating portion has at least an oxidation resistant film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19337792A JPH0613398A (en) | 1992-06-26 | 1992-06-26 | Bipolar transistor and semiconductor device with bipolar transistor and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19337792A JPH0613398A (en) | 1992-06-26 | 1992-06-26 | Bipolar transistor and semiconductor device with bipolar transistor and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0613398A true JPH0613398A (en) | 1994-01-21 |
Family
ID=16306911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19337792A Pending JPH0613398A (en) | 1992-06-26 | 1992-06-26 | Bipolar transistor and semiconductor device with bipolar transistor and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0613398A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9518609B2 (en) | 2010-09-10 | 2016-12-13 | Ntn Corporation | Wheel bearing with sensor |
-
1992
- 1992-06-26 JP JP19337792A patent/JPH0613398A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9518609B2 (en) | 2010-09-10 | 2016-12-13 | Ntn Corporation | Wheel bearing with sensor |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5783472A (en) | Method of making an SOI transistor | |
JPH05198752A (en) | Mos device and manufacture of semiconductor structure with bipolar-device | |
US5731240A (en) | Manufacturing method for semiconductor depositing device | |
JPH07153839A (en) | Integrated circuit with self-alignment separation | |
JP2002076113A (en) | Semiconductor device and its manufacturing method | |
JPH07273330A (en) | Semiconductor device and its manufacture | |
JPH0613398A (en) | Bipolar transistor and semiconductor device with bipolar transistor and manufacture thereof | |
JPH0730104A (en) | Semiconductor device and its manufacture | |
JP2996694B2 (en) | Method for manufacturing semiconductor stacked CMOS device | |
JP3855638B2 (en) | Manufacturing method of semiconductor device | |
JP3373772B2 (en) | Semiconductor device | |
JP3527880B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2001007341A (en) | Semiconductor device and manufacture thereof | |
JPH06204193A (en) | Manufacture of soi substrate | |
JPH07335893A (en) | Semiconductor device | |
JP3161429B2 (en) | Method for manufacturing semiconductor device | |
JPH05326963A (en) | Semiconductor device and manufacture thereof | |
JPH06236888A (en) | Semiconductor device and manufacture thereof | |
JPH04354138A (en) | Manufacture of mis type semiconductor device | |
JP2000031490A (en) | Manufacturing semiconductor device | |
JPH0364960A (en) | Semiconductor device | |
JPH05166821A (en) | Semiconductor device and its manufacture | |
JPH0661243A (en) | Semiconductor device and its production | |
JPH0661244A (en) | Semiconductor and its production | |
JPH05166822A (en) | Semiconductor device and its manufacture |