JPH0613346A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0613346A JPH0613346A JP4167848A JP16784892A JPH0613346A JP H0613346 A JPH0613346 A JP H0613346A JP 4167848 A JP4167848 A JP 4167848A JP 16784892 A JP16784892 A JP 16784892A JP H0613346 A JPH0613346 A JP H0613346A
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Abstract
(57)【要約】
【目的】反応性を用いないスパッタエッチングにおい
て、微細化を妨げることなく被エッチング膜のレジスト
側壁への再付着による側壁析出膜のないエッチング形状
を得る。 【構成】反応性を用いないスパッタエッチングにおい
て、被エッチング膜上に形成された段差の内側にマスク
材としてのフォトレジスト層を形成してエッチングする
工程と、前記フォトレジストを露光現像後、１８０〜２
００℃の温度でベークする工程と、反応性を用いないス
パッタエッチング工程とを含むことを特徴とする半導体
装置の製造方法。
て、微細化を妨げることなく被エッチング膜のレジスト
側壁への再付着による側壁析出膜のないエッチング形状
を得る。 【構成】反応性を用いないスパッタエッチングにおい
て、被エッチング膜上に形成された段差の内側にマスク
材としてのフォトレジスト層を形成してエッチングする
工程と、前記フォトレジストを露光現像後、１８０〜２
００℃の温度でベークする工程と、反応性を用いないス
パッタエッチング工程とを含むことを特徴とする半導体
装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
より詳しくはイオンミリングを用いた強誘電体メモリの
エッチング工程に関する。
より詳しくはイオンミリングを用いた強誘電体メモリの
エッチング工程に関する。
【０００２】
【従来の技術】強誘電体は比誘電率が大きく、また自発
分極を持つ特徴があり、半導体メモリにおけるキャパシ
タ材料として用いることができる。しかしながら、Ｐｂ
ＴｉＯ3、ＰＺＴ、ＰＬＺＴ等の強誘電体及びＰｔ、Ｔ
ｉ、Ａｕ、Ｐｄもしくはこれらの化合物等の電極材料の
フォトレジストを用いたエッチング工程において、前記
の材料は通常反応性のエッチングが難しく、イオンミリ
ングが最も有効なエッチング方法とされてきた。イオン
ミリングは加速されたアルゴンイオンを物理的かつ異方
的にスパッタエッチする方法であるが、その異方性の強
いことと前記の材料が反応性に乏しく被エッチング体が
揮発しにくいため、前記被エッチング体の一部はエッチ
ングされた後レジストの側壁に付着し、図３に示すよう
な側壁析出膜を形成する。この前記側壁析出膜は、しか
る後のレジスト剥離工程において除去されることなく図
４のような形状を残す。そのため前記側壁析出膜はこの
後の第二の層間絶縁膜の形成工程において前記層間絶縁
膜の被覆性に悪影響を及ぼし、さらにこの前記側壁析出
膜が導電性であった場合、後の金属配線工程において配
線のショート、断線の原因にもなりかねない。
分極を持つ特徴があり、半導体メモリにおけるキャパシ
タ材料として用いることができる。しかしながら、Ｐｂ
ＴｉＯ3、ＰＺＴ、ＰＬＺＴ等の強誘電体及びＰｔ、Ｔ
ｉ、Ａｕ、Ｐｄもしくはこれらの化合物等の電極材料の
フォトレジストを用いたエッチング工程において、前記
の材料は通常反応性のエッチングが難しく、イオンミリ
ングが最も有効なエッチング方法とされてきた。イオン
ミリングは加速されたアルゴンイオンを物理的かつ異方
的にスパッタエッチする方法であるが、その異方性の強
いことと前記の材料が反応性に乏しく被エッチング体が
揮発しにくいため、前記被エッチング体の一部はエッチ
ングされた後レジストの側壁に付着し、図３に示すよう
な側壁析出膜を形成する。この前記側壁析出膜は、しか
る後のレジスト剥離工程において除去されることなく図
４のような形状を残す。そのため前記側壁析出膜はこの
後の第二の層間絶縁膜の形成工程において前記層間絶縁
膜の被覆性に悪影響を及ぼし、さらにこの前記側壁析出
膜が導電性であった場合、後の金属配線工程において配
線のショート、断線の原因にもなりかねない。
【０００３】この前記側壁析出膜の発生に対し、レジス
トを露光現像後、１３０℃〜２００℃の温度でベークを
行なうことにより前記レジストをリフローさせ、その形
状にテーパーをつけることにより前記レジストが垂直の
側壁を持たないようにし、一旦レジスト側壁に付着した
被エッチング体を後から来るアルゴンイオンによってエ
ッチングするといった効果を持たせ、結果的に側壁析出
膜を残さないといった工夫がなされてきた。
トを露光現像後、１３０℃〜２００℃の温度でベークを
行なうことにより前記レジストをリフローさせ、その形
状にテーパーをつけることにより前記レジストが垂直の
側壁を持たないようにし、一旦レジスト側壁に付着した
被エッチング体を後から来るアルゴンイオンによってエ
ッチングするといった効果を持たせ、結果的に側壁析出
膜を残さないといった工夫がなされてきた。
【０００４】しかしながら、強誘電体膜のエッチング後
の下部電極のエッチング工程において、従来は図５のよ
うに強誘電体膜のマスクパターンに対し、下部電極のパ
ターンが片側約１μｍ程度外側になっていたため、半導
体装置の高集積化に伴う微細化において大きな障壁とな
っていた。そこで本発明における発明者は、図６に示す
ような強誘電体膜と下部電極膜のパターン幅を一致させ
た構造を試みた。しかし強誘電体膜と下部電極膜のパタ
ーン幅が一致した構造においては、アライメントずれに
よって図７（ａ）に示すようにレジストが強誘電体膜の
側壁のテーパー部分にかかってしまい、１３０℃〜２０
０℃でのレジストリフロー後のレジストの形状は、場合
によっては図７（ｂ）のようにオーバーハングと言われ
る、テーパー角が９０度を超すものとなり、前記側壁析
出膜を発生させていた。
の下部電極のエッチング工程において、従来は図５のよ
うに強誘電体膜のマスクパターンに対し、下部電極のパ
ターンが片側約１μｍ程度外側になっていたため、半導
体装置の高集積化に伴う微細化において大きな障壁とな
っていた。そこで本発明における発明者は、図６に示す
ような強誘電体膜と下部電極膜のパターン幅を一致させ
た構造を試みた。しかし強誘電体膜と下部電極膜のパタ
ーン幅が一致した構造においては、アライメントずれに
よって図７（ａ）に示すようにレジストが強誘電体膜の
側壁のテーパー部分にかかってしまい、１３０℃〜２０
０℃でのレジストリフロー後のレジストの形状は、場合
によっては図７（ｂ）のようにオーバーハングと言われ
る、テーパー角が９０度を超すものとなり、前記側壁析
出膜を発生させていた。
【０００５】
【発明が解決しようとする課題】そこで本発明はこのよ
うな課題を解決するもので、その目的とするところは強
誘電体膜のエッチング後の下部電極のエッチング工程に
おいて、微細化を妨げることなく、被エッチング体のレ
ジスト側壁への再析出のないエッチング形状を提供する
ものである。
うな課題を解決するもので、その目的とするところは強
誘電体膜のエッチング後の下部電極のエッチング工程に
おいて、微細化を妨げることなく、被エッチング体のレ
ジスト側壁への再析出のないエッチング形状を提供する
ものである。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、反応性を用いないスパッタエッチングにおい
て、被エッチング膜上に形成された段差の内側にマスク
材としてのフォトレジスト層を形成してエッチングする
工程と、前記フォトレジストを露光現像後、１８０〜２
００℃の温度でベークする工程と、反応性を用いないス
パッタエッチング工程からなることを特徴とする。
造方法は、反応性を用いないスパッタエッチングにおい
て、被エッチング膜上に形成された段差の内側にマスク
材としてのフォトレジスト層を形成してエッチングする
工程と、前記フォトレジストを露光現像後、１８０〜２
００℃の温度でベークする工程と、反応性を用いないス
パッタエッチング工程からなることを特徴とする。
【０００７】ここで、前記被エッチング膜はＰｔ、Ａ
ｕ、Ｐｂ、Ｍｏ、Ｔｉ、Ｗ、Ｐｄもしくはこれらの化合
物のいずれかであることを特徴とする。
ｕ、Ｐｂ、Ｍｏ、Ｔｉ、Ｗ、Ｐｄもしくはこれらの化合
物のいずれかであることを特徴とする。
【０００８】また、前記被エッチング膜上に形成された
前記段差はＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、ＰＬＺ
Ｔ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）、ＴｉＢａＯ
3、ＳｒＴｉＯ3のいずれかを主成分とすることを特徴と
する。
前記段差はＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、ＰＬＺ
Ｔ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）、ＴｉＢａＯ
3、ＳｒＴｉＯ3のいずれかを主成分とすることを特徴と
する。
【０００９】
【作用】本発明の上記の構成によれば、下部電極のレジ
ストパターンは前記強誘電体膜の平坦な部分及び上部電
極部分のみを覆うことになり、前記強誘電体膜もしくは
その下の第一の層間絶縁膜がテーパーを持つ場合はその
テーパーの上にかかることがなくなるため、被エッチン
グ体のレジスト側壁への再析出のないエッチング形状を
得ることができるものである。
ストパターンは前記強誘電体膜の平坦な部分及び上部電
極部分のみを覆うことになり、前記強誘電体膜もしくは
その下の第一の層間絶縁膜がテーパーを持つ場合はその
テーパーの上にかかることがなくなるため、被エッチン
グ体のレジスト側壁への再析出のないエッチング形状を
得ることができるものである。
【００１０】
【実施例】以下に本発明の実施例を図にしたがって示
す。
す。
【００１１】図１は本発明における第一の実施例の説明
図である。図１（ａ）のように半導体基板上の平坦な第
一の層間絶縁膜上にスパッタリングにより、下部電極膜
としてのＰｔ（４０００オングストローム）、強誘電体
膜としてＰＺＴ（５０００オングストローム）及び上部
電極膜のＡｕ（２０００オングストローム）を積層す
る。しかる後にフォトレジストを１．５μｍの膜厚にな
るよう塗布し、露光現像後１８０℃でベークした後、イ
オンミリングエッチングにより８００Ｖ、７００ｍＡで
上部電極をエッチングする。次いで前記上部電極のエッ
チングと同様のレジスト塗布、露光、現像、ベークの工
程を経てイオンミリングにより強誘電体膜をエッチング
する（図１（ｂ））。
図である。図１（ａ）のように半導体基板上の平坦な第
一の層間絶縁膜上にスパッタリングにより、下部電極膜
としてのＰｔ（４０００オングストローム）、強誘電体
膜としてＰＺＴ（５０００オングストローム）及び上部
電極膜のＡｕ（２０００オングストローム）を積層す
る。しかる後にフォトレジストを１．５μｍの膜厚にな
るよう塗布し、露光現像後１８０℃でベークした後、イ
オンミリングエッチングにより８００Ｖ、７００ｍＡで
上部電極をエッチングする。次いで前記上部電極のエッ
チングと同様のレジスト塗布、露光、現像、ベークの工
程を経てイオンミリングにより強誘電体膜をエッチング
する（図１（ｂ））。
【００１２】その後、下部電極レジストパターンを強誘
電体のパターンに対し約１μｍ内側に入るようにしたマ
スクを用いてフォトレジストを露光現像し（図１
（ｃ））、１８０℃でベークする。この時図１（ｄ）に
示すようにレジストは強誘電体膜の平坦な部分に乗って
おり、そのテーパー角は７０度以下である。しかる後に
イオンミリング装置により、８００Ｖ、７００ｍＡで約
１０分間のエッチングを行なった。その結果、図１
（ｅ）のような被エッチング体のレジスト側壁への再析
出のないエッチング形状を得ることができた。また本実
施例において、レジストは強誘電体膜状にあるため、下
部電極のＰｔは強誘電体膜によるセルフアライン効果に
よりエッチングされるので、エッチング後の強誘電体膜
と下部電極の界面は図１（ｅ）のように平滑になるとい
う効果も確認された。
電体のパターンに対し約１μｍ内側に入るようにしたマ
スクを用いてフォトレジストを露光現像し（図１
（ｃ））、１８０℃でベークする。この時図１（ｄ）に
示すようにレジストは強誘電体膜の平坦な部分に乗って
おり、そのテーパー角は７０度以下である。しかる後に
イオンミリング装置により、８００Ｖ、７００ｍＡで約
１０分間のエッチングを行なった。その結果、図１
（ｅ）のような被エッチング体のレジスト側壁への再析
出のないエッチング形状を得ることができた。また本実
施例において、レジストは強誘電体膜状にあるため、下
部電極のＰｔは強誘電体膜によるセルフアライン効果に
よりエッチングされるので、エッチング後の強誘電体膜
と下部電極の界面は図１（ｅ）のように平滑になるとい
う効果も確認された。
【００１３】第二の実施例は、段差上の強誘電体キャパ
シタのエッチングに本発明を応用した例である。図２
（ａ）のように半導体基板上第一の層間絶縁膜上にスパ
ッタリングによって積層された下部電極膜（Ｐｔ：４０
００オングストローム）、強誘電体膜（ＰＺＴ：５００
０オングストローム）及び上部電極膜（Ａｕ：２０００
オングストローム）について、イオンミリングエッチン
グにより上部電極、次いで強誘電体膜をエッチングする
（図２（ｂ））。これらの工程においても第１の実施例
と同様、レジストは現像後１８０℃でベークされ、リフ
ローしているものとする。
シタのエッチングに本発明を応用した例である。図２
（ａ）のように半導体基板上第一の層間絶縁膜上にスパ
ッタリングによって積層された下部電極膜（Ｐｔ：４０
００オングストローム）、強誘電体膜（ＰＺＴ：５００
０オングストローム）及び上部電極膜（Ａｕ：２０００
オングストローム）について、イオンミリングエッチン
グにより上部電極、次いで強誘電体膜をエッチングする
（図２（ｂ））。これらの工程においても第１の実施例
と同様、レジストは現像後１８０℃でベークされ、リフ
ローしているものとする。
【００１４】その後、下部電極レジストパターンを強誘
電体のパターンに対し約１μｍ内側に入るようしたマス
クを用いてフォトレジストを露光現像し（図２
（ｃ））、１８０℃でベークする。この時図２（ｄ）に
示すようにレジストは強誘電体膜の平らな部分に乗って
おり、そのテーパー角は７０度以下である。しかる後に
イオンミリング装置により、８００Ｖ、７００ｍＡで約
１０分間のエッチングを行ない、図２（ｅ）のような被
エッチング体のレジスト側壁への再析出のないエッチン
グ形状を得ることができた。
電体のパターンに対し約１μｍ内側に入るようしたマス
クを用いてフォトレジストを露光現像し（図２
（ｃ））、１８０℃でベークする。この時図２（ｄ）に
示すようにレジストは強誘電体膜の平らな部分に乗って
おり、そのテーパー角は７０度以下である。しかる後に
イオンミリング装置により、８００Ｖ、７００ｍＡで約
１０分間のエッチングを行ない、図２（ｅ）のような被
エッチング体のレジスト側壁への再析出のないエッチン
グ形状を得ることができた。
【００１５】上記実施例においては前記のようにレジス
トは強誘電体膜上にあるため、側壁析出膜が生じたとし
ても前記側壁析出膜は強誘電体からなるものであり、後
の金属配線工程においても断線、ショートの原因にはな
り得ないという効果も持つ。また、上記実施例ではＰｔ
電極上に強誘電体膜を積層した場合について述べたが、
本発明によればＡｕ、Ｐｂ、Ｍｏ、Ｔｉ、Ｗ、Ｐｄ等の
金属及びその化合物からなる電極とＴａ2Ｏ5の様な高誘
電体膜との場合にも適用できるものである。
トは強誘電体膜上にあるため、側壁析出膜が生じたとし
ても前記側壁析出膜は強誘電体からなるものであり、後
の金属配線工程においても断線、ショートの原因にはな
り得ないという効果も持つ。また、上記実施例ではＰｔ
電極上に強誘電体膜を積層した場合について述べたが、
本発明によればＡｕ、Ｐｂ、Ｍｏ、Ｔｉ、Ｗ、Ｐｄ等の
金属及びその化合物からなる電極とＴａ2Ｏ5の様な高誘
電体膜との場合にも適用できるものである。
【００１６】
【発明の効果】以上に述べたように、本発明の下部電極
パターン形成法によって、微細化を妨げることなく、被
エッチング体のレジスト側壁への再析出のないエッチン
グ形状を得ることができた。
パターン形成法によって、微細化を妨げることなく、被
エッチング体のレジスト側壁への再析出のないエッチン
グ形状を得ることができた。
【図１】本発明における第一の実施例の説明図。
【図２】本発明における第二の実施例の説明図。
【図３】従来技術における側壁析出膜の断面形状図。
【図４】従来技術における側壁析出膜のフォトレジスト
除去後の断面形状図。
除去後の断面形状図。
【図５】従来技術における下部電極のマスクパターン
図。
図。
【図６】従来技術における発明者が試みた下部電極のマ
スクパターン図。
スクパターン図。
【図７】従来技術におけるアライメントずれが起きた場
合の発明者が試みた下部電極のマスクパターンの断面形
状図。
合の発明者が試みた下部電極のマスクパターンの断面形
状図。
上部電極 ：１０１、２０１、５０２、
６０２、７０２ 強誘電体膜 ：１０２、２０２、５０３、
６０３、７０３ 下部電極 ：１０３、２０３、５０４、
６０４、７０４ 第一の層間絶縁膜 ：１０４、２０４、５０５、
６０５、７０５ 半導体基板 ：１０５、２０５、３０４、
４０３、５０６、６０６、
７０６ 被エッチング体の再析出物：２０３、３０３、４０２、 被エッチング膜 ：２０２、３０２、４０１、 フォトレジスト ：１０６、２０６、３０１、
５０１、６０１、７０１
６０２、７０２ 強誘電体膜 ：１０２、２０２、５０３、
６０３、７０３ 下部電極 ：１０３、２０３、５０４、
６０４、７０４ 第一の層間絶縁膜 ：１０４、２０４、５０５、
６０５、７０５ 半導体基板 ：１０５、２０５、３０４、
４０３、５０６、６０６、
７０６ 被エッチング体の再析出物：２０３、３０３、４０２、 被エッチング膜 ：２０２、３０２、４０１、 フォトレジスト ：１０６、２０６、３０１、
５０１、６０１、７０１
Claims (3)
- 【請求項１】反応性を用いないスパッタエッチングにお
いて、被エッチング膜上に形成された段差の内側にマス
ク材としてのフォトレジスト層を形成してエッチングす
る工程と、前記フォトレジストを露光現像後、１８０〜
２００℃の温度でベークする工程と、反応性を用いない
スパッタエッチング工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項２】前記被エッチング膜がＰｔ、Ａｕ、Ｐｂ、
Ｍｏ、Ｔｉ、Ｗ、Ｐｄもしくはこれらの化合物のいずれ
かであることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】前記被エッチング膜上に形成された前記段
差がＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、ＰＬＺＴ
（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）、ＴｉＢａＯ3、
ＳｒＴｉＯ3、あるいはＴａ2Ｏ5のいずれかを主成分と
することを特徴とする請求項１および請求項２記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16784892A JP3235190B2 (ja) | 1992-06-25 | 1992-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16784892A JP3235190B2 (ja) | 1992-06-25 | 1992-06-25 | 半導体装置の製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18075099A Division JP3235599B2 (ja) | 1999-06-25 | 1999-06-25 | 半導体装置 |
| JP11180749A Division JP2000068258A (ja) | 1999-06-25 | 1999-06-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613346A true JPH0613346A (ja) | 1994-01-21 |
| JP3235190B2 JP3235190B2 (ja) | 2001-12-04 |
Family
ID=15857213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16784892A Expired - Lifetime JP3235190B2 (ja) | 1992-06-25 | 1992-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235190B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000004010A (ja) * | 1999-04-28 | 2000-01-07 | Matsushita Electron Corp | 容量素子の製造方法 |
| US6611014B1 (en) | 1999-05-14 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof |
| JP2006303188A (ja) * | 2005-04-20 | 2006-11-02 | Oki Electric Ind Co Ltd | 強誘電体キャパシタ及びその製造方法 |
| CN100444024C (zh) * | 2003-05-29 | 2008-12-17 | 日立环球储存科技荷兰有限公司 | 采用光致抗蚀剂形成均匀的特征的方法 |
| JP2009283570A (ja) * | 2008-05-20 | 2009-12-03 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
-
1992
- 1992-06-25 JP JP16784892A patent/JP3235190B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000004010A (ja) * | 1999-04-28 | 2000-01-07 | Matsushita Electron Corp | 容量素子の製造方法 |
| US6611014B1 (en) | 1999-05-14 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof |
| US6982453B2 (en) | 1999-05-14 | 2006-01-03 | Kabushiki Kaisha Toshiba | Semicondutor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof |
| CN100444024C (zh) * | 2003-05-29 | 2008-12-17 | 日立环球储存科技荷兰有限公司 | 采用光致抗蚀剂形成均匀的特征的方法 |
| JP2006303188A (ja) * | 2005-04-20 | 2006-11-02 | Oki Electric Ind Co Ltd | 強誘電体キャパシタ及びその製造方法 |
| JP2009283570A (ja) * | 2008-05-20 | 2009-12-03 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3235190B2 (ja) | 2001-12-04 |
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