JPH06132818A - 位相同期回路の誤動作防止回路 - Google Patents
位相同期回路の誤動作防止回路Info
- Publication number
- JPH06132818A JPH06132818A JP4279642A JP27964292A JPH06132818A JP H06132818 A JPH06132818 A JP H06132818A JP 4279642 A JP4279642 A JP 4279642A JP 27964292 A JP27964292 A JP 27964292A JP H06132818 A JPH06132818 A JP H06132818A
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- frequency
- phase
- circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000007257 malfunction Effects 0.000 title claims abstract description 19
- 238000001514 detection method Methods 0.000 claims abstract description 14
- 230000002265 prevention Effects 0.000 claims description 5
- 230000001934 delay Effects 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000001960 triggered effect Effects 0.000 description 4
- 230000032683 aging Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/14—Preventing false-lock or pseudo-lock of the PLL
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 位相同期回路が所望の周波数以外の周波数に
ロックされることを防止する位相同期回路の誤動作防止
回路に関し、簡単な構成により確実に誤動作を防止す
る。 【構成】 電圧制御発振器1の出力信号を分周器2によ
り分周して、シンセサイザー3の出力信号と位相比較器
4により位相比較し、位相比較出力信号をローパスフィ
ルタ5と増幅器6とを介して電圧制御発振器1の制御電
圧とする位相同期回路に於いて、位相同期ロック状態を
ロック検出部7により検出した時に、正誤判定部8によ
りロック周波数が誤りと判定した時、電圧制御発振器1
の制御電圧を初期値等の所定値にリセットするか又はパ
ルス的に大きく変化させて、誤周波数引込状態から外す
誤動作防止回路9を備えている。
ロックされることを防止する位相同期回路の誤動作防止
回路に関し、簡単な構成により確実に誤動作を防止す
る。 【構成】 電圧制御発振器1の出力信号を分周器2によ
り分周して、シンセサイザー3の出力信号と位相比較器
4により位相比較し、位相比較出力信号をローパスフィ
ルタ5と増幅器6とを介して電圧制御発振器1の制御電
圧とする位相同期回路に於いて、位相同期ロック状態を
ロック検出部7により検出した時に、正誤判定部8によ
りロック周波数が誤りと判定した時、電圧制御発振器1
の制御電圧を初期値等の所定値にリセットするか又はパ
ルス的に大きく変化させて、誤周波数引込状態から外す
誤動作防止回路9を備えている。
Description
【0001】
【産業上の利用分野】本発明は、位相同期回路が所望の
周波数以外の周波数にロックされることを防止する位相
同期回路の誤動作防止回路に関する。周波数シンセサイ
ザー等に使用される位相同期回路(PLL;Phase L
ockLoop )に於いては、所望の周波数以外の周波数に
ロックされる場合がある。このような状態を防止するこ
とが必要である。
周波数以外の周波数にロックされることを防止する位相
同期回路の誤動作防止回路に関する。周波数シンセサイ
ザー等に使用される位相同期回路(PLL;Phase L
ockLoop )に於いては、所望の周波数以外の周波数に
ロックされる場合がある。このような状態を防止するこ
とが必要である。
【0002】
【従来の技術】図7は従来例の説明図であり、71は電
圧制御発振器(VCO)、72は分周器(1/N)、7
3はシンセサイザー、74は位相比較器、75はローパ
スフィルタ、76は増幅器、77はフリップフロップ、
78は排他的オア回路である。電圧制御発振器71の出
力信号を分周器72により分周して、位相比較器74の
フリップフロップ77のデータ端子Dに入力し、そのク
ロック端子CKにシンセサイザー73の出力信号aを入
力し、その端子Qの出力信号cと分周出力信号bとを排
他的オア回路78に入力することにより、シンセサイザ
ー73の出力信号aと分周出力信号bとの位相差に対応
したパルス幅の信号dが出力される。
圧制御発振器(VCO)、72は分周器(1/N)、7
3はシンセサイザー、74は位相比較器、75はローパ
スフィルタ、76は増幅器、77はフリップフロップ、
78は排他的オア回路である。電圧制御発振器71の出
力信号を分周器72により分周して、位相比較器74の
フリップフロップ77のデータ端子Dに入力し、そのク
ロック端子CKにシンセサイザー73の出力信号aを入
力し、その端子Qの出力信号cと分周出力信号bとを排
他的オア回路78に入力することにより、シンセサイザ
ー73の出力信号aと分周出力信号bとの位相差に対応
したパルス幅の信号dが出力される。
【0003】排他的オア回路78の出力信号d、即ち、
位相比較器74の出力信号dは、ローパスフィルタ75
により平滑化され、増幅器76により増幅されて電圧制
御発振器71の制御電圧となり、シンセサイザー73の
出力信号aの位相に、分周器72による分周出力信号b
との位相が同期化されるように、電圧制御発振器71の
出力信号位相が制御される。即ち、シンセサイザー73
の出力信号周波数と所定の関係となるように、電圧制御
発振器71の出力信号周波数が制御される。
位相比較器74の出力信号dは、ローパスフィルタ75
により平滑化され、増幅器76により増幅されて電圧制
御発振器71の制御電圧となり、シンセサイザー73の
出力信号aの位相に、分周器72による分周出力信号b
との位相が同期化されるように、電圧制御発振器71の
出力信号位相が制御される。即ち、シンセサイザー73
の出力信号周波数と所定の関係となるように、電圧制御
発振器71の出力信号周波数が制御される。
【0004】図8は位相比較動作説明図であり、(a)
はシンセサイザー73の出力信号aを示し、(b)は分
周器72の分周出力信号b、(c)はフリップフロップ
77の端子Qの出力信号c、(d)は排他的オア回路7
8の出力信号dのそれぞれ一例を示し、正しい周波数に
引込まれた状態を示す。又(e)〜(h)は誤周波数引
込状態を示し、(e)は分周出力信号b、(f)はフリ
ップフロップ77の端子Qの出力信号c、(g)は排他
的オア回路78の出力信号d、(h)はローパスフィル
タ75の出力信号を示す。
はシンセサイザー73の出力信号aを示し、(b)は分
周器72の分周出力信号b、(c)はフリップフロップ
77の端子Qの出力信号c、(d)は排他的オア回路7
8の出力信号dのそれぞれ一例を示し、正しい周波数に
引込まれた状態を示す。又(e)〜(h)は誤周波数引
込状態を示し、(e)は分周出力信号b、(f)はフリ
ップフロップ77の端子Qの出力信号c、(g)は排他
的オア回路78の出力信号d、(h)はローパスフィル
タ75の出力信号を示す。
【0005】分周器72の出力信号bの周波数を、シン
セサイザー73の出力信号aの周波数の1/2とした場
合を示し、図8の(a),(b)に示すように、位相が
一定の関係となるから、フリップフロップ77の端子Q
の出力信号cも一定のパルス幅となり、従って、排他的
オア回路78の出力信号dは、(d)に示すように、一
定のパルス幅となる。この出力信号を平滑化して電圧制
御発振器71の制御電圧とするものである。
セサイザー73の出力信号aの周波数の1/2とした場
合を示し、図8の(a),(b)に示すように、位相が
一定の関係となるから、フリップフロップ77の端子Q
の出力信号cも一定のパルス幅となり、従って、排他的
オア回路78の出力信号dは、(d)に示すように、一
定のパルス幅となる。この出力信号を平滑化して電圧制
御発振器71の制御電圧とするものである。
【0006】又図8の(e)に示すように、分周器72
の出力信号bがシンセサイザー73の出力信号aの1/
2の周波数からずれている場合、位相差の変化に従って
フリップフロップ77の端子Qの出力信号cは(f)に
示すものとなるから、排他的オア回路78の出力信号d
は、(g)に示すように、或る周期でパルス幅が順次変
化するものとなる。この出力信号dを平滑化すると、
(h)に示すように、鋸歯状波的に変化する制御電圧と
なる。この制御電圧の変化に位相同期ループが追従でき
る場合は、分周器72の出力信号bが(e)から(b)
に示す状態に制御されることになる。
の出力信号bがシンセサイザー73の出力信号aの1/
2の周波数からずれている場合、位相差の変化に従って
フリップフロップ77の端子Qの出力信号cは(f)に
示すものとなるから、排他的オア回路78の出力信号d
は、(g)に示すように、或る周期でパルス幅が順次変
化するものとなる。この出力信号dを平滑化すると、
(h)に示すように、鋸歯状波的に変化する制御電圧と
なる。この制御電圧の変化に位相同期ループが追従でき
る場合は、分周器72の出力信号bが(e)から(b)
に示す状態に制御されることになる。
【0007】
【発明が解決しようとする課題】位相比較器74の出力
信号を平滑化して電圧制御発振器71を制御し、シンセ
サイザー73の出力信号aの位相に、分周器72の出力
信号bの位相を引込むものであるが、その場合に、図8
の(g)に示すように、位相比較出力信号が変化して
も、これを図8の(h)に示すよりも更に完全に平滑化
した制御電圧とした場合、この状態で位相同期回路がロ
ックされることがある。即ち、誤周波数にロックされる
から、位相同期回路としては誤動作状態となる。
信号を平滑化して電圧制御発振器71を制御し、シンセ
サイザー73の出力信号aの位相に、分周器72の出力
信号bの位相を引込むものであるが、その場合に、図8
の(g)に示すように、位相比較出力信号が変化して
も、これを図8の(h)に示すよりも更に完全に平滑化
した制御電圧とした場合、この状態で位相同期回路がロ
ックされることがある。即ち、誤周波数にロックされる
から、位相同期回路としては誤動作状態となる。
【0008】このような問題を回避する為に、ローパス
フィルタ75の帯域を広くすることが考えられるが、そ
れによって、ノイズが混入したり、又制御電圧の変動分
が多くなるから、安定動作が期待できなくなる。又ルー
プゲインの設定や電圧制御発振器71の特性を選定する
ことにより、或る程度の誤周波数引込みを防止すること
ができるが、構成が複雑化すると共に、温度変化や経年
変化等により再度調整し直す必要がある。本発明は、比
較的簡単な構成により、位相同期回路の誤動作を防止す
ることを目的とする。
フィルタ75の帯域を広くすることが考えられるが、そ
れによって、ノイズが混入したり、又制御電圧の変動分
が多くなるから、安定動作が期待できなくなる。又ルー
プゲインの設定や電圧制御発振器71の特性を選定する
ことにより、或る程度の誤周波数引込みを防止すること
ができるが、構成が複雑化すると共に、温度変化や経年
変化等により再度調整し直す必要がある。本発明は、比
較的簡単な構成により、位相同期回路の誤動作を防止す
ることを目的とする。
【0009】
【課題を解決するための手段】本発明の位相同期回路の
誤動作防止回路は、図1を参照して説明すると、電圧制
御発振器(VCO)1と、この電圧制御発振器1の出力
信号を分周する分周器(1/N)2と、この分周器2の
分周出力信号とシンセサイザー3の出力信号との位相を
比較する位相比較器4と、この位相比較器4の出力信号
を加えるローパスフィルタ5と、このローパスフィルタ
5の出力信号を増幅する増幅器6とを備えた位相同期回
路の誤動作を防止する回路であって、位相同期ロック状
態を検出するロック検出部7と、ロックした周波数の正
誤を判定する正誤判定部8と、ロック検出部7により位
相同期ロック状態を検出し、且つ正誤判定部8によりロ
ック周波数が誤りと判定した時に、電圧制御発振器1の
制御電圧を所定値にリセットするか又は強制的に大きく
変化させる回路とからなる誤動作防止回路9を備えてい
る。
誤動作防止回路は、図1を参照して説明すると、電圧制
御発振器(VCO)1と、この電圧制御発振器1の出力
信号を分周する分周器(1/N)2と、この分周器2の
分周出力信号とシンセサイザー3の出力信号との位相を
比較する位相比較器4と、この位相比較器4の出力信号
を加えるローパスフィルタ5と、このローパスフィルタ
5の出力信号を増幅する増幅器6とを備えた位相同期回
路の誤動作を防止する回路であって、位相同期ロック状
態を検出するロック検出部7と、ロックした周波数の正
誤を判定する正誤判定部8と、ロック検出部7により位
相同期ロック状態を検出し、且つ正誤判定部8によりロ
ック周波数が誤りと判定した時に、電圧制御発振器1の
制御電圧を所定値にリセットするか又は強制的に大きく
変化させる回路とからなる誤動作防止回路9を備えてい
る。
【0010】又ロック検出部7は、電圧制御発振器1の
制御電圧と基準電圧とを比較して、制御電圧が所定範囲
内であるか否かにより位相同期ロック状態を検出する構
成とし、正誤判定部8は、電圧制御発振器1の制御電圧
の高周波分のレベルが所定範囲内であるか否かによりロ
ック周波数が誤りか否かを判定する構成としたものであ
る。
制御電圧と基準電圧とを比較して、制御電圧が所定範囲
内であるか否かにより位相同期ロック状態を検出する構
成とし、正誤判定部8は、電圧制御発振器1の制御電圧
の高周波分のレベルが所定範囲内であるか否かによりロ
ック周波数が誤りか否かを判定する構成としたものであ
る。
【0011】又正誤判定部8は、シンセサイザー3の出
力信号と分周器2の分周出力信号とを、シンセサイザー
3の出力信号の整数周期分遅延させて位相比較する補助
位相比較器と、この補助位相比較器の出力信号と位相比
較器4の出力信号とが一致するか否かを判定し、所定回
数一致しない時にロック周波数が誤りと判定する判定回
路を有するものである。
力信号と分周器2の分周出力信号とを、シンセサイザー
3の出力信号の整数周期分遅延させて位相比較する補助
位相比較器と、この補助位相比較器の出力信号と位相比
較器4の出力信号とが一致するか否かを判定し、所定回
数一致しない時にロック周波数が誤りと判定する判定回
路を有するものである。
【0012】
【作用】誤動作防止回路9のロック検出部7は、例え
ば、電圧制御発振器1の制御電圧が一定の値を継続する
時に、位相同期ロック状態として検出することができ
る。又正誤判定部8は、誤周波数に引込まれた時の電圧
制御発振器1の制御電圧の高周波分が多くなることを利
用して、誤周波数引込状態と判定することができる。そ
して、位相同期ロック状態で且つ誤周波数引込状態の
時、即ち、ロック検出部7の位相同期ロック状態の検出
信号と正誤判定部8の誤周波数引込状態の判定信号との
アンド条件で、増幅器6から電圧制御発振器1に加えら
れる制御電圧を初期値等の所定値にリセットするか、又
はパルス電圧等を加算した制御電圧として、位相同期回
路に於ける再引込動作を開始させる。それにより、位相
同期回路の誤動作を防止することができる。
ば、電圧制御発振器1の制御電圧が一定の値を継続する
時に、位相同期ロック状態として検出することができ
る。又正誤判定部8は、誤周波数に引込まれた時の電圧
制御発振器1の制御電圧の高周波分が多くなることを利
用して、誤周波数引込状態と判定することができる。そ
して、位相同期ロック状態で且つ誤周波数引込状態の
時、即ち、ロック検出部7の位相同期ロック状態の検出
信号と正誤判定部8の誤周波数引込状態の判定信号との
アンド条件で、増幅器6から電圧制御発振器1に加えら
れる制御電圧を初期値等の所定値にリセットするか、又
はパルス電圧等を加算した制御電圧として、位相同期回
路に於ける再引込動作を開始させる。それにより、位相
同期回路の誤動作を防止することができる。
【0013】又電圧制御発振器1の制御電圧は、位相同
期ロック状態に於いて或る範囲内の値となるものである
から、ロック検出部7は、基準電圧と比較して或る範囲
内の時に位相同期ロック状態となったことを検出するこ
とができる。又誤周波数引込状態の時は、時間の経過に
従って位相比較器4の出力信号のパルス幅が変化し、電
圧制御発振器1の制御電圧の高周波分が大きくなるか
ら、正誤判定部8は、この制御電圧の高周波成分のレベ
ル判定により、誤周波数引込状態か否かを判定すること
ができる。
期ロック状態に於いて或る範囲内の値となるものである
から、ロック検出部7は、基準電圧と比較して或る範囲
内の時に位相同期ロック状態となったことを検出するこ
とができる。又誤周波数引込状態の時は、時間の経過に
従って位相比較器4の出力信号のパルス幅が変化し、電
圧制御発振器1の制御電圧の高周波分が大きくなるか
ら、正誤判定部8は、この制御電圧の高周波成分のレベ
ル判定により、誤周波数引込状態か否かを判定すること
ができる。
【0014】又シンセサイザー3の出力信号と分周器2
の分周出力信号との位相差は、正しい周波数に引込んだ
場合は一定となるから、正誤判定部8は、シンセサイザ
ー3の出力信号の整数周期の差の位相比較出力信号が同
一となる場合に、正しい周波数に引込んだと判定し、同
一でない場合は誤周波数引込状態と判定する。この場
合、複数回継続して同一でない時に、誤周波数引込状態
と判定し、ノイズ等による誤判定を回避することができ
る。
の分周出力信号との位相差は、正しい周波数に引込んだ
場合は一定となるから、正誤判定部8は、シンセサイザ
ー3の出力信号の整数周期の差の位相比較出力信号が同
一となる場合に、正しい周波数に引込んだと判定し、同
一でない場合は誤周波数引込状態と判定する。この場
合、複数回継続して同一でない時に、誤周波数引込状態
と判定し、ノイズ等による誤判定を回避することができ
る。
【0015】
【実施例】図2は本発明の第1の実施例の要部説明図で
あり、11は演算増幅器、12は加算器、13〜16は
比較器、17はコンデンサ、18は加算器、19はナン
ド回路、20,21はアンド回路、22はモノマルチバ
イブレータである。又1は電圧制御発振器(VCO)、
6は増幅器である。なお、図1のローパスフィルタ5と
増幅器6との間に、演算増幅器11を接続した構成とす
ることもできる。又演算増幅器11は、増幅器6の出力
信号を−端子に、加算器12の出力信号を+端子に加え
て電圧制御発振器1の制御電圧を出力するもので、加算
器12に加える基準電圧Vr0は、例えば、電圧制御発
振器1の発振周波数範囲の中心周波数を発生する為の値
に選定することができる。
あり、11は演算増幅器、12は加算器、13〜16は
比較器、17はコンデンサ、18は加算器、19はナン
ド回路、20,21はアンド回路、22はモノマルチバ
イブレータである。又1は電圧制御発振器(VCO)、
6は増幅器である。なお、図1のローパスフィルタ5と
増幅器6との間に、演算増幅器11を接続した構成とす
ることもできる。又演算増幅器11は、増幅器6の出力
信号を−端子に、加算器12の出力信号を+端子に加え
て電圧制御発振器1の制御電圧を出力するもので、加算
器12に加える基準電圧Vr0は、例えば、電圧制御発
振器1の発振周波数範囲の中心周波数を発生する為の値
に選定することができる。
【0016】演算増幅器11の出力信号が電圧制御発振
器1の制御電圧となる場合を示し、比較器13,14
は、その制御電圧が基準電圧Vr1,Vr2の範囲内で
あるか否かを判定する為のものであり、又比較器15,
16は、制御電圧の高周波成分をコンデンサ17を介し
て取り出し、基準電圧Vr3を加算した値が、基準電圧
Vr4,Vr5の範囲内であるか否かを判定する為のも
のである。基準電圧Vr1,Vr2は、位相同期回路の
電圧制御発振器1の位相同期ロック状態の追従範囲の上
限と下限との制御電圧に対応した値とする。
器1の制御電圧となる場合を示し、比較器13,14
は、その制御電圧が基準電圧Vr1,Vr2の範囲内で
あるか否かを判定する為のものであり、又比較器15,
16は、制御電圧の高周波成分をコンデンサ17を介し
て取り出し、基準電圧Vr3を加算した値が、基準電圧
Vr4,Vr5の範囲内であるか否かを判定する為のも
のである。基準電圧Vr1,Vr2は、位相同期回路の
電圧制御発振器1の位相同期ロック状態の追従範囲の上
限と下限との制御電圧に対応した値とする。
【0017】従って、位相同期ロック状態では、比較器
13,15の出力信号は“0”となり、ナンド回路19
の出力信号は“1”となる。又制御電圧が基準電圧Vr
1を超えて大きくなった時、又は基準電圧Vr2より小
さくなった時に、比較器13,14の出力信号は“1”
となるから、ナンド回路19の出力信号は“0”とな
る。即ち、位相同期ロック状態の時にナンド回路19の
出力信号が“1”となり、位相同期ロック状態でない時
にナンド回路19の出力信号が“0”となるから、図1
に於けるロック検出部7を構成していることになる。
13,15の出力信号は“0”となり、ナンド回路19
の出力信号は“1”となる。又制御電圧が基準電圧Vr
1を超えて大きくなった時、又は基準電圧Vr2より小
さくなった時に、比較器13,14の出力信号は“1”
となるから、ナンド回路19の出力信号は“0”とな
る。即ち、位相同期ロック状態の時にナンド回路19の
出力信号が“1”となり、位相同期ロック状態でない時
にナンド回路19の出力信号が“0”となるから、図1
に於けるロック検出部7を構成していることになる。
【0018】又基準電圧Vr3,Vr4,Vr5は、V
r4<Vr3<Vr5の関係に設定し、基準電圧Vr3
は、基準電圧Vr4,Vr5の中間の値とする。又コン
デンサ17は、制御電圧の高周波成分を通過させるもの
で、正しい周波数に引込まれた時は、制御電圧は変化し
ない状態となるから高周波成分は零となる。従って、比
較器15,16の出力信号は“0”となる。従って、ア
ンド回路20の出力信号は“0”となる。又高周波成分
が大きい時は、比較器15,16の出力信号は共に
“1”となるから、アンド回路20の出力信号は“1”
となる。即ち、図1に於ける正誤判定部8を構成してい
ることになる。
r4<Vr3<Vr5の関係に設定し、基準電圧Vr3
は、基準電圧Vr4,Vr5の中間の値とする。又コン
デンサ17は、制御電圧の高周波成分を通過させるもの
で、正しい周波数に引込まれた時は、制御電圧は変化し
ない状態となるから高周波成分は零となる。従って、比
較器15,16の出力信号は“0”となる。従って、ア
ンド回路20の出力信号は“0”となる。又高周波成分
が大きい時は、比較器15,16の出力信号は共に
“1”となるから、アンド回路20の出力信号は“1”
となる。即ち、図1に於ける正誤判定部8を構成してい
ることになる。
【0019】位相同期ロック検出によりナンド回路19
の出力信号が“1”となり、誤周波数引込判定によりア
ンド回路20の出力信号が“1”となると、アンド回路
21の出力信号が“1”となり、モノマルチバイブレー
タ22がトリガされて、所定のパルス幅の信号が加算器
12に加えられ、基準電圧Vr0と加算されて演算増幅
器11の+端子に入力される。それによって、制御電圧
がモノマルチバイブレータ22の出力信号によるパルス
幅の時間とレベルとに従って変化するから、電圧制御発
振器1の出力周波数は誤周波数引込状態から外れること
になる。従って、位相同期回路は再引込みを行うことに
なり、位相同期回路の誤動作を防止することができる。
の出力信号が“1”となり、誤周波数引込判定によりア
ンド回路20の出力信号が“1”となると、アンド回路
21の出力信号が“1”となり、モノマルチバイブレー
タ22がトリガされて、所定のパルス幅の信号が加算器
12に加えられ、基準電圧Vr0と加算されて演算増幅
器11の+端子に入力される。それによって、制御電圧
がモノマルチバイブレータ22の出力信号によるパルス
幅の時間とレベルとに従って変化するから、電圧制御発
振器1の出力周波数は誤周波数引込状態から外れること
になる。従って、位相同期回路は再引込みを行うことに
なり、位相同期回路の誤動作を防止することができる。
【0020】図3は本発明の第2の実施例の要部説明図
であり、31は広帯域ローパスフィルタ、32は狭帯域
ローパスフィルタ、33,34はコンデンサ、35,3
6は比較器、37,38は加算器、39はナンド回路、
40はアンド回路であり、正誤判定部8を構成してい
る。又1は電圧制御発振器(VCO)、4は位相比較
器、5はローパスフィルタ、6は増幅器、7はロック検
出部である。狭帯域ローパスフィルタ32は、ローパス
フィルタ5と兼用することも可能である。
であり、31は広帯域ローパスフィルタ、32は狭帯域
ローパスフィルタ、33,34はコンデンサ、35,3
6は比較器、37,38は加算器、39はナンド回路、
40はアンド回路であり、正誤判定部8を構成してい
る。又1は電圧制御発振器(VCO)、4は位相比較
器、5はローパスフィルタ、6は増幅器、7はロック検
出部である。狭帯域ローパスフィルタ32は、ローパス
フィルタ5と兼用することも可能である。
【0021】広帯域ローパスフィルタ31は、狭帯域ロ
ーパスフィルタ32によって平滑化されてしまう位相比
較器4の出力信号の変動分(高周波成分)を通過させる
ことになり、コンデンサ33,34によりそれぞれ直流
分が遮断される。そして、コンデンサ33,34の出力
信号をA,Bとし、加算器37に−ΔV、加算器38に
+ΔVを加えた時、比較器35,36と加算器37,3
8とナンド回路39とからなる構成により、(B−Δ
V)<B<(A+ΔV)の条件が成立する時、ナンド回
路39の出力信号が“0”となり、信号A,Bがほぼ同
じように変化する場合は、(B−ΔV)<B<(A+Δ
V)の関係となるが、狭帯域ローパスフィルタ32によ
り位相比較器4の出力信号の変動分が平滑化されてしま
う状態の時に、広帯域ローパスフィルタ31によっては
平滑化されない場合、比較器35,36の少なくとも何
れか一方の出力信号が“0”となり、ナンド回路39の
出力信号が“1”となる。即ち、誤周波数引込状態と判
定することができる。
ーパスフィルタ32によって平滑化されてしまう位相比
較器4の出力信号の変動分(高周波成分)を通過させる
ことになり、コンデンサ33,34によりそれぞれ直流
分が遮断される。そして、コンデンサ33,34の出力
信号をA,Bとし、加算器37に−ΔV、加算器38に
+ΔVを加えた時、比較器35,36と加算器37,3
8とナンド回路39とからなる構成により、(B−Δ
V)<B<(A+ΔV)の条件が成立する時、ナンド回
路39の出力信号が“0”となり、信号A,Bがほぼ同
じように変化する場合は、(B−ΔV)<B<(A+Δ
V)の関係となるが、狭帯域ローパスフィルタ32によ
り位相比較器4の出力信号の変動分が平滑化されてしま
う状態の時に、広帯域ローパスフィルタ31によっては
平滑化されない場合、比較器35,36の少なくとも何
れか一方の出力信号が“0”となり、ナンド回路39の
出力信号が“1”となる。即ち、誤周波数引込状態と判
定することができる。
【0022】ナンド回路39の出力信号が“1”となっ
て誤周波数引込状態と判定した時、ロック検出部7によ
り位相同期ロック状態が検出されると、アンド回路40
の出力信号が“1”となり、増幅器6から電圧制御発振
器1に加えられる制御電圧は、初期値等の所定の値にリ
セットされる。それによって、電圧制御発振器1は、位
相同期ロック状態から外れるので、再引込動作を開始す
る。従って、位相同期回路の誤動作を防止することがで
きる。
て誤周波数引込状態と判定した時、ロック検出部7によ
り位相同期ロック状態が検出されると、アンド回路40
の出力信号が“1”となり、増幅器6から電圧制御発振
器1に加えられる制御電圧は、初期値等の所定の値にリ
セットされる。それによって、電圧制御発振器1は、位
相同期ロック状態から外れるので、再引込動作を開始す
る。従って、位相同期回路の誤動作を防止することがで
きる。
【0023】図4は本発明の第3の実施例の説明図であ
り、図1と同一符号は同一部分を示し、41は遅延回
路、42は補助位相比較器、43は排他的オア回路、4
4は判定回路、45はアンド回路であり、正誤判定部8
を構成している。遅延回路41は、シンセサイザー3の
出力信号の整数周期分の遅延時間を有するもので、シン
セサイザー3の出力信号と、分周器2の出力信号とをそ
れぞれ遅延させて、補助位相比較器42に加えるもので
ある。
り、図1と同一符号は同一部分を示し、41は遅延回
路、42は補助位相比較器、43は排他的オア回路、4
4は判定回路、45はアンド回路であり、正誤判定部8
を構成している。遅延回路41は、シンセサイザー3の
出力信号の整数周期分の遅延時間を有するもので、シン
セサイザー3の出力信号と、分周器2の出力信号とをそ
れぞれ遅延させて、補助位相比較器42に加えるもので
ある。
【0024】電圧制御発振器1の出力信号が目標周波数
にロックされた状態に於いては、位相比較器4の位相比
較出力信号のパルス幅は一定となる。これは、任意の周
期後に於いても同様である。しかし、目標周波数以外の
周波数にロックされた場合は、任意の周期後の位相比較
出力信号のパルス幅は異なるものとなる。そこで、位相
同期ループの位相比較器4の出力信号と、遅延回路41
により遅延されて位相比較を行う補助位相比較器42の
出力信号とを排他的オア回路43により比較し、比較一
致の場合は、目標周波数にロックされたと判定すること
ができる。又比較不一致の場合は、誤周波数にロックさ
れたと判定することができる。
にロックされた状態に於いては、位相比較器4の位相比
較出力信号のパルス幅は一定となる。これは、任意の周
期後に於いても同様である。しかし、目標周波数以外の
周波数にロックされた場合は、任意の周期後の位相比較
出力信号のパルス幅は異なるものとなる。そこで、位相
同期ループの位相比較器4の出力信号と、遅延回路41
により遅延されて位相比較を行う補助位相比較器42の
出力信号とを排他的オア回路43により比較し、比較一
致の場合は、目標周波数にロックされたと判定すること
ができる。又比較不一致の場合は、誤周波数にロックさ
れたと判定することができる。
【0025】判定回路44は、比較不一致による排他的
オア回路43の“1”の1回の出力信号のみで誤周波数
引込状態と判定することも可能であるが、ノイズ等によ
る影響を除く為に、排他的オア回路43の出力信号の
“1”が所定回数連続した場合に、誤周波数引込状態と
判定する構成とすることができる。そして、誤周波数引
込状態と判定し、且つロック検出部7により位相同期ロ
ック状態を検出した時に、アンド回路45の出力信号が
“1”となり、増幅器6から電圧制御発振器1に加える
制御電圧を初期値等の所定の値となるようにリセットす
る。それにより、電圧制御発振器1は位相同期ロック状
態から外れるから、位相同期回路は再引込動作を開始す
る。
オア回路43の“1”の1回の出力信号のみで誤周波数
引込状態と判定することも可能であるが、ノイズ等によ
る影響を除く為に、排他的オア回路43の出力信号の
“1”が所定回数連続した場合に、誤周波数引込状態と
判定する構成とすることができる。そして、誤周波数引
込状態と判定し、且つロック検出部7により位相同期ロ
ック状態を検出した時に、アンド回路45の出力信号が
“1”となり、増幅器6から電圧制御発振器1に加える
制御電圧を初期値等の所定の値となるようにリセットす
る。それにより、電圧制御発振器1は位相同期ロック状
態から外れるから、位相同期回路は再引込動作を開始す
る。
【0026】図5は本発明の第4の実施例の要部説明図
であり、51は演算増幅器、52は正誤判定部、53は
ロック検出部、54,57,58はアンド回路、55は
モノマルチバイブレータ、56はフリップフロップ、5
9は加算器、60は減算器、1は電圧制御発振器(VC
O)、6は増幅器を示す。この実施例に於いても、図1
に於けるローパスフィルタ5と増幅器6との間に、演算
増幅器51を接続した構成とすることができる。
であり、51は演算増幅器、52は正誤判定部、53は
ロック検出部、54,57,58はアンド回路、55は
モノマルチバイブレータ、56はフリップフロップ、5
9は加算器、60は減算器、1は電圧制御発振器(VC
O)、6は増幅器を示す。この実施例に於いても、図1
に於けるローパスフィルタ5と増幅器6との間に、演算
増幅器51を接続した構成とすることができる。
【0027】前述の実施例と同様に、正誤判定部52に
於いて誤周波数引込状態と判定して“1”を出力し、且
つロック検出部53に於いて位相同期ロック状態を検出
して“1”を出力すると、アンド回路54の出力信号が
“1”となる。それにより、モノマルチバイブレータ5
5がトリガされて、その端子Qは所定のパルス幅の時間
だけ“1”となる。又端子*Qの出力信号をフリップフ
ロップ56のクロック端子CKに加えてフリップフロッ
プ56を反転動作させる。
於いて誤周波数引込状態と判定して“1”を出力し、且
つロック検出部53に於いて位相同期ロック状態を検出
して“1”を出力すると、アンド回路54の出力信号が
“1”となる。それにより、モノマルチバイブレータ5
5がトリガされて、その端子Qは所定のパルス幅の時間
だけ“1”となる。又端子*Qの出力信号をフリップフ
ロップ56のクロック端子CKに加えてフリップフロッ
プ56を反転動作させる。
【0028】従って、フリップフロップ56の端子Qが
“1”の時、アンド回路57を介してモノマルチバイブ
レータ55の出力信号が加算器59に加えられ、基準電
圧Vr0に加算されて、演算増幅器51の+端子に入力
され、電圧制御発振器1の制御電圧が+方向に大きく変
化して、位相同期ロック状態が外れることになる。
“1”の時、アンド回路57を介してモノマルチバイブ
レータ55の出力信号が加算器59に加えられ、基準電
圧Vr0に加算されて、演算増幅器51の+端子に入力
され、電圧制御発振器1の制御電圧が+方向に大きく変
化して、位相同期ロック状態が外れることになる。
【0029】又フリップフロップ56の端子Qが“0”
の時、アンド回路58を介してモノマルチバイブレータ
55の出力信号が減算器60に加えられ、基準電圧Vr
0とモノマルチバイブレータ55の出力信号との差分が
演算増幅器51の+端子に入力され、電圧制御発振器1
の制御電圧が−方向に大きく変化し、先の場合と反対方
向に電圧制御発振器1の出力周波数が変化することにな
る。これにより、誤周波数引込状態が繰り返し発生した
時に、電圧制御発振器1の出力周波数をその都度反対方
向に変化させることにより、正しい周波数に引込むよう
に制御することができる。
の時、アンド回路58を介してモノマルチバイブレータ
55の出力信号が減算器60に加えられ、基準電圧Vr
0とモノマルチバイブレータ55の出力信号との差分が
演算増幅器51の+端子に入力され、電圧制御発振器1
の制御電圧が−方向に大きく変化し、先の場合と反対方
向に電圧制御発振器1の出力周波数が変化することにな
る。これにより、誤周波数引込状態が繰り返し発生した
時に、電圧制御発振器1の出力周波数をその都度反対方
向に変化させることにより、正しい周波数に引込むよう
に制御することができる。
【0030】図6は本発明の第5の実施例の要部説明図
であり、61は演算増幅器、62,63は比較器、64
はナンド回路、65,67,68はアンド回路、66は
モノマルチバイブレータ、69は加算器、70は減算器
であり、正誤判定部8を示し、又1は電圧制御発振器
(VCO)、6は増幅器、7はロック検出部である。こ
の実施例に於いても、図1に於けるローパスフィルタ5
と増幅器6との間に演算増幅器61を接続した構成とす
ることができる。
であり、61は演算増幅器、62,63は比較器、64
はナンド回路、65,67,68はアンド回路、66は
モノマルチバイブレータ、69は加算器、70は減算器
であり、正誤判定部8を示し、又1は電圧制御発振器
(VCO)、6は増幅器、7はロック検出部である。こ
の実施例に於いても、図1に於けるローパスフィルタ5
と増幅器6との間に演算増幅器61を接続した構成とす
ることができる。
【0031】演算増幅器61と比較器62,63とは、
図2に示す実施例の演算増幅器11と比較器13,14
とに対応し、基準電圧Vr1,Vr2も図2に示す実施
例の場合と同様に設定される。例えば、制御電圧(演算
増幅器11の出力信号)が基準電圧Vr1を超えると、
比較器62の出力信号が“1”となり、その時にロック
検出部7により位相同期ロック状態を検出して“1”を
出力した場合、アンド回路65の出力信号が“1”とな
ってモノマルチバイブレータ66がトリガされ、出力信
号はアンド回路67を介して減算器70に加えられる。
従って、基準電圧Vr0とモノマルチバイブレータ66
の出力信号との差分が演算増幅器61の+端子に加えら
れ、制御電圧は低い値に制御される。即ち、制御電圧が
目標値より高い場合であるから、その制御電圧を低い値
として、位相同期回路の再引込動作を開始させる。
図2に示す実施例の演算増幅器11と比較器13,14
とに対応し、基準電圧Vr1,Vr2も図2に示す実施
例の場合と同様に設定される。例えば、制御電圧(演算
増幅器11の出力信号)が基準電圧Vr1を超えると、
比較器62の出力信号が“1”となり、その時にロック
検出部7により位相同期ロック状態を検出して“1”を
出力した場合、アンド回路65の出力信号が“1”とな
ってモノマルチバイブレータ66がトリガされ、出力信
号はアンド回路67を介して減算器70に加えられる。
従って、基準電圧Vr0とモノマルチバイブレータ66
の出力信号との差分が演算増幅器61の+端子に加えら
れ、制御電圧は低い値に制御される。即ち、制御電圧が
目標値より高い場合であるから、その制御電圧を低い値
として、位相同期回路の再引込動作を開始させる。
【0032】又制御電圧が基準電圧Vr2以下となる
と、比較器63の出力信号が“1”となり、その時にモ
ノマルチバイブレータ66がトリガされたとすると、そ
の出力信号はアンド回路68を介して加算器69に加え
られ、基準電圧Vr0にモノマルチバイブレータ66の
出力信号が加算されて、演算増幅器61の+端子に入力
され、制御電圧は高い値に制御される。即ち、制御電圧
が目標値より低い場合であるから、その制御電圧を高い
値として、位相同期回路の再引込動作を開始させる。従
って、制御電圧が目標値に対して高いか低いかを判定
し、高い場合は制御電圧を低くし、低い場合は制御電圧
を高くするように、モノマルチバイブレータ66の出力
パルス幅の時間だけ変化させて、誤周波数引込状態を外
し、目標値に近くなる方向に再引込動作を開始させるこ
とができる。
と、比較器63の出力信号が“1”となり、その時にモ
ノマルチバイブレータ66がトリガされたとすると、そ
の出力信号はアンド回路68を介して加算器69に加え
られ、基準電圧Vr0にモノマルチバイブレータ66の
出力信号が加算されて、演算増幅器61の+端子に入力
され、制御電圧は高い値に制御される。即ち、制御電圧
が目標値より低い場合であるから、その制御電圧を高い
値として、位相同期回路の再引込動作を開始させる。従
って、制御電圧が目標値に対して高いか低いかを判定
し、高い場合は制御電圧を低くし、低い場合は制御電圧
を高くするように、モノマルチバイブレータ66の出力
パルス幅の時間だけ変化させて、誤周波数引込状態を外
し、目標値に近くなる方向に再引込動作を開始させるこ
とができる。
【0033】本発明は、前述の各実施例のみに限定され
るものではなく、各種の論理構成により位相同期ロック
状態の検出、誤周波数引込状態か否かの判定等を行うこ
とができるものである。又電圧制御発振器1の制御電圧
のリセット手段としては、初期値にリセットする構成や
強制的に大きく変化させる構成等の各種の構成を組合せ
ることができる。
るものではなく、各種の論理構成により位相同期ロック
状態の検出、誤周波数引込状態か否かの判定等を行うこ
とができるものである。又電圧制御発振器1の制御電圧
のリセット手段としては、初期値にリセットする構成や
強制的に大きく変化させる構成等の各種の構成を組合せ
ることができる。
【0034】
【発明の効果】以上説明したように、本発明は、ロック
検出部7により位相同期ロック状態を検出し、且つ正誤
判定部8によりロック周波数が誤りと判定した時に、電
圧制御発振器1の制御電圧を初期値等の所定値にリセッ
トするか又はモノマルチバイブレータの出力信号等を利
用して強制的に大きく変化させることにより、誤周波数
引込状態から自動的に再引込動作に移行させて、位相同
期回路の誤動作を防止することができる利点がある。
検出部7により位相同期ロック状態を検出し、且つ正誤
判定部8によりロック周波数が誤りと判定した時に、電
圧制御発振器1の制御電圧を初期値等の所定値にリセッ
トするか又はモノマルチバイブレータの出力信号等を利
用して強制的に大きく変化させることにより、誤周波数
引込状態から自動的に再引込動作に移行させて、位相同
期回路の誤動作を防止することができる利点がある。
【0035】又ロック検出部7により、電圧制御発振器
1の制御電圧と基準電圧Vr1,Vr2とを比較して、
制御電圧が所定範囲内の時に位相同期ロック状態として
検出し、又正誤判定部8により、制御電圧の高周波成分
が所定範囲内でない時に、誤周波数引込状態と判定する
もので、位相同期回路の誤動作状態を容易に検出して再
引込動作を開始させることができる。
1の制御電圧と基準電圧Vr1,Vr2とを比較して、
制御電圧が所定範囲内の時に位相同期ロック状態として
検出し、又正誤判定部8により、制御電圧の高周波成分
が所定範囲内でない時に、誤周波数引込状態と判定する
もので、位相同期回路の誤動作状態を容易に検出して再
引込動作を開始させることができる。
【0036】又位相同期ループの位相比較器4に対して
整数周期分だけ遅延させて位相比較を行う補助位相比較
器を設けて、位相比較器4の出力信号と補助位相比較器
の出力信号とを比較する正誤判定部8により、誤周波数
引込状態を確実に判定することができるから、位相同期
回路の再引込動作を開始させて、位相同期回路の誤動作
を防止することができる利点がある。
整数周期分だけ遅延させて位相比較を行う補助位相比較
器を設けて、位相比較器4の出力信号と補助位相比較器
の出力信号とを比較する正誤判定部8により、誤周波数
引込状態を確実に判定することができるから、位相同期
回路の再引込動作を開始させて、位相同期回路の誤動作
を防止することができる利点がある。
【図1】本発明の原理説明図である。
【図2】本発明の第1の実施例の要部説明図である。
【図3】本発明の第2の実施例の要部説明図である。
【図4】本発明の第3の実施例の説明図である。
【図5】本発明の第4の実施例の要部説明図である。
【図6】本発明の第5の実施例の要部説明図である。
【図7】従来例の説明図である。
【図8】位相比較動作説明図である。
1 電圧制御発振器(VCO) 2 分周器(1/N) 3 シンセサイザー 4 位相比較器 5 ローパスフィルタ 6 増幅器 7 ロック検出部 8 正誤判定部 9 誤動作防止回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 滝澤 雄二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 池田 聡美 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 佐藤 宏行 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項1】 電圧制御発振器(1)と、該電圧制御発
振器(1)の出力信号を分周する分周器(2)と、該分
周器(2)の分周出力信号とシンセサイザー(3)の出
力信号との位相を比較する位相比較器(4)と、該位相
比較器(4)の出力信号を加えるローパスフィルタ
(5)と、該ローパスフィルタ(5)の出力信号を前記
電圧制御発振器(1)の制御電圧とする増幅器(6)と
を備えた位相同期回路の誤動作を防止する回路であっ
て、 位相同期ロック状態を検出するロック検出部(7)と、
ロックした周波数の正誤を判定する正誤判定部(8)
と、前記ロック検出部(7)により位相同期ロック状態
を検出し、且つ前記正誤判定部(8)によりロック周波
数が誤りと判定した時に、前記電圧制御発振器(1)の
制御電圧を所定値にリセット又は強制的に大きく変化さ
せる回路とからなることを特徴とする位相同期回路の誤
動作防止回路。 - 【請求項2】 前記ロック検出部(7)は、前記電圧制
御発振器(1)の制御電圧と基準電圧とを比較して、該
制御電圧が所定範囲内であるか否かにより位相同期ロッ
ク状態を検出する構成を有し、前記正誤判定部(8)
は、前記電圧制御発振器(1)の制御電圧の高周波成分
のレベルが所定範囲内であるか否かによりロック周波数
が誤りか否かを判定する構成を有することを特徴とする
請求項1記載の位相同期回路の誤動作防止回路。 - 【請求項3】 前記正誤判定部(8)は、前記シンセサ
イザー(3)の出力信号と前記分周器(2)の分周出力
信号とを、前記シンセサイザー(3)の出力信号の整数
周期分遅延させて位相比較する補助位相比較器と、該補
助位相比較器の出力信号と前記位相比較器(4)の出力
信号とが一致するか否かを判定し、所定回数一致しない
時にロック周波数が誤りと判定する判定回路とを有する
ことを特徴とする請求項1記載の位相同期回路の誤動作
防止回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4279642A JPH06132818A (ja) | 1992-10-19 | 1992-10-19 | 位相同期回路の誤動作防止回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4279642A JPH06132818A (ja) | 1992-10-19 | 1992-10-19 | 位相同期回路の誤動作防止回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06132818A true JPH06132818A (ja) | 1994-05-13 |
Family
ID=17613831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4279642A Withdrawn JPH06132818A (ja) | 1992-10-19 | 1992-10-19 | 位相同期回路の誤動作防止回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06132818A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0735692A2 (en) * | 1995-03-31 | 1996-10-02 | Alcatel N.V. | Data clock recovery circuit |
JP2004304251A (ja) * | 2003-03-28 | 2004-10-28 | Fujitsu General Ltd | 位相同期発振器のロック判別回路 |
JP2006174358A (ja) * | 2004-12-20 | 2006-06-29 | Renesas Technology Corp | 半導体集積回路装置 |
JP2007318189A (ja) * | 2006-05-23 | 2007-12-06 | Institute Of Physical & Chemical Research | 高周波信号発生装置 |
US9762220B2 (en) | 2015-01-02 | 2017-09-12 | Samsung Electronics Co., Ltd. | Frequency synthesizer and method controlling frequency synthesizer |
CN108521278A (zh) * | 2018-04-11 | 2018-09-11 | 中国科学技术大学 | 一种基于时间电压转换器的锁相环锁定检测电路 |
US11552643B1 (en) | 2021-09-17 | 2023-01-10 | Kioxia Corporation | Semiconductor integrated circuit and receiver device |
-
1992
- 1992-10-19 JP JP4279642A patent/JPH06132818A/ja not_active Withdrawn
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0735692A2 (en) * | 1995-03-31 | 1996-10-02 | Alcatel N.V. | Data clock recovery circuit |
EP0735692A3 (en) * | 1995-03-31 | 1997-01-29 | Alcatel Nv | Data clock recovery circuit |
US5670913A (en) * | 1995-03-31 | 1997-09-23 | Alcatel N.V. | Phase locked loop circuit with false locking detector and a lock acquisition sweep |
AU713906B2 (en) * | 1995-03-31 | 1999-12-16 | Alcatel N.V. | Data clock recovery circuit |
JP2004304251A (ja) * | 2003-03-28 | 2004-10-28 | Fujitsu General Ltd | 位相同期発振器のロック判別回路 |
JP2006174358A (ja) * | 2004-12-20 | 2006-06-29 | Renesas Technology Corp | 半導体集積回路装置 |
JP2007318189A (ja) * | 2006-05-23 | 2007-12-06 | Institute Of Physical & Chemical Research | 高周波信号発生装置 |
JP4737682B2 (ja) * | 2006-05-23 | 2011-08-03 | 独立行政法人理化学研究所 | 高周波信号発生装置 |
US9762220B2 (en) | 2015-01-02 | 2017-09-12 | Samsung Electronics Co., Ltd. | Frequency synthesizer and method controlling frequency synthesizer |
CN108521278A (zh) * | 2018-04-11 | 2018-09-11 | 中国科学技术大学 | 一种基于时间电压转换器的锁相环锁定检测电路 |
US11552643B1 (en) | 2021-09-17 | 2023-01-10 | Kioxia Corporation | Semiconductor integrated circuit and receiver device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6704381B1 (en) | Frequency acquisition rate control in phase lock loop circuits | |
US6731709B2 (en) | Phase locked loop and method that provide fail-over redundant clocking | |
US20080084233A1 (en) | Frequency regulator having lock detector and frequency regulating method | |
US5579351A (en) | Jitter suppression circuit | |
JPH06132818A (ja) | 位相同期回路の誤動作防止回路 | |
US20060017512A1 (en) | Circuit for detecting phase errors and generating control signals and PLL using the same | |
US6330296B1 (en) | Delay-locked loop which includes a monitor to allow for proper alignment of signals | |
US5164684A (en) | Phased-locked oscillation circuit system with measure against shut-off of input clock | |
US6603300B2 (en) | Phase-detecting device | |
US11329656B2 (en) | Frequency synthesiser circuits | |
US20070237277A1 (en) | Method and Integrated Circuit for Controlling an Oscillator Signal | |
JP3356715B2 (ja) | Pll回路 | |
US6114889A (en) | Phase locked loop for recovering clock | |
JPH0734547B2 (ja) | ミューティング制御回路 | |
US7039148B1 (en) | Phase detector and signal locking system controller | |
JPH0459808B2 (ja) | ||
JPH07336219A (ja) | 適応型pll回路 | |
KR100273965B1 (ko) | 주파수위상동기루프 | |
JPH09331254A (ja) | Pll回路 | |
JPH0443716A (ja) | 周波数逓倍回路 | |
KR20050094180A (ko) | 동기 검출기를 구비한 위상 동기 루프 | |
JP2003347938A (ja) | Pll回路 | |
JPH11220390A (ja) | 位相同期ループ回路 | |
JP2000068829A (ja) | 周波数シンセサイザ回路 | |
JPH08125532A (ja) | 位相同期回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |