JPH06131898A - Memory test device - Google Patents
Memory test deviceInfo
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- JPH06131898A JPH06131898A JP4281684A JP28168492A JPH06131898A JP H06131898 A JPH06131898 A JP H06131898A JP 4281684 A JP4281684 A JP 4281684A JP 28168492 A JP28168492 A JP 28168492A JP H06131898 A JPH06131898 A JP H06131898A
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- address
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は例えば半導体集積回路
によって構成されるメモリの試験装置に関し、特に不良
解析装置の改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a testing device for a memory including, for example, a semiconductor integrated circuit, and more particularly to an improvement of a failure analysis device.
【０００２】[0002]
【従来の技術】図３に従来のメモリ試験装置の構成を示
す。図中１はパターン発生器を示す。このパターン発生
器１から試験パターンデータＰＤと、期待値パターンデ
ータＫＤとが出力される。試験パターンデータＰＤは波
形生成器２に与えられ、この波形生成器２で実波形に変
換され試験パターン信号として被試験メモリ３に与えら
れる。試験パターンデータＰＤにはアドレス信号が付加
されおり、そのアドレス信号によって被試験メモリ３が
アクセスされて試験パターン信号の書込と読出が行なわ
れる。2. Description of the Related Art FIG. 3 shows the configuration of a conventional memory test device. In the figure, 1 indicates a pattern generator. The pattern generator 1 outputs test pattern data PD and expected value pattern data KD. The test pattern data PD is given to the waveform generator 2, converted into an actual waveform by the waveform generator 2, and given to the memory under test 3 as a test pattern signal. An address signal is added to the test pattern data PD, and the memory under test 3 is accessed by the address signal to write and read the test pattern signal.
【０００３】被試験メモリ３から読出されたデータは論
理比較器４に与えられ、この論理比較器４において、パ
ターン発生器１から出力された期待値データＫＤと比較
される。論理比較器４の出力側に不良解析メモリ５が設
けられる。この不良解析メモリ５は被試験メモリ３と同
等のアドレス空間を有し、被試験メモリ３と同じアドレ
ス信号でアクセスされる。論理比較器４で不一致が検出
されると、不良解析メモリ５には不一致が発生したアド
レスに不良の発生を表わす「１」論理が書込まれる。The data read from the memory under test 3 is applied to the logical comparator 4 and compared with the expected value data KD output from the pattern generator 1. A failure analysis memory 5 is provided on the output side of the logical comparator 4. The failure analysis memory 5 has the same address space as the memory under test 3 and is accessed by the same address signal as the memory under test 3. When the logic comparator 4 detects a mismatch, the failure analysis memory 5 writes "1" logic indicating the occurrence of a failure at the address where the mismatch occurs.
【０００４】このように構成することにより、試験終了
後に不良解析メモリ５を読出し、「１」論理が書込まれ
たアドレスを読出すことにより、不良セルの位置を知る
ことができる。この不良解析のための一つの方法とし
て、表示器７に不良セルの位置をドット等によって表示
させる方法（この表示方法をフェイル・ビット・マップ
と称している）がある。このフェイル・ビット・マップ
によれば不良セルの位置をメモリ空間内の位置として表
示することができ、不良解析に都合がよい。With such a configuration, the position of the defective cell can be known by reading the failure analysis memory 5 after the test and reading the address in which the "1" logic is written. As one method for this failure analysis, there is a method of displaying the position of a defective cell on the display device 7 by dots or the like (this display method is called a fail bit map). According to this fail bit map, the position of the defective cell can be displayed as the position in the memory space, which is convenient for defect analysis.
【０００５】[0005]
【発明が解決しようとする課題】データ幅が１ビットの
メモリのフェイル・ビット・マップを表示させるには不
良解析メモリ５を読出し、これを表示器７の画面を使っ
て表示させればよい。然し乍らメモリのビット幅は２，
４，８，１６，３２ビットと多ビットである場合が多
い。このようにビット幅が多ビットの場合は表示器７の
画面をビット幅に応じて分割し、分割した表示領域に各
ビットのフェイル・ビット・マップを表示している。図
４は４ビットのビット幅を持つ場合のフェイル・ビット
・マップを示す。つまり不良解析メモリ５からＤ0 ，Ｄ
1 ，Ｄ2 ，Ｄ3 の４ビットのデータが読出される場合、
表示器７の画面は図４に示すように４つの領域７Ａ，７
Ｂ，７Ｃ，７Ｄに分割され、各領域７Ａ，７Ｂ，７Ｃ，
７Ｄに各ビットＤ0 ，Ｄ1 ，Ｄ 2 ，Ｄ3 のフェイル・ビ
ット・マップを表示させる。従ってデータ幅が８ビット
の場合は表示器７の画面を８分割し、１６ビットの場合
は画面を１６分割し、３２ビットの場合は画面を３２分
割し、各分割した領域内に各ビットのフェイル・ビット
・マップを表示させている。The data width is 1 bit.
It is not possible to display the fail bit map of memory.
Read the good analysis memory 5 and use it on the screen of the display unit 7.
Display it. However, the bit width of the memory is 2,
Many cases are 4, 8, 16, 32 bits and many bits
Yes. When the bit width is multi-bit like this, the display 7
The screen is divided according to the bit width, and each divided display area
The fail bit map of the bit is displayed. Figure
4 is a fail bit when the bit width is 4 bits
・ Show map. That is, from the failure analysis memory 5 to D0, D
1, D2, D3When 4-bit data of is read,
The screen of the display 7 has four areas 7A and 7A as shown in FIG.
B, 7C, 7D are divided into areas 7A, 7B, 7C,
Each bit D in 7D0, D1, D 2, D3Fail Bi
Display the output map. Therefore, the data width is 8 bits
In case of, the screen of display 7 is divided into 8 and 16 bits
Divides the screen into 16 parts, and if it is 32 bits, the screen is divided into 32 minutes.
Fail bit of each bit in each divided area
・ The map is displayed.
【０００６】このように多ビットのビット幅を持つデー
タのフェイル・ビット・マップを表示させるには従来は
不良解析メモリ５と表示器７の間に演算処理装置６を設
け、この演算処理装置６によって不良解析メモリ５から
読出されるデータの各ビットの情報を表示器７の各領域
７Ａ〜７Ｄ内の位置に対応付けしてアドレス変換してバ
ッファメモリ６Ａ等に書込み、このバッファメモリ６Ａ
から読出して表示するようにしている。このアドレス変
換のための演算処理はソフトウェアによって処理してい
るためフェイル・ビット・マップが得られるまでに時間
が掛かる欠点がある。In order to display a fail bit map of data having a bit width of multiple bits, an arithmetic processing unit 6 is conventionally provided between the failure analysis memory 5 and the display unit 7, and the arithmetic processing unit 6 is used. The information of each bit of the data read from the failure analysis memory 5 is associated with the position in each of the areas 7A to 7D of the display 7 and the address is converted and written in the buffer memory 6A or the like.
It is read from and displayed. Since the arithmetic processing for this address conversion is processed by software, there is a drawback that it takes time until the fail bit map is obtained.
【０００７】この発明の目的は多ビットのビット幅を持
つデータでも短時間にフェイル・ビット・マップを表示
させることができるメモリ試験装置を提供しようとする
ものである。An object of the present invention is to provide a memory test device capable of displaying a fail bit map in a short time even with data having a bit width of multiple bits.
【０００８】[0008]
【課題を解決するための手段】この発明では被試験メモ
リのビット幅をＮビットとした場合、被試験メモリのア
ドレス領域のＮ倍のアドレス領域を発生するアドレス発
生器を設け、このアドレス発生器からアドレス信号を先
頭アドレスから最終アドレスまで発生させる。バッファ
メモリとしては被試験メモリのアドレス領域のＮ倍の容
量を持つメモリによって構成し、このメモリの先頭アド
レスから最終アドレスまでを順次アクセスする。According to the present invention, when the bit width of the memory under test is N bits, an address generator for generating an address area N times as large as the address area of the memory under test is provided. To generate an address signal from the first address to the last address. The buffer memory is composed of a memory having a capacity N times as large as the address area of the memory under test, and sequentially accesses from the first address to the last address of this memory.
【０００９】Ｎ倍のアドレス領域を持つアドレス信号を
不良解析メモリに与えることによって、不良解析メモリ
は全アドレス領域をＮ回読出される。不良解析メモリを
Ｎ回読出す間に各ビットのデータを選択して取出し、バ
ッファメモリに書込むように構成する。このように構成
することにより、バッファメモリにはＮ分割された領域
に不良解析メモリの各ビットの不良を表わすデータが書
き込まれるから、このバッファメモリを読出して表示器
に表示させることにより、一画面がＮ分割されたフェイ
ル・ビット・マップが表示される。このように、この発
明によれば不良解析メモリをビット幅Ｎ回だけ繰返し読
出すだけでバッファメモリにはＮ分割した各記憶領域に
不良解析メモリの各ビットの不良を表わすデータが書込
まれる。よって短時間にフェイル・ビット・マップを得
ることができる。By supplying an address signal having an address area of N times to the failure analysis memory, the failure analysis memory can read the entire address area N times. While reading the failure analysis memory N times, the data of each bit is selected, taken out, and written in the buffer memory. With this configuration, since data representing a defect of each bit of the defect analysis memory is written in the N-divided area in the buffer memory, the buffer memory is read out and displayed on the display unit to display one screen. A N-divided fail bit map is displayed. As described above, according to the present invention, the data representing the defect of each bit of the failure analysis memory is written in each storage area divided into N in the buffer memory only by repeatedly reading the failure analysis memory N times in bit width. Therefore, the fail bit map can be obtained in a short time.
【００１０】[0010]
【実施例】図１にこの発明の一実施例を示す。図３と対
応する部分には同一符号を付して示す。この例では被試
験メモリ３はビット幅が４ビットの場合を示す。従って
不良解析メモリ５は４ビットのビット幅を持つメモリに
よって構成される。この発明においては不良解析メモリ
５の出力側にビット選択器８を設け、このビット選択器
８によって不良解析メモリ５から読出される４ビット
（Ｄ0 ，Ｄ1，Ｄ2 ，Ｄ3 ）のデータの中の１ビットの
データを選択してバッファメモリ９に与えるように構成
する。データ選択器８におけるビットの選択は不良解析
メモリ５の全領域を１回読出す毎に選択するビットをＤ
0 ，Ｄ1 ，Ｄ2 ，Ｄ3 の順に１ビットずつずらす制御が
行なわれる。FIG. 1 shows an embodiment of the present invention. Portions corresponding to those in FIG. 3 are designated by the same reference numerals. In this example, the memory under test 3 has a bit width of 4 bits. Therefore, the failure analysis memory 5 is composed of a memory having a bit width of 4 bits. In the present invention, a bit selector 8 is provided on the output side of the failure analysis memory 5, and 4-bit (D 0 , D 1 , D 2 , D 3 ) data read from the failure analysis memory 5 by the bit selector 8 is used. 1-bit data is selected and given to the buffer memory 9. The bit selection in the data selector 8 is performed by selecting the bit selected every time the entire area of the failure analysis memory 5 is read once.
The control is performed so as to shift by 1 bit in the order of 0 , D 1 , D 2 , and D 3 .
【００１１】このビット切替制御はアドレス選択器１２
によって選択した２ビットのアドレス信号Ａx とＡY に
よって制御することができる。この２ビットのアドレス
信号ＡX ，ＡY は被試験メモリ３及び不良解析メモリ５
に与えるアドレス信号ａx ，ａy の上位に付加されて試
験パターン発生器１から出力される。このアドレス信号
Ａx ，ＡY が付加されることによって試験パターン発生
器１から出力されるアドレス信号ＡＡX ，ＡＡY は被試
験メモリ３及び不良解析メモリ５のアドレス領域のＮ＝
４倍のアドレス領域を持つことになる。不良解析メモリ
５に不良データを取込んだ後の状態においてこの４倍の
アドレス領域を先頭アドレスから最終アドレスまで発生
させると不良解析メモリ５は自己のアドレス領域を４回
読出されることになる。このとき上位２ビットのアドレ
ス信号ＡX ，ＡY は（０，０），（０，１），（１，
０）、（１，１）と変化する。アドレス信号ＡX ，ＡY
が（０，０）のときビット選択器８は不良解析メモリ５
から読出される４ビットのデータの中のＤ0 のビットを
選択してバッファメモリ９に与える。アドレス信号
Ａ X ，ＡY が（０，１）に変化したときビット選択器８
はＤ1 のビットを選択してバッファメモリ９に与える。
アドレス信号ＡX ，ＡY が（１，０）のときビット選択
器８はＤ2 のビットを選択し、アドレス信号ＡX ，ＡY
が（１，１）のときビット選択器８はＤ3 のビットを選
択してバッファメモリ９に与える。This bit switching control is performed by the address selector 12
2-bit address signal A selected byxAnd AYTo
Therefore, it can be controlled. This 2-bit address
Signal AX, AYIs the memory under test 3 and the failure analysis memory 5
Address signal a given tox, AyAdded to the top of
It is output from the test pattern generator 1. This address signal
Ax, AYTest pattern is generated by adding
Address signal AA output from the instrument 1X, AAYIs tested
N = in the address areas of the test memory 3 and the failure analysis memory 5
It will have four times the address area. Failure analysis memory
In the state after taking bad data into 5,
Generates address area from start address to end address
Then, the failure analysis memory 5 sets its own address area four times.
Will be read. At this time, the address of the upper 2 bits
Signal AX, AYIs (0,0), (0,1), (1,
0) and (1, 1). Address signal AX, AY
Is (0, 0), the bit selector 8 is the failure analysis memory 5
D in 4-bit data read from0A bit of
It is selected and given to the buffer memory 9. Address signal
A X, AYBit selector 8 when changes to (0, 1)
Is D1Bit is selected and given to the buffer memory 9.
Address signal AX, AYBit selection when is (1, 0)
Vessel 8 is D2Of the address signal AX, AY
Is (1, 1), the bit selector 83Choose a bit of
It is selected and given to the buffer memory 9.
【００１２】アドレス選択器１１はパターン発生器１か
ら出力されるアドレス信号ＡＡX ，ＡＡY の中の上位２
ビットを除く下位のアドレス信号ａx ，ａy を選択して
不良解析メモリ５に与える。従って上位２ビットのアド
レス信号ＡX ，ＡY が（０，０）〜（１，１）に変化す
る間に不良解析メモリ５は全領域を４回読出されること
になり、各読出回毎に各ビットＤ0 ，Ｄ1 ，Ｄ2 ，Ｄ3
が選択されてバッファメモリ９に書込まれる。The address selector 11 is the upper two of the address signals AA X and AA Y output from the pattern generator 1.
The lower address signals a x and a y excluding bits are selected and given to the failure analysis memory 5. Therefore, the entire area of the failure analysis memory 5 is read four times while the address signals A X and A Y of the upper 2 bits change from (0,0) to (1,1). Each bit D 0 , D 1 , D 2 , D 3
Is selected and written in the buffer memory 9.
【００１３】バッファメモリ９は不良解析メモリ５のア
ドレス領域のＮ＝４倍のアドレス領域をもつメモリによ
って構成される。従ってこのバッファメモリ９のアドレ
ス入力端子Ａinにはパターン発生器１から出力されるア
ドレス信号の全て（ＡＡX ，ＡＡY ）が与えられ、この
アドレス信号ＡＡX ，ＡＡY によってバッファメモリ９
の全アドレスがアクセスされ、不良を表わすデータが不
良解析メモリ５から出力される毎にその存在が書込まれ
る。The buffer memory 9 is composed of a memory having an address area N = 4 times the address area of the failure analysis memory 5. Therefore, all the address signals (AA X , AA Y ) output from the pattern generator 1 are given to the address input terminal Ain of the buffer memory 9, and the buffer memory 9 is supplied by these address signals AA X , AA Y.
Every time the address is accessed and data representing a defect is output from the defect analysis memory 5, its existence is written.
【００１４】図２はバッファメモリ９に書込まれた各ビ
ットＤ0 〜Ｄ3 のデータの記憶内容を示す。バッファメ
モリ９の各領域９Ａ，９Ｂ，９Ｃ，９Ｄに不良解析メモ
リ５から読出された各ビットＤ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 の
データが書込まれる。従って表示器７にはバッファメモ
リ９の先頭アドレスから最終アドレスまでを順次読出し
て与えることにより各ビット毎に分離したフェイル・ビ
ット・マップを表示させることができる。FIG. 2 shows the stored contents of the data of the respective bits D 0 to D 3 written in the buffer memory 9. The data of each bit D 0 , D 1 , D 2 , D 3 read from the failure analysis memory 5 is written in each area 9A, 9B, 9C, 9D of the buffer memory 9. Therefore, the fail bit map separated for each bit can be displayed on the display device 7 by sequentially reading and giving the start address to the end address of the buffer memory 9.
【００１５】[0015]
【発明の効果】以上説明したように、この発明によれば
演算動作することなく、単に不良解析メモリ５をそのビ
ット幅Ｎの回数分だけ繰返して読出すだけで、バッファ
メモリ９にビット毎に分離して不良データを書込むこと
ができる。メモリのアドレスを＋１ずつインクリメント
して読出す動作は高速で実行することができるから、従
来のように演算処理によってフェイル・ビット・マップ
を作製する時間と比較して短時間にフェイル・ビット・
マップを得ることができ、不良解析に要する時間を短縮
できる利点が得られる。As described above, according to the present invention, it is possible to read the defect analysis memory 5 by the number of times corresponding to the bit width N of the defect analysis memory 5 without performing any operation, and to read the data in the buffer memory 9 bit by bit. Bad data can be written separately. Since the operation of incrementing the memory address by +1 and reading it can be executed at high speed, the fail bit map can be shortened in a short time as compared with the time required to create the fail bit map by the conventional arithmetic processing.
The advantage is that the map can be obtained and the time required for failure analysis can be shortened.
【図１】この発明の一実施例を示すブロック図。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】この発明の動作を説明するための図。FIG. 2 is a diagram for explaining the operation of the present invention.
【図３】従来の技術を説明するためのブロック図。FIG. 3 is a block diagram for explaining a conventional technique.
【図４】表示器に表示したフェイル・ビット・マップの
１例を説明するための正面図。FIG. 4 is a front view for explaining an example of a fail bit map displayed on a display.
１ パターン発生器 ２ 波形生成器 ３ 被試験メモリ ４ 論理比較器 ５ 不良解析メモリ ６ 演算処理装置 ７ 表示器 ８ ビット選択器 ９ バッファメモリ １１，１２ アドレス選択器 1 Pattern Generator 2 Waveform Generator 3 Memory Under Test 4 Logical Comparator 5 Failure Analysis Memory 6 Arithmetic Processing Unit 7 Display 8 Bit Selector 9 Buffer Memory 11 and 12 Address Selector
Claims (1)
試験し、不良セルの位置を表示器にフェイル・ビット・
マップとして表示することができるメモリ試験装置にお
いて、 パターン発生器に不良解析メモリに与えるアドレス信号
にＮ倍のアドレス空間を発生させる機能を設け、このＮ
倍のアドレス空間を持つアドレス信号によって不良解析
メモリの全領域をＮ回読出すように構成し、不良解析メ
モリをＮ回読出す間に不良解析メモリから読出される読
出データを１ビットずつずらしながら取出すビット選択
器を設け、このビット選択器で選択して取出した各ビッ
トのデータを不良解析メモリのアドレス空間よりＮ倍の
アドレス空間を持つバッファメモリに書込むように構成
したことを特徴とするメモリ試験装置。1. A memory having a bit width N of a plurality of bits is tested, and the position of a defective cell is displayed on a display as a fail bit.
In a memory testing device that can be displayed as a map, the pattern generator is provided with a function of generating N times as many address spaces as the address signals given to the failure analysis memory.
A bit which is configured to read the entire area of the failure analysis memory N times by an address signal having a double address space, and which fetches the read data read from the failure analysis memory while shifting it by 1 bit while reading the failure analysis memory N times. A memory test characterized in that a selector is provided and the data of each bit selected and extracted by the bit selector is written into a buffer memory having an address space N times as large as the address space of the failure analysis memory. apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4281684A JPH06131898A (en) | 1992-10-20 | 1992-10-20 | Memory test device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4281684A JPH06131898A (en) | 1992-10-20 | 1992-10-20 | Memory test device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131898A true JPH06131898A (en) | 1994-05-13 |
Family
ID=17642547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4281684A Withdrawn JPH06131898A (en) | 1992-10-20 | 1992-10-20 | Memory test device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131898A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100330174B1 (en) * | 2000-04-04 | 2002-03-28 | 장대훈 | Device and method for testing of NAND type flash memory |
-
1992
- 1992-10-20 JP JP4281684A patent/JPH06131898A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100330174B1 (en) * | 2000-04-04 | 2002-03-28 | 장대훈 | Device and method for testing of NAND type flash memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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