JPH1021150A - Memory test circuit - Google Patents
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- JPH1021150A JPH1021150A JP8176860A JP17686096A JPH1021150A JP H1021150 A JPH1021150 A JP H1021150A JP 8176860 A JP8176860 A JP 8176860A JP 17686096 A JP17686096 A JP 17686096A JP H1021150 A JPH1021150 A JP H1021150A
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- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は大規模集積回路（Ｌ
ＳＩ）に内蔵されているメモリ、例えば読出し専用メモ
リ（以下ＲＯＭと称する）と書込み読出し可能なメモリ
（以下ＲＡＭと称する）ののテストをするためのテスト
回路に関するものである。The present invention relates to a large scale integrated circuit (L).
The present invention relates to a test circuit for testing a memory incorporated in an SI, for example, a read-only memory (hereinafter referred to as a ROM) and a writable / readable memory (hereinafter referred to as a RAM).
【０００２】[0002]
【従来の技術】図７は第１の従来例のＲＯＭとＲＡＭの
テスト回路の構造を示すブロック図である。ＲＯＭ４１
０（４ビットアドレス入力、４ビットデータ出力）をテ
ストする場合には、外部入力端子４０１〜４０４からテ
スト用ＲＯＭアドレス信号を入力し、外部入力端子４０
５からテスト用ＲＯＭプリチャージ信号を入力する。そ
して、通常動作時のＲＯＭアドレス信号４０６とＲＯＭ
プリチャージ信号４０７とを、ＲＯＭテストモード信号
４０９が印加されるセレクタ４０８により前記の各テス
ト用信号に切り替える。外部入力端子４０１〜４０４か
ら入力されたテスト用ＲＯＭアドレス信号に対するＲＯ
Ｍ４１０のデータ信号と、通常動作時の出力信号とをＲ
ＯＭテストモード信号４０９を印加してセレクタ４１２
により切り替えることによって外部出力端子４１３〜４
１６にＲＯＭ４１０のデータ信号を出力させてテストを
行う。2. Description of the Related Art FIG. 7 is a block diagram showing a structure of a first conventional ROM and RAM test circuit. ROM41
When testing 0 (4-bit address input, 4-bit data output), a test ROM address signal is input from the external input terminals 401 to 404 and the external input terminal 40
5, a test ROM precharge signal is input. The ROM address signal 406 during normal operation and the ROM
The precharge signal 407 is switched to each of the test signals by the selector 408 to which the ROM test mode signal 409 is applied. RO for test ROM address signal input from external input terminals 401 to 404
The data signal of M410 and the output signal during normal operation are represented by R
By applying the OM test mode signal 409 to the selector 412
The external output terminals 413 to 4
A test is performed by causing the data signal of the ROM 410 to be output to the CPU 16.
【０００３】また、ＲＡＭ４３３（４ビットアドレス入
力、４ビットデータ出力）をテストする場合には、外部
入力端子４１７〜４２０からテスト用ＲＡＭアドレス信
号を入力し、外部入力端子４２１〜４２４からテスト用
ＲＡＭデータ信号を入力する。また、外部入力端子４２
５からテスト用ＲＡＭプリチャージ信号を入力し、外部
入力端子４２６からテスト用ＲＡＭリード／ライト信号
を入力する。そして通常動作時のＲＡＭデータ信号４２
７、ＲＡＭアドレス信号４２８、ＲＡＭプリチャージ信
号４２９及びＲＡＭリード／ライト信号４３０をＲＡＭ
テストモード信号４３２が印加されるセレクタ４３１に
より前記の各テスト用信号に切り替える。外部入力端子
４１７〜４２０から入力されたテスト用ＲＡＭアドレス
信号の示すアドレスに対し、ＲＡＭ４３３に外部入力端
子４２１〜４２４から入力されたテスト用ＲＡＭデータ
信号をライトした後、ＲＡＭ４３３のデータ信号をリー
ドする。そして上記のデータ信号と通常動作時の出力信
号４３４とを、ＲＡＭテストモード信号４３２を印加し
てセレクタ４３５により切り替えることによって外部出
力端子４３６〜４３９にＲＡＭ４３３のデータ信号を出
力させてＲＡＭのテストを行っていた。When testing the RAM 433 (4-bit address input, 4-bit data output), a test RAM address signal is input from the external input terminals 417 to 420, and the test RAM address signal is input from the external input terminals 421 to 424. Input data signal. Also, the external input terminal 42
5, a test RAM precharge signal is input, and a test RAM read / write signal is input from an external input terminal 426. The RAM data signal 42 during normal operation
7, RAM address signal 428, RAM precharge signal 429 and RAM read / write signal 430
The selector 431 to which the test mode signal 432 is applied switches to the above-described test signals. After the test RAM data signal input from the external input terminals 421 to 424 is written to the RAM 433 for the address indicated by the test RAM address signal input from the external input terminals 417 to 420, the data signal of the RAM 433 is read. . The data signal and the output signal 434 in the normal operation are switched by the selector 435 by applying the RAM test mode signal 432 to output the data signal of the RAM 433 to the external output terminals 436 to 439, thereby performing the RAM test. I was going.
【０００４】次に、図８は第２の従来例のＲＯＭとＲＡ
Ｍのテスト回路の構造を示すブロック図である。ＲＯＭ
５０９（４ビットアドレス入力、４ビットデータ出力）
をテストする場合には、外部入力端子５０１からテスト
用ＲＯＭアドレス信号を入力し、外部入力端子５０３か
ら入力されるテスト用クロックにより４ビットのシリア
ル−パラレル変換レジスタ５０４でラッチする。外部入
力端子５０２からテスト用ＲＯＭプリチャージ信号を入
力する。そして上記の各テスト用信号と、通常動作時の
ＲＯＭアドレス信号５０５及びＲＯＭプリチャージ信号
５０６とを、ＲＯＭテストモード信号５０８が印加され
るセレクタ５０７によりそれぞれ切り替える。入力され
たシリアル−パラレル変換レジスタ５０４のテスト用Ｒ
ＯＭアドレス信号に対するＲＯＭ５０９のデータ信号を
４ビットのパラレル−シリアル変換レジスタ５１０に出
力し、外部入力端子５０３から入力されるテスト用クロ
ックによりラッチする。次に外部入力端子５１４から入
力される制御信号で制御することでパラレル−シリアル
変換レジスタ５１０のデータを外部入力端子５０３から
入力されるテスト用クロックによりシリアル出力する。
そしてパラレル−シリアル変換レジスタ５１０のデータ
信号と通常動作時の出力信号５１１とを、ＲＯＭテスト
モード信号５０８が印加されるセレクタ５１２により切
り替えることによって外部出力端子５１３にＲＯＭ５０
９のデータ信号を出力させてテストを行っていた。FIG. 8 shows a second conventional ROM and RA.
FIG. 3 is a block diagram illustrating a structure of an M test circuit. ROM
509 (4-bit address input, 4-bit data output)
Is tested, a test ROM address signal is input from the external input terminal 501, and latched by the 4-bit serial-parallel conversion register 504 according to the test clock input from the external input terminal 503. A test ROM precharge signal is input from the external input terminal 502. Then, each of the above-described test signals and the ROM address signal 505 and the ROM precharge signal 506 in the normal operation are switched by the selector 507 to which the ROM test mode signal 508 is applied. Test R of the input serial-parallel conversion register 504
The data signal of the ROM 509 corresponding to the OM address signal is output to the 4-bit parallel-serial conversion register 510 and latched by the test clock input from the external input terminal 503. Next, by controlling with a control signal input from the external input terminal 514, the data of the parallel-serial conversion register 510 is serially output by a test clock input from the external input terminal 503.
By switching the data signal of the parallel-serial conversion register 510 and the output signal 511 during normal operation by the selector 512 to which the ROM test mode signal 508 is applied, the ROM 50 is connected to the external output terminal 513.
The test was performed by outputting 9 data signals.
【０００５】また、ＲＡＭ５２５（４ビットアドレス入
力、４ビットデータ出力）をテストする場合には、外部
入力端子５０１と外部入力端子５１７から、それぞれテ
スト用ＲＡＭアドレス信号とテスト用ＲＡＭデータ信号
を入力する。そして外部入力端子５０３から入力される
テスト用クロックにより、それぞれ４ビットのシリアル
−パラレル変換レジスタ５０４と４ビットのシリアル−
パラレル変換レジスタ５１８でラッチする。外部入力端
子５１６からテスト用ＲＡＭプリチャージ信号を入力
し、外部入力端子５１７からテスト用ＲＡＭリード／ラ
イト信号を入力する。上記の各テスト用の信号と通常動
作時のＲＡＭデータ信号５１９、ＲＡＭアドレス信号５
２０、ＲＡＭプリチャージ信号５２１及びＲＡＭリード
／ライト信号５２２とを、ＲＡＭテストモード信号５２
４が印加されるセレクタ５２３によりそれぞれ切り替え
る。シリアル−パラレル変換レジスタ５０４が示したテ
スト用ＲＡＭアドレス信号に対し、ＲＡＭ５２３にシリ
アル−パラレル変換レジスタ５１８のテスト用ＲＡＭデ
ータ信号をライトした後、ＲＡＭ５２３のデータ信号を
リードする。このデータ信号を４ビットのパラレル−シ
リアル変換レジスタ５２６に出力して外部入力端子５０
３から入力されるテスト用クロックでラッチし、外部入
力端子５１４から入力される制御信号で制御することに
よって、パラレル−シリアル変換レジスタ５２６のデー
タを外部入力端子５０３から入力されるテスト用クロッ
クによりシリアル出力する。そしてパラレル−シリアル
変換レジスタ５２６のデータ信号と通常動作時の出力信
号５２７とを、ＲＡＭテストモード信号５２４を印加し
てセレクタ５２８により切り替えることで外部出力端子
５２９にＲＡＭ５２５のデータ信号を出力させてテスト
を行っていた。When testing the RAM 525 (4-bit address input, 4-bit data output), a test RAM address signal and a test RAM data signal are input from the external input terminal 501 and the external input terminal 517, respectively. . A 4-bit serial-to-parallel conversion register 504 and a 4-bit serial-to-parallel
It is latched by the parallel conversion register 518. A test RAM precharge signal is input from the external input terminal 516, and a test RAM read / write signal is input from the external input terminal 517. The above test signals, the RAM data signal 519 during normal operation, and the RAM address signal 5
20, RAM precharge signal 521 and RAM read / write signal 522
4 is switched by the selector 523 to which 4 is applied. After writing the test RAM data signal of the serial-parallel conversion register 518 to the RAM 523 in response to the test RAM address signal indicated by the serial-parallel conversion register 504, the data signal of the RAM 523 is read. This data signal is output to a 4-bit parallel-serial conversion register 526, and the external input terminal 50
3 is latched by the test clock input from the external input terminal 514 and controlled by the control signal input from the external input terminal 514, so that the data of the parallel-serial conversion register 526 is serialized by the test clock input from the external input terminal 503. Output. The data signal of the RAM 525 is output to the external output terminal 529 by switching the data signal of the parallel-serial conversion register 526 and the output signal 527 at the time of normal operation by the selector 528 by applying the RAM test mode signal 524. Had gone.
【０００６】[0006]
【発明が解決しようとする課題】第１の従来例のメモリ
テスト回路においては、ＲＯＭ及びＲＡＭの構成により
外部入出力端子の数が増加する。外部入出力端子の数に
制限があり絶対量が不足しているＬＳＩにおいては、テ
スト用に多数の外部入出力端子を設けることが困難であ
るため、テスト用の外部入出力端子数の削減が要求され
ている。In the first conventional memory test circuit, the number of external input / output terminals increases due to the configuration of the ROM and the RAM. In an LSI with a limited number of external input / output terminals and an insufficient absolute amount, it is difficult to provide a large number of external input / output terminals for testing. Has been requested.
【０００７】また、第２の従来例のテスト回路において
は、テスト用アドレス入力とテスト用データ入力にシリ
アル−パラレル変換レジスタを必要とし、かつデータ出
力にパラレル−シリアル変換レジスタを必要とするた
め、テスト時間が増加する。In the second conventional test circuit, a serial-parallel conversion register is required for a test address input and a test data input, and a parallel-serial conversion register is required for a data output. Test time increases.
【０００８】本発明は上記の両従来例の問題点を解決す
るためのもので、テスト用の外部端子が少なくかつテス
ト時間が削減されるテスト回路を提供することを目的と
する。An object of the present invention is to solve the above-mentioned problems of the prior arts and to provide a test circuit having a small number of external test terminals and a reduced test time.
【０００９】[0009]
【課題を解決するための手段】本発明のメモリテスト回
路は、第１の外部入力端子から入力されるテスト用クロ
ックで動作するカウンタの値に基づきテスト用メモリ制
御信号を生成する制御回路を有している。そして第２の
入力端子から入力されるメモリテスト用データをシリア
ル−パラレル変換レジスタでラッチして、制御回路で生
成されたテスト用メモリ制御信号に基づきメモリから出
力される出力データとシリアル−パラレル変換レジスタ
の出力データとの一致を一致回路で検出することにより
メモリのテストを行う。A memory test circuit according to the present invention has a control circuit for generating a test memory control signal based on a value of a counter operated by a test clock input from a first external input terminal. doing. The memory test data input from the second input terminal is latched by a serial-parallel conversion register, and the output data output from the memory and the serial-parallel conversion are output based on the test memory control signal generated by the control circuit. The memory is tested by detecting the coincidence with the output data of the register by the coincidence circuit.
【００１０】[0010]
【発明の実施の形態】本発明のメモリテスト回路は、第
１の外部入力端子から入力されるテスト用クロックで動
作するカウンタと、テスト用クロックで第２の外部入力
端子から入力されるＲＯＭのテスト用データ信号をラッ
チするシリアル−パラレル変換レジスタと、カウンタの
値に基づきテスト用ＲＯＭ制御信号を生成する制御回路
と、テスト用ＲＯＭ制御信号または通常動作時のＲＯＭ
制御信号のいずれかを選択するセレクタと、ＲＯＭの出
力データ信号とシリアル−パラレル変換レジスタのデー
タ信号の一致を検出する一致回路を有し、一致回路の出
力によりＲＯＭのテストが可能となる構成を有してい
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS A memory test circuit according to the present invention comprises a counter which operates with a test clock input from a first external input terminal, and a ROM which is input from a second external input terminal with a test clock. A serial-parallel conversion register for latching a test data signal, a control circuit for generating a test ROM control signal based on a counter value, and a test ROM control signal or a ROM for normal operation
A selector for selecting one of the control signals; and a matching circuit for detecting a match between the output data signal of the ROM and the data signal of the serial-parallel conversion register. The output of the matching circuit enables a ROM test. Have.
【００１１】またメモリテスト回路は、第１の外部端子
から入力されるテスト用クロックで動作するカウンタ
と、テスト用クロックで第２の外部入力端子から入力さ
れるデータをラッチするシリアル−パラレル変換レジス
タと、カウンタの値に基づきテスト用ＲＡＭ制御信号を
生成する制御回路と、シリアル−パラレル変換レジスタ
のデータ信号または常動作時のＲＡＭデータ信号のいず
れかを選択する第１のセレクタと、テスト用ＲＡＭ制御
信号または通常動作時のＲＡＭ制御信号のいずれかを選
択する第２のセレクタと、ＲＡＭの出力データ信号とシ
リアル−パラレル変換レジスタのデータ信号の一致を検
出する一致回路を有し、一致回路の出力によりＲＡＭの
テストが可能となる構成を有している。The memory test circuit includes a counter that operates with a test clock input from a first external terminal, and a serial-parallel conversion register that latches data input from a second external input terminal with the test clock. A control circuit for generating a test RAM control signal based on the value of the counter; a first selector for selecting either a data signal of a serial-parallel conversion register or a RAM data signal during normal operation; A second selector for selecting either a control signal or a RAM control signal during normal operation; and a matching circuit for detecting a match between the output data signal of the RAM and the data signal of the serial-parallel conversion register. It has a configuration that allows testing of the RAM by output.
【００１２】さらにメモリテスト回路は、内部にＲＯＭ
とＲＡＭを有するＬＳＩのテスト回路の第１の外部入力
端子から入力されるテスト用クロックで動作するカウン
タと、前記テスト用クロックで、第２の外部入力端子か
ら入力される前記ＲＡＭのテスト用データ信号をラッチ
するシリアル−パラレル変換レジスタと、前記カウンタ
の値に基づき前記ＲＡＭと前記ＲＯＭのテスト用制御信
号を生成する制御回路と、前記シリアル−パラレル変換
レジスタのデータ信号と前記ＲＡＭの通常動作時の入力
データ信号のいずれかを選択する第１のセレクタと、前
記ＲＡＭのテスト用制御信号と前記ＲＡＭの通常動作時
の制御信号のいずれかを選択する第２のセレクタと、前
記ＲＯＭのテスト用制御信号と前記ＲＯＭの通常動作時
の制御信号のいずれかを選択する第３のセレクタと、前
記ＲＯＭのテストデータ信号を前記シリアル−パラレル
変換レジスタに入力し、次に前記シリアル−パラレル変
換レジスタのテスト用データ信号を前記ＲＡＭに書込
み、前記ＲＡＭの出力データ信号と前記ＲＯＭの出力デ
ータ信号の各アドレスを検出して前記ＲＯＭとＲＡＭの
データを同時に読出して両者の一致を検出する一致回路
とを有し、一致回路の出力によりＲＯＭとＲＡＭのテス
トが同時に可能となる構成を有している。Further, the memory test circuit has a ROM
And a counter operating with a test clock input from a first external input terminal of an LSI test circuit having a RAM and a test data of the RAM input from a second external input terminal with the test clock A serial-parallel conversion register for latching a signal, a control circuit for generating a test control signal for the RAM and the ROM based on the value of the counter, and a data signal of the serial-parallel conversion register and a normal operation of the RAM A first selector for selecting one of the input data signals, a second selector for selecting one of a control signal for testing the RAM and a control signal for a normal operation of the RAM, and a selector for testing the ROM. A third selector for selecting one of a control signal and a control signal during a normal operation of the ROM; Data signal is input to the serial-to-parallel conversion register, and then a test data signal of the serial-to-parallel conversion register is written to the RAM, and each address of the output data signal of the RAM and the output data signal of the ROM is written. A matching circuit for detecting and reading the data of the ROM and RAM at the same time to detect a match between the two; and having a configuration in which a test of the ROM and the RAM can be simultaneously performed by an output of the matching circuit.
【００１３】[0013]
【実施例】以下、本発明の実施例について、図１ないし
図６を用いて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS.
【００１４】《実施例１》図１は実施例１のＲＯＭのテ
スト回路のブロック図であり、この回路がＬＳＩの中に
組み込まれている。図１において、外部入力端子１０１
と１０２はそれぞれテスト用クロック入力端子とテスト
用データ入力端子である。カウンタ１０３は３ビットカ
ウンタである。レジスタ１０４は４ビットのシリアル−
パラレル変換レジスタである。ＲＯＭ制御回路１０５か
らテスト用ＲＯＭアドレス信号１０６とテスト用ＲＯＭ
プリチャージ信号１０７が出力される。通常動作時のＲ
ＯＭアドレス信号１０８とＲＯＭプリチャージ信号１０
９はセレクタ１１０に入力される。ＲＯＭテストモード
信号１１１はセレクタ１１０と１１５に入力される。Ｒ
ＯＭ（４ビットアドレス入力、４ビットデータ出力）１
１２は被テストメモリである。１１３は一致回路であ
る。通常動作時の出力信号１１４はセレクタ１１５に入
力される。外部出力端子１１６はテスト用出力端子であ
る。FIG. 1 is a block diagram of a ROM test circuit according to a first embodiment. This circuit is incorporated in an LSI. In FIG. 1, an external input terminal 101
And 102 are a test clock input terminal and a test data input terminal, respectively. The counter 103 is a 3-bit counter. The register 104 is a 4-bit serial-
This is a parallel conversion register. A test ROM address signal 106 from the ROM control circuit 105 and a test ROM
A precharge signal 107 is output. R during normal operation
OM address signal 108 and ROM precharge signal 10
9 is input to the selector 110. The ROM test mode signal 111 is input to the selectors 110 and 115. R
OM (4-bit address input, 4-bit data output) 1
Reference numeral 12 denotes a memory under test. 113 is a coincidence circuit. The output signal 114 during normal operation is input to the selector 115. The external output terminal 116 is a test output terminal.
【００１５】以上のように構成されたＬＳＩのＲＯＭの
テスト回路について、以下、図４の波形図を参照して動
作を述べる。ＬＳＩのテスト時に外部入力端子１０１よ
りテスト用クロック（図４のｂ）を入力する。カウンタ
１０３は、ＲＯＭテストモード信号１１１（図４のａ）
がＬレベルの時に、外部入力端子１０１より入力された
テスト用クロックをカウントする。カウンタ１０３の値
は「００１」、「０１０」、「０１１」、「１００」の
ように変化し、このカウント動作が繰り返される（図４
のｃ）。ＲＯＭ制御回路１０５は４ビットのカウンタを
含み、カウンタ１０３の値が「１００」の時に、この４
ビットのカウンタは外部入力端子１０１より入力される
テスト用クロックに同期してカウントアップし、テスト
用ＲＯＭアドレス信号１０６（図４のｄ）を生成する。
また、ＲＯＭ制御回路１０５は、カウンタ１０３の値が
「０１０」の時のデコード信号を外部入力端子１０１よ
り入力されたテスト用クロックに同期させ、テスト用Ｒ
ＯＭプリチャージ信号１０７（図４のｅ）を生成する。
シリアル−パラレル変換レジスタ１０４は、外部入力端
子１０１より入力されたテスト用クロックにより、外部
入力端子１０２より入力されたテスト用ＲＯＭデータの
期待値（ＲＯＭ１１２に記憶されたデータに等しいも
の）をラッチする。セレクタ１１０は、ＲＯＭテストモ
ード信号１１１がＬレベルの時に、テスト用ＲＯＭアド
レス信号１０６とテスト用ＲＯＭプリチャージ信号１０
７を選択してテスト対象のＲＯＭ１１２に出力する。Ｒ
ＯＭ１１２は、セレクタ１１０の出力のテスト用ＲＯＭ
アドレス信号１０６により、指定されたアドレスのデー
タ信号をアドレス「００００」から順に出力する（図４
のｆ）。ＲＯＭ１１２のデータ信号（図４のｆ）とシリ
アル−パラレル変換レジスタ１０４のデータ信号（図４
のｇ）は一致回路１１３に入力され、データの一致又は
不一致を検出する。セレクタ１１５はＲＯＭテストモー
ド信号１１１がＬレベルの時に、一致回路１１３の出力
信号（図４のｈ）を外部出力端子１１６に出力させる。
一致回路１１３で一致した場合には、外部入力端子１０
１より入力されたテスト用クロックの４クロック周期で
Ｈレベル出力の一致信号を検出してＲＯＭのテストを行
う。The operation of the LSI ROM test circuit configured as described above will be described below with reference to the waveform diagram of FIG. A test clock (b in FIG. 4) is input from the external input terminal 101 when testing the LSI. The counter 103 outputs a ROM test mode signal 111 (FIG. 4A).
Is at the L level, the test clock input from the external input terminal 101 is counted. The value of the counter 103 changes as “001”, “010”, “011”, “100”, and this counting operation is repeated (FIG. 4).
C). The ROM control circuit 105 includes a 4-bit counter. When the value of the counter 103 is "100",
The bit counter counts up in synchronization with a test clock input from the external input terminal 101, and generates a test ROM address signal 106 (d in FIG. 4).
Further, the ROM control circuit 105 synchronizes the decode signal when the value of the counter 103 is “010” with the test clock input from the external input terminal 101, and
The OM precharge signal 107 (FIG. 4E) is generated.
The serial-parallel conversion register 104 latches an expected value (equivalent to the data stored in the ROM 112) of the test ROM data input from the external input terminal 102 according to the test clock input from the external input terminal 101. . When the ROM test mode signal 111 is at L level, the selector 110 outputs the test ROM address signal 106 and the test ROM precharge signal 10
7 is selected and output to the ROM 112 to be tested. R
OM 112 is a test ROM for the output of selector 110
The data signal of the designated address is sequentially output from the address “0000” by the address signal 106 (FIG. 4).
F). The data signal of the ROM 112 (f in FIG. 4) and the data signal of the serial-parallel conversion register 104 (FIG.
G) is input to the matching circuit 113 to detect a match or mismatch of data. When the ROM test mode signal 111 is at the L level, the selector 115 outputs the output signal (h in FIG. 4) of the matching circuit 113 to the external output terminal 116.
If the match is made by the match circuit 113, the external input terminal 10
The test of the ROM is performed by detecting the coincidence signal of the H level output in four clock cycles of the test clock inputted from 1.
【００１６】以上のように実施例１によれば、１個の外
部入力端子１０１から入力されるテスト用クロックを使
用して、カウンタ１０３とＲＯＭ制御回路１０５を含む
テスト回路によりテスト用ＲＯＭ制御信号を生成する。
またＲＯＭデータ信号の期待値を１個の外部入力端子１
０２から入力する。そして一致回路１１３の出力のみを
１個の外部出力端子１１６に出力してＲＯＭのテストが
行える。従ってＲＯＭのアドレス入力のビット数やデー
タ出力のビット数などの形態にかかわらず、３個のテス
ト用入出力端子でＲＯＭのテストが可能である。またデ
ータ出力にパラレル−シリアル変換レジスタを用いてい
ないため、短時間でテストが完了する。As described above, according to the first embodiment, a test circuit including a counter 103 and a ROM control circuit 105 is used by a test circuit including a counter 103 and a ROM control circuit 105, using a test clock input from one external input terminal 101. Generate
Also, the expected value of the ROM data signal is set to one external input terminal 1
Input from 02. Then, only the output of the matching circuit 113 is output to one external output terminal 116 to perform a ROM test. Therefore, the ROM test can be performed with three test input / output terminals regardless of the form of the number of bits of the address input or the number of bits of the data output of the ROM. Further, since the parallel-serial conversion register is not used for data output, the test is completed in a short time.
【００１７】《実施例２》図２は実施例２のＲＡＭのテ
スト回路のブロック図であり、この回路がＬＳＩの中に
組み込まれている。図２において、外部入力端子２０１
と２０２はそれぞれテスト用クロック入力端子とデータ
入力端子である。カウンタ２０３は３ビットのカウンタ
である。外部入力端子２０２は４ビットのシリアル−パ
ラレル変換レジスタ２０４に接続されている。ＲＡＭ制
御回路２０５からテスト用ＲＡＭアドレス信号２０６、
テスト用ＲＡＭプリチャージ信号（Ｌレベルイネーブ
ル）２０７及びテスト用ＲＡＭリード／ライト（Ｌレベ
ルライト）信号２０８が出力される。通常動作時のＲＡ
Ｍアドレス信号２０９、ＲＡＭプリチャージ信号２１
０、ＲＡＭリード／ライト信号２１１及びＲＡＭデータ
信号２１２はセレクタ２１３に入力される。ＲＡＭテス
トモード信号２１４はセレクタ２１３と２１８に入力さ
れる。ＲＡＭ（４ビットアドレス入力、４ビットデータ
出力）２１５は被テストメモリである。ＲＡＭ２１５と
シリアル−パラレル変換レジスタ２０４の出力は一致回
路２１６に入力される。通常動作時の出力信号２１７
は、セレクタ２１８に入力される。外部出力端子２１９
はテスト用出力端子である。Embodiment 2 FIG. 2 is a block diagram of a test circuit for a RAM according to Embodiment 2 and this circuit is incorporated in an LSI. In FIG. 2, an external input terminal 201
And 202 are a test clock input terminal and a data input terminal, respectively. The counter 203 is a 3-bit counter. The external input terminal 202 is connected to a 4-bit serial-parallel conversion register 204. A test RAM address signal 206 from the RAM control circuit 205;
A test RAM precharge signal (L level enable) 207 and a test RAM read / write (L level write) signal 208 are output. RA during normal operation
M address signal 209, RAM precharge signal 21
0, the RAM read / write signal 211 and the RAM data signal 212 are input to the selector 213. The RAM test mode signal 214 is input to the selectors 213 and 218. The RAM (4-bit address input, 4-bit data output) 215 is a memory under test. The outputs of the RAM 215 and the serial-parallel conversion register 204 are input to the matching circuit 216. Output signal 217 during normal operation
Is input to the selector 218. External output terminal 219
Is a test output terminal.
【００１８】以上のように構成されたＬＳＩのＲＡＭの
テスト回路について、以下、図５の波形図を参照してそ
の動作を述べる。ＬＳＩのテスト時に外部入力端子２０
１よりテスト用クロック（図５のｂ）を入力する。カウ
ンタ２０３は、ＲＡＭテストモード信号２１４（図５の
ａ）がＬレベルの時に、外部入力端子２０１より入力さ
れるテスト用クロックをカウントする。カウンタ２０３
の値は「００１」、「０１０」、「０１１」、「１０
０」のように変化してカウント動作が繰り返される（図
５のｃ）。ＲＡＭ制御回路２０５は５ビットのカウンタ
を含み、このカウンタはカウンタ２０３の値が「１０
０」の時に外部入力端子２０１より入力されたテスト用
クロックに同期してカウントアップする。５ビットのカ
ウンタのＬＳＢをテスト用ＲＡＭリード／ライト信号２
０８の生成に使用し、ＬＳＢがＨレベルの時はリード、
Ｌレベルの時はライトとし、上位４ビットでテスト用Ｒ
ＡＭアドレス信号２０６（図５のｄ）を生成している。
カウンタ２０３の値が「０１０」の時のデコード信号を
外部入力端子２０１より入力されたテスト用クロックで
同期させ、テスト用ＲＡＭプリチャージ信号２０７（図
５のｆ）を生成する。シリアル−パラレル変換レジスタ
２０４は、外部入力端子２０１より入力されたテスト用
クロックにより、外部入力端子２０２より入力されたテ
スト用ＲＡＭデータをラッチする。セレクタ２１３は、
ＲＡＭテストモード信号２１４がＬレベルの時に、テス
ト用ＲＡＭアドレス信号２０６、テスト用ＲＡＭプリチ
ャージ信号２０７、テスト用ＲＡＭリード／ライト信号
２０８（図５のｅ）及びシリアル−パラレル変換レジス
タ２０４のテスト用ＲＡＭデータ信号を選択し、テスト
対象のＲＡＭ２１５に出力する。ＲＡＭ２１５は、まず
セレクタ２１３の出力のテスト用ＲＡＭアドレス信号２
０６により、指定されたアドレスにシリアル−パラレル
変換レジスタ２０４のテスト用ＲＡＭデータ信号をライ
トし、次に同じテスト用ＲＡＭアドレス信号２０６でラ
イトされたＲＡＭ２１５のデータをリードする。シリア
ル−パラレル変換レジスタ２０４にはリードされるＲＡ
Ｍの期待値を入力する。一致回路２１６でＲＡＭデータ
出力信号（図５のｇ）とシリアル−パラレル変換レジス
タ２０４のデータ信号（図５のｈ）の一致又は不一致を
検出する。セレクタ２１８は、ＲＡＭテストモード信号
２１４がＬレベルの時に、一致回路２１６の出力信号
（図５のｉ）を外部出力端子２１９に出力させる。一致
した場合に外部入力端子２０１より入力されたテスト用
クロックの８クロック周期でＨレベル出力の一致信号を
検出してＲＡＭのテストを行う。The operation of the LSI RAM test circuit configured as described above will be described below with reference to the waveform diagram of FIG. External input terminal 20 when testing LSI
A test clock (b in FIG. 5) is input from the step S1. The counter 203 counts a test clock input from the external input terminal 201 when the RAM test mode signal 214 (FIG. 5A) is at the L level. Counter 203
Are "001", "010", "011", "10
The count operation is repeated by changing to "0" (c in FIG. 5). The RAM control circuit 205 includes a 5-bit counter.
When it is "0", it counts up in synchronization with the test clock input from the external input terminal 201. The LSB of the 5-bit counter is used as the test RAM read / write signal 2
08 when the LSB is at the H level,
When the level is L level, write is performed.
An AM address signal 206 (d in FIG. 5) is generated.
The decode signal when the value of the counter 203 is “010” is synchronized with the test clock input from the external input terminal 201, and the test RAM precharge signal 207 (f in FIG. 5) is generated. The serial-parallel conversion register 204 latches the test RAM data input from the external input terminal 202 according to the test clock input from the external input terminal 201. The selector 213 is
When the RAM test mode signal 214 is at the L level, the test RAM address signal 206, the test RAM precharge signal 207, the test RAM read / write signal 208 (e in FIG. 5) and the test of the serial-parallel conversion register 204 are performed. The RAM data signal is selected and output to the RAM 215 to be tested. The RAM 215 first stores the test RAM address signal 2 output from the selector 213.
At step 06, the test RAM data signal of the serial-parallel conversion register 204 is written to the specified address, and then the data of the RAM 215 written by the same test RAM address signal 206 is read. RA to be read into the serial-parallel conversion register 204
Enter the expected value of M. The coincidence circuit 216 detects coincidence or non-coincidence between the RAM data output signal (g in FIG. 5) and the data signal (h in FIG. 5) of the serial-parallel conversion register 204. The selector 218 outputs the output signal (i in FIG. 5) of the matching circuit 216 to the external output terminal 219 when the RAM test mode signal 214 is at the L level. If they match, a match test of the H level output is detected at eight clock cycles of the test clock input from the external input terminal 201 to test the RAM.
【００１９】以上のように実施例２によれば、１個の外
部入力端子２０１から入力されるテストク用ロックを使
用して、カウンタ２０３とＲＡＭ制御回路２０５を含む
テスト回路によりＲＡＭの制御信号を生成するととも
に、ＲＡＭデータの期待値を１個の外部入力端子１０２
から入力する。そして一致回路２１６の出力のみを１個
の外部出力端子１１６に出力してＲＡＭのテストが行え
る。従ってＲＡＭのアドレス入力のビット数やデータ出
力のビット数などの形態にかかわらず、上記の３個のテ
スト用入出力端子でＲＡＭのテストが可能である。また
データ出力にパラレル−シリアル変換レジスタを用いて
いないため、テスト時間が短く短時間でテストが完了す
る。As described above, according to the second embodiment, the test circuit including the counter 203 and the RAM control circuit 205 transmits the control signal of the RAM by using the test lock input from one external input terminal 201. In addition to generating the expected value of the RAM data, one external input terminal 102
Enter from. Then, only the output of the matching circuit 216 is output to one external output terminal 116 so that the RAM can be tested. Therefore, regardless of the form of the number of bits of the address input and the number of bits of the data output of the RAM, the RAM can be tested with the three test input / output terminals. Further, since the parallel-serial conversion register is not used for data output, the test time is short and the test is completed in a short time.
【００２０】《実施例３》図３は実施例３のＲＯＭとＲ
ＡＭのテスト回路のブロック図であり、この回路がＬＳ
Ｉの中に組み込まれている。図３において外部入力端子
３０１と３０２はそれぞれテスト用クロック入力端子と
テスト用データ入力端子である。カウンタ３０３は３ビ
ットのカウンタである。外部入力端子３０２は４ビット
のシリアル−パラレル変換レジスタ３０４に接続されて
いる。ＲＡＭ制御回路３０５からテスト用ＲＡＭ・ＲＯ
Ｍアドレス信号３０６、テスト用ＲＡＭ・ＲＯＭプリチ
ャージ信号（Ｌレベルイネーブル）３０７及びテスト用
ＲＡＭリード／ライト信号（Ｌレベルライト）３０８が
出力される。通常動作時のＲＡＭアドレス信号３０９、
ＲＡＭプリチャージ信号３１０、ＲＡＭリード／ライト
信号３１１及びＲＡＭデータ信号３１２はセレクタ３１
５に入力される。通常動作時のＲＯＭアドレス信号３１
３とＲＯＭプリチャージ信号３１４はセレクタ３１６に
入力される。メモリテストモード信号３１７はセレクタ
３１５、３１６及び３２２に入力される。ＲＡＭ３１８
及びＲＯＭ３１９は被テストメモリである。通常動作時
の出力信号３２１はセレクタ３２２に入力されている。
テスト出力は外部出力端子３２３に出力される。<< Embodiment 3 >> FIG.
FIG. 2 is a block diagram of an AM test circuit, which is LS
I. In FIG. 3, external input terminals 301 and 302 are a test clock input terminal and a test data input terminal, respectively. The counter 303 is a 3-bit counter. The external input terminal 302 is connected to a 4-bit serial-parallel conversion register 304. Test RAM / RO from RAM control circuit 305
An M address signal 306, a test RAM / ROM precharge signal (L level enable) 307, and a test RAM read / write signal (L level write) 308 are output. RAM address signal 309 during normal operation,
The RAM precharge signal 310, the RAM read / write signal 311 and the RAM data signal 312
5 is input. ROM address signal 31 during normal operation
3 and the ROM precharge signal 314 are input to the selector 316. The memory test mode signal 317 is input to the selectors 315, 316 and 322. RAM 318
The ROM 319 is a memory under test. The output signal 321 during normal operation is input to the selector 322.
The test output is output to the external output terminal 323.
【００２１】以上のように構成された、ＬＳＩのＲＡＭ
とＲＯＭのテスト回路について図６の波形図を参照して
その動作を述べる。ＬＳＩのテスト時に、外部入力端子
３０１よりテスト用クロック（図６のｂ）を入力する。
カウンタ３０３は、メモリテストモード信号３１７（図
６のａ）がＬレベルの時に外部入力端子３０１より入力
されたテスト用クロックをカウントし、カウンタ３０３
の値は「００１」、「０１０」、「０１１」、「１０
０」のように変化してカウント動作が繰り返される（図
６のｃ）。ＲＡＭ制御回路３０５は、５ビットのカウン
タを含み、この５ビットのカウンタはカウンタ３０３の
値が「１００」の時に、外部入力端子３０１より入力さ
れるテスト用クロックに同期してカウンタアップする。
５ビットのカウンタのＬＳＢをＲＡＭリード／ライト信
号３０８の生成に使用し、ＬＳＢがＨレベルの時はリー
ド、Ｌレベルの時はライトとする。そして上位４ビット
でテスト用ＲＡＭ・ＲＯＭアドレス信号３０６（図６の
ｄ）を生成する。カウンタ３０４の値が「０１０」の時
のデコード信号を外部入力端子３０１より入力されたテ
スト用クロックで同期させテスト用ＲＡＭ・ＲＯＭプリ
チャージ信号３０７（図６のｆ）を生成する。シリアル
−パラレル変換レジスタ３０４は、外部入力端子３０１
より入力されたテスト用クロックにより外部入力端子３
０２より入力されたＲＯＭ３１９の期待値データをラッ
チする。セレクタ３１７と３１６は、メモリテストモー
ド信号３１７がＬレベルの時に、テスト用ＲＡＭ・ＲＯ
Ｍアドレス信号３０６、テスト用ＲＡＭ・ＲＯＭプリチ
ャージ信号３０７及びテスト用ＲＡＭリード／ライト信
号３０８（図６のｅ）を選択し、テスト対象のＲＡＭ３
１８とＲＯＭ３１９に出力する。まずＲＡＭ３１８は、
セレクタ３１５の出力のテスト用ＲＡＭ・ＲＯＭアドレ
ス信号３０６により指定されたアドレスへ、同じアドレ
スのＲＯＭ３１９の期待値データをラッチしたシリアル
−パラレル変換レジスタ３０４のデータ（図６のｉ）を
ライトする。次にライトしたＲＡＭのデータ信号（図６
のｇ）を一致回路３２０へリードする。同時にＲＯＭ３
１９は、セレクタ３１６の出力のテスト用ＲＡＭ・ＲＯ
Ｍアドレス信号３０６により指定されたアドレスのデー
タ信号（図６のｈ）を一致回路３２０へリードする。一
致回路３２０は、データ信号の一致又は不一致を検出
し、セレクタ３２２はメモリテストモード信号３１７が
Ｌレベルの時に一致回路３２０の出力信号（図６のｊ）
を外部出力端子３２３に出力させる。一致した場合に外
部入力端子３０１より入力されたテスト用クロックの８
クロック周期でＨレベル出力の一致信号を検出し、ＲＡ
ＭとＲＯＭのテストを同時に行う。An LSI RAM configured as described above
The operation of the ROM test circuit will be described with reference to the waveform diagram of FIG. At the time of testing the LSI, a test clock (FIG. 6B) is input from the external input terminal 301.
The counter 303 counts the test clock input from the external input terminal 301 when the memory test mode signal 317 (a in FIG. 6) is at the L level.
Are "001", "010", "011", "10
The count operation is repeated as changing to "0" (c in FIG. 6). The RAM control circuit 305 includes a 5-bit counter. The 5-bit counter counts up in synchronization with a test clock input from the external input terminal 301 when the value of the counter 303 is “100”.
The LSB of the 5-bit counter is used to generate the RAM read / write signal 308. When the LSB is at the H level, reading is performed, and when the LSB is at the L level, writing is performed. Then, a test RAM / ROM address signal 306 (FIG. 6D) is generated by the upper 4 bits. The decode signal when the value of the counter 304 is “010” is synchronized with the test clock input from the external input terminal 301 to generate the test RAM / ROM precharge signal 307 (f in FIG. 6). The serial-parallel conversion register 304 has an external input terminal 301.
External input terminal 3 according to the test clock input from
The expected value data of the ROM 319 input from the address 02 is latched. When the memory test mode signal 317 is at the L level, the selectors 317 and 316
An M address signal 306, a test RAM / ROM precharge signal 307, and a test RAM read / write signal 308 (e in FIG. 6) are selected, and the RAM 3 to be tested is selected.
18 and the ROM 319. First, the RAM 318
The data (i in FIG. 6) of the serial-parallel conversion register 304 that latches the expected value data of the ROM 319 at the same address is written to the address specified by the test RAM / ROM address signal 306 output from the selector 315. Next, the data signal of the written RAM (FIG. 6
G) is read to the matching circuit 320. ROM3 at the same time
19 is a test RAM / RO of the output of the selector 316
The data signal (h in FIG. 6) at the address specified by the M address signal 306 is read to the matching circuit 320. The coincidence circuit 320 detects coincidence or non-coincidence of the data signals, and the selector 322 outputs the output signal of the coincidence circuit 320 (j in FIG. 6) when the memory test mode signal 317 is at the L level.
To the external output terminal 323. If they match, the test clock 8 input from the external input terminal 301
The coincidence signal of the H level output is detected in the clock cycle, and RA
M and ROM tests are performed simultaneously.
【００２２】以上のように本実施例３によれば、１個の
外部入力端子３１０から入力されるテスト用クロックを
使用して、カウンタ３０３とＲＡＭ制御回路３０５を含
むテスト回路によりテスト用ＲＡＭ・ＲＯＭの制御信号
を生成するとともに、ＲＡＭデータを入力端子３０２か
ら入力する。そして一致回路３２０の出力のみを１個の
外部出力端子３２３に出力してＲＡＭとＲＯＭのテスト
が行える。従って上記の３個のテスト用入出力端子でＲ
ＡＭとＲＯＭのテストが可能である。またデータ出力に
パラレル−シリアル変換レジスタを用いていないため、
同レジスタによる時間がなくなるのでテスト時間が短
い。As described above, according to the third embodiment, a test circuit including a counter 303 and a RAM control circuit 305 is used by a test circuit including a counter 303 and a test clock input from one external input terminal 310. A control signal for the ROM is generated, and RAM data is input from the input terminal 302. Then, only the output of the matching circuit 320 is output to one external output terminal 323, so that the RAM and the ROM can be tested. Therefore, the above three test input / output terminals have R
AM and ROM testing is possible. Also, since a parallel-serial conversion register is not used for data output,
The test time is short because the time due to the register is lost.
【００２３】[0023]
【発明の効果】本発明のメモリテスト回路では、１個の
外部入力端子１０１から入力されるテスト用クロックを
使用して、カウンタ１０３とＲＯＭ制御回路１０５を含
むテスト回路によりテスト用ＲＯＭ制御信号を生成す
る。またＲＯＭデータ信号の期待値を１個の外部入力端
子１０２から入力する。そして一致回路１１３の出力の
みを１個の外部出力端子１１６に出力してＲＯＭのテス
トが行える。従ってＲＯＭのアドレス入力のビット数や
データ出力のビット数などの形態にかかわらず、３個の
テスト端子でＲＯＭのテストができ、ＬＳＩのメモリテ
スト用入出力端子の数が削減できる。またデータ出力の
ためにパラレル−シリアル変換レジスタを用いていない
ため、テスト時間が短く短時間でテストが完了する。According to the memory test circuit of the present invention, a test ROM control signal is generated by a test circuit including a counter 103 and a ROM control circuit 105 by using a test clock input from one external input terminal 101. Generate. The expected value of the ROM data signal is input from one external input terminal 102. Then, only the output of the matching circuit 113 is output to one external output terminal 116 to perform a ROM test. Therefore, the ROM test can be performed with three test terminals regardless of the form of the number of bits of the address input and the number of bits of the data output of the ROM, and the number of memory test input / output terminals of the LSI can be reduced. Further, since the parallel-serial conversion register is not used for data output, the test time is short and the test is completed in a short time.
【００２４】さらに、メモリテスト回路では、１個の外
部入力端子２０１から入力されるテスト用クロックを使
用して、カウンタ２０３とＲＡＭ制御回路２０５を含む
テスト回路によりＲＡＭの制御信号を生成するととも
に、ＲＡＭデータの期待値を１個の外部端子１０２から
入力する。そして一致回路２１６の出力のみを１個の外
部出力端子１１６に出力してＲＡＭのテストが行える。
従ってＲＡＭのアドレス入力のビット数やデータ出力の
ビット数などの形態にかかわらず、上記の３個のテスト
用入出力端子でＲＡＭのテストが可能であり、ＬＳＩの
メモリテスト用入出力端子の数が削減できる。またデー
タ出力のためにパラレル−シリアル変換レジスタを用い
ていないため、テスト時間が短く短時間でテストが完了
する。Further, in the memory test circuit, a test circuit including a counter 203 and a RAM control circuit 205 generates a RAM control signal using a test clock input from one external input terminal 201, and The expected value of the RAM data is input from one external terminal 102. Then, only the output of the matching circuit 216 is output to one external output terminal 116 so that the RAM can be tested.
Therefore, regardless of the form of the number of bits of the address input and the number of bits of the data output of the RAM, the RAM can be tested with the above-mentioned three test input / output terminals, and the number of the memory test input / output terminals of the LSI can be reduced. Can be reduced. Further, since the parallel-serial conversion register is not used for data output, the test time is short and the test is completed in a short time.
【００２５】さらに、メモリテスト回路では、１個の外
部入力端子３１０から入力されるテスト用クロックを使
用して、カウンタ３０３とＲＡＭ制御回路３０５を含む
テスト回路によりテスト用ＲＡＭ・ＲＯＭの制御信号を
生成するとともに、ＲＡＭデータを１個の外部入力端子
３０２から入力する。そして一致回路３２０の出力のみ
を１個の外部出力端子３２３に出力してＲＡＭとＲＯＭ
のテストが行える。従って上記の３個のテスト用入出力
端子でＲＡＭとＲＯＭのテストが可能であり、ＬＳＩの
メモリテスト用入出力端子の数が削減できる。またデー
タ出力にパラレル−シリアル変換レジスタを用いていな
いため、テスト時間が短い。Further, in the memory test circuit, a test signal including a counter 303 and a RAM control circuit 305 is used by a test circuit including a counter 303 and a RAM control circuit 305 to control test RAM / ROM control signals using a test clock input from one external input terminal 310. In addition to the generation, the RAM data is input from one external input terminal 302. Then, only the output of the matching circuit 320 is output to one external output terminal 323 to output the data to the RAM and the ROM.
Can be tested. Therefore, the RAM and the ROM can be tested with the three test input / output terminals, and the number of the memory test input / output terminals of the LSI can be reduced. Further, since the parallel-serial conversion register is not used for data output, the test time is short.
【図１】本発明の実施例１のＲＯＭのテスト回路のブロ
ック図FIG. 1 is a block diagram of a ROM test circuit according to a first embodiment of the present invention.
【図２】本発明の実施例２のＲＡＭのテスト回路のブロ
ック図FIG. 2 is a block diagram of a RAM test circuit according to a second embodiment of the present invention;
【図３】本発明の実施例３のＲＡＭとＲＯＭのテスト回
路のブロック図FIG. 3 is a block diagram of a test circuit for a RAM and a ROM according to a third embodiment of the present invention;
【図４】（ａ）ないし（ｈ）は本発明の実施例１のＲＯ
Ｍテスト回路の動作を示す波形図4 (a) to 4 (h) show RO of Example 1 of the present invention.
Waveform diagram showing operation of M test circuit
【図５】（ａ）ないし（ｉ）は本発明の実施例２のＲＡ
Ｍテスト回路の動作を示す波形図FIGS. 5A to 5I show RAs according to a second embodiment of the present invention;
Waveform diagram showing operation of M test circuit
【図６】（ａ）ないし（ｊ）は本発明の実施例３のＲＡ
ＭとＲＯＭのテスト回路の動作を示す波形図FIGS. 6A to 6J show RAs according to the third embodiment of the present invention;
Waveform diagram showing operation of M and ROM test circuits
【図７】第１の従来例のＲＡＭとＲＯＭのテスト回路の
ブロック図FIG. 7 is a block diagram of a first conventional RAM and ROM test circuit;
【図８】第２の従来例のＲＡＭとＲＯＭのテスト回路の
ブロック図FIG. 8 is a block diagram of a RAM and ROM test circuit according to a second conventional example.
１０１ テスト用クロック外部入力端子 １０２ テスト用データ外部入力端子 １０３ カウンタ １０４ シリアル−パラレル変換レジスタ １０５ ＲＯＭ制御回路 １０６ テスト用ＲＯＭアドレス信号 １０７ テスト用ＲＯＭプリチャージ信号 １０８ 通常動作時のＲＯＭアドレス信号 １０９ 通常動作時のＲＯＭプリチャージ信号 １１０、１１５ セレクタ １１１ ＲＯＭテストモード信号 １１２ ＲＯＭ １１３ 一致回路 １１４ 通常動作時の出力信号 １１６ テスト用外部出力端子 ２０１ テスト用クロック外部入力端子 ２０２ テスト用データ外部入力端子 ２０３ カウンタ ２０４ シリアル−パラレル変換レジスタ ２０５ ＲＡＭ制御回路 ２０６ テスト用ＲＡＭアドレス信号 ２０７ テスト用ＲＡＭプリチャージ信号 ２０８ テスト用ＲＡＭリード／ライト信号 ２０９ 通常動作時のＲＡＭアドレス信号 ２１０ 通常動作時のＲＡＭプリチャージ信号 ２１１ 通常動作時のＲＡＭリード／ライト信号 ２１２ 通常動作時のＲＡＭデータ信号 ２１３、２１８ セレクタ ２１４ ＲＡＭテストモード信号 ２１５ ＲＡＭ ２１６ 一致回路 ２１７ 通常動作時の出力信号 ２１９ テスト用外部出力端子 ３０１ テスト用クロック外部入力端子 ３０２ テスト用データ外部入力端子 ３０３ カウンタ ３０４ シリアル−パラレル変換レジスタ ３０５ ＲＡＭ制御回路 ３０６ テスト用ＲＡＭ・ＲＯＭアドレス信号 ３０７ テスト用ＲＡＭ・ＲＯＭプリチャージ信号 ３０８ テスト用ＲＡＭリード／ライト信号 ３０９ 通常動作時のＲＡＭアドレス信号 ３１０ 通常動作時のＲＡＭプリチャージ信号 ３１１ 通常動作時のＲＡＭリード／ライト信号 ３１２ 通常動作時のＲＡＭデータ信号 ３１３ 通常動作時のＲＯＭアドレス信号 ３１４ 通常動作時のＲＯＭプリチャージ信号 ３１５、３１６、３２２ セレクタ ３１７ メモリテストモード信号 ３１８ ＲＡＭ ３１９ ＲＯＭ ３２０ 一致回路 ３２１ 通常動作時の出力信号 ３２３ テスト用外部出力端子 101 Test clock external input terminal 102 Test data external input terminal 103 Counter 104 Serial-parallel conversion register 105 ROM control circuit 106 Test ROM address signal 107 Test ROM precharge signal 108 ROM address signal during normal operation 109 Normal operation ROM precharge signal 110, 115 selector 111 ROM test mode signal 112 ROM 113 match circuit 114 output signal during normal operation 116 test external output terminal 201 test clock external input terminal 202 test data external input terminal 203 counter 204 Serial-parallel conversion register 205 RAM control circuit 206 Test RAM address signal 207 Test RAM precharge signal 208 Test RAM read / Write signal 209 RAM address signal during normal operation 210 RAM precharge signal during normal operation 211 RAM read / write signal during normal operation 212 RAM data signal 213,218 selector during normal operation 214 RAM test mode signal 215 RAM 216 Matching circuit 217 Normal operation output signal 219 External test output terminal 301 External test clock input terminal 302 External test data input terminal 303 Counter 304 Serial-parallel conversion register 305 RAM control circuit 306 Test RAM / ROM address signal 307 Test RAM / ROM precharge signal 308 Test RAM read / write signal 309 RAM address signal during normal operation 310 RAM precharge signal during normal operation 311 Normal RAM read / write signal during operation 312 RAM data signal during normal operation 313 ROM address signal during normal operation 314 ROM precharge signal during normal operation 315, 316, 322 Selector 317 Memory test mode signal 318 RAM 319 ROM 320 Match Circuit 321 Output signal during normal operation 323 Test external output terminal
Claims (3)
称する）を有する大規模集積回路のテスト回路の第一の
外部入力端子から入力されるテスト用クロックで動作す
るカウンタと、 前記テスト用クロックで、第２の外部入力端子から入力
される前記ＲＯＭのテスト用データ信号をラッチするシ
リアル−パラレル変換レジスタと、 前記カウンタの値に基づき前記ＲＯＭのテスト用制御信
号を生成する制御回路と、 前記制御回路の出力のＲＯＭのテスト用制御信号、また
は前記ＲＯＭの通常動作時の制御信号のいずれかを選択
するセレクタと、 前記ＲＯＭの出力データ信号と前記シリアル−パラレル
変換レジスタのデータ信号の一致を検出して、前記ＲＯ
Ｍのテスト結果を出力する一致回路とを備えたメモリテ
スト回路。1. A counter that operates with a test clock input from a first external input terminal of a test circuit of a large-scale integrated circuit having a read-only memory (hereinafter referred to as a ROM) therein; A serial-parallel conversion register for latching a test data signal of the ROM input from a second external input terminal, a control circuit for generating a test control signal for the ROM based on the value of the counter, A selector for selecting either a control signal for testing the ROM output from the circuit or a control signal during normal operation of the ROM; and detecting a match between the output data signal of the ROM and the data signal of the serial-parallel conversion register. And the RO
And a matching circuit for outputting a test result of M.
下ＲＡＭと称する）を有する大規模集積回路（ＬＳＩ）
のテスト回路の第１の外部入力端子から入力されるテス
ト用クロックで動作するカウンタと、 前記テスト用クロックで、第２の外部入力端子から入力
される前記ＲＡＭのテスト用データ信号をラッチするシ
リアル−パラレル変換レジスタと、 前記カウンタの値に基づき前記ＲＡＭのテスト用制御信
号を生成する制御回路と、 前記シリアル−パラレル変換レジスタのデータ信号と前
記ＲＡＭの通常動作時の入力データ信号のいずれかを選
択する第１のセレクタと、 前記ＲＡＭのテスト用制御信号と前記ＲＡＭの通常動作
時の制御信号のいずれかを選択する第２のセレクタと、 前記ＲＡＭの出力データ信号と前記シリアル−パラレル
変換レジスタのデータ信号の一致を検出して前記ＲＡＭ
のテスト結果を出力する一致回路と、 を備えたメモリテスト回路。2. A large-scale integrated circuit (LSI) having a writable and readable memory (hereinafter referred to as a RAM) therein.
A counter operating with a test clock input from a first external input terminal of the test circuit, and a serial latching a test data signal of the RAM input from a second external input terminal with the test clock A control circuit for generating a control signal for testing the RAM based on the value of the counter; and a data signal of the serial-parallel conversion register and an input data signal of the RAM during normal operation. A first selector to select; a second selector to select any of a control signal for testing the RAM and a control signal during a normal operation of the RAM; an output data signal of the RAM and the serial-parallel conversion register Of the data signal from the RAM
And a matching circuit for outputting a test result of the memory test circuit.
する）と書込み読出し可能なメモリ（以下ＲＡＭと称す
る）とを有するＬＳＩのテスト回路の第１の外部入力端
子から入力されるテスト用クロックで動作するカウンタ
と、 前記テスト用クロックで、第２の外部入力端子から入力
される前記ＲＡＭのテスト用データ信号をラッチするシ
リアル−パラレル変換レジスタと、 前記カウンタの値に基づき前記ＲＡＭと前記ＲＯＭのテ
スト用制御信号を生成する制御回路と、 前記シリアル−パラレル変換レジスタのデータ信号と前
記ＲＡＭの通常動作時の入力データ信号のいずれかを選
択する第１のセレクタと、 前記ＲＡＭのテスト用制御信号と前記ＲＡＭの通常動作
時の制御信号のいずれかを選択する第２のセレクタと、 前記ＲＯＭのテスト用制御信号と前記ＲＯＭの通常動作
時の制御信号のいずれかを選択する第３のセレクタと、 前記ＲＯＭのテストデータ信号を前記シリアル−パラレ
ル変換レジスタに入力し、次に前記シリアル−パラレル
変換レジスタのテスト用データ信号を前記ＲＡＭに書込
み、前記ＲＡＭの出力データ信号と前記ＲＯＭの出力デ
ータ信号の各アドレスを検出して前記ＲＯＭとＲＡＭの
データを同時に読出して両者の一致を検出し、一致を示
す出力信号を出力する一致回路と、 を備えたメモリテスト回路。3. A test clock input from a first external input terminal of an LSI test circuit having a read-only memory (hereinafter referred to as ROM) and a writable / readable memory (hereinafter referred to as RAM). A counter that operates; a serial-parallel conversion register that latches a test data signal of the RAM input from a second external input terminal with the test clock; A control circuit that generates a test control signal; a first selector that selects one of a data signal of the serial-parallel conversion register and an input data signal during a normal operation of the RAM; a test control signal of the RAM A second selector for selecting one of a control signal during normal operation of the RAM and a test signal of the ROM. A third selector for selecting one of a control signal for the ROM and a control signal for a normal operation of the ROM; a test data signal for the ROM being input to the serial-parallel conversion register; Is written to the RAM, the respective addresses of the output data signal of the RAM and the output data signal of the ROM are detected, the data of the ROM and the RAM are simultaneously read, and the coincidence between the two is detected. And a matching circuit that outputs an output signal as shown below.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8176860A JPH1021150A (en) | 1996-07-05 | 1996-07-05 | Memory test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8176860A JPH1021150A (en) | 1996-07-05 | 1996-07-05 | Memory test circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1021150A true JPH1021150A (en) | 1998-01-23 |
Family
ID=16021093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8176860A Pending JPH1021150A (en) | 1996-07-05 | 1996-07-05 | Memory test circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1021150A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002258101A (en) * | 2001-02-28 | 2002-09-11 | Fujikura Ltd | Ferrule member and grinding apparatus |
| US6553528B1 (en) | 1999-06-22 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Test circuit for semiconductor integrated circuit |
| US6563760B2 (en) | 2001-05-04 | 2003-05-13 | Hynix Semiconductor Inc. | Circuit and method for generating internal command signals in a semiconductor memory device |
| US6794891B2 (en) | 2002-09-05 | 2004-09-21 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| US7340653B2 (en) | 2003-06-20 | 2008-03-04 | Hynix Semiconductor Inc. | Method for testing a memory device |
| JP2010511229A (en) * | 2006-11-30 | 2010-04-08 | モサイド・テクノロジーズ・インコーポレーテッド | Circuit and method for testing multiple device systems |
-
1996
- 1996-07-05 JP JP8176860A patent/JPH1021150A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553528B1 (en) | 1999-06-22 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Test circuit for semiconductor integrated circuit |
| JP2002258101A (en) * | 2001-02-28 | 2002-09-11 | Fujikura Ltd | Ferrule member and grinding apparatus |
| US6563760B2 (en) | 2001-05-04 | 2003-05-13 | Hynix Semiconductor Inc. | Circuit and method for generating internal command signals in a semiconductor memory device |
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| US7340653B2 (en) | 2003-06-20 | 2008-03-04 | Hynix Semiconductor Inc. | Method for testing a memory device |
| JP2010511229A (en) * | 2006-11-30 | 2010-04-08 | モサイド・テクノロジーズ・インコーポレーテッド | Circuit and method for testing multiple device systems |
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