JPH06131256A - 可変長ワードを入出力するｆｉｆｏ及びその使用方法 - Google Patents

Abstract

(57)【要約】 【目的】ＦＩＦＯの構成法に関し、無駄な動作を行なう
ことなく、任意長の転送データを入出力することができ
るＦＩＦＯを提供することを目的とする。 【構成】可変長ワードを出力するために複数個並ぶメモ
リセルに、入力した単位データを書き込む場合に、コマ
ンド解析部１０が通知する転送データのワード数に基づ
いて、その単位データのワード数に相当する数のメモリ
セルへの書き込みを行ない、更に、前記複数個並ぶメモ
リセルの内、単位データの書き込みが行なわれないこと
となった残りのメモリセルには、他の転送データが書き
込まれないよう措置をとる手段を設けることにより構成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力が一ワード単位で
行なわれ、出力が可変長ワードで行なわれるＦＩＦＯ、
及び入力が可変長ワードで、出力が一ワードで行なわれ
るＦＩＦＯの構成法、並びにそのＦＩＦＯを用いるデー
タ分配装置に関する。

【０００２】

【従来の技術】図１３は、従来の技術を説明するための
図である。図１３において、分配器が、ＣＰＵとローカ
ルメモリとを有するプロセッサ・モジュール（以下、
「ＰＭ」という。）である［ＰＭ０］１３０との間で、
データの入出力を行なうために、四つのメモリ１３２〜
１３５が設けられている。

【０００３】同様に、分配器が、［ＰＭ６］１３１との
間で、データの入出力を行なうために、四つのメモリ１
３６〜１３９が設けられている。あるＰＭから他のＰＭ
へ、例えば、図１３に示す［ＰＭ０］１３０から［ＰＭ
６］１３１へデータを転送する場合、転送データは、ま
ず、一ワードずつ順番に入力側の四つのメモリ１３２〜
１３５に書き込まれる。

【０００４】書き込みが終わると、四ワード分の転送デ
ータが同時に読み出されて、出力側の四つのメモリ１３
６〜１３９に一旦蓄えられる。ここから、一ワードず
つ、［ＰＭ６］１３１へのデータ転送が為される。

【０００５】分配器において、一本のパスで転送データ
の分配処理がされている間、そのパスとは関係の無い他
のメモリには、転送データが蓄積されることになる。こ
の分配器による見かけ上の転送速度は、メモリの並列数
倍に向上するが、従来は、上記のように複数個のメモリ
１３２〜１３５，１３６〜１３９を並列させて設け、転
送能力を向上させる工夫をしてきた。

【０００６】

【発明が解決しようとする課題】前述の構成により、転
送性能の向上は可能であるが、従来は、一度に転送でき
るワード数が固定であった。そのため、転送データの種
類によってワード数が異なる場合、データの前後関係を
保証するためには、例えば、ダミーのデータを挿入し
て、設計されたワード数に揃える必要があり、ダミーデ
ータの挿入分だけ処理時間に無駄が生ずるという問題点
があった。

【０００７】図１４は、従来技術の問題点を説明するた
めの図である。図中、転送データは、全体で七ワードの
長さを持ち、一ワードのコマンドデータと、六ワードの
パラメータデータとで構成されている。また、ＦＩＦＯ
には、六つずつのメモリセルを三段だけ並列させて設け
てある。

【０００８】図１４において、転送データをＦＩＦＯに
書き込む場合、図示するように、転送データの七ワード
目のパラメータデータが、次の段のメモリに書き込まれ
ることになる。この場合、その隣のメモリセルに対し
て、続けて他の転送データを書き込むと、その段に関し
て、同時に読み出される六ワード分のデータの分配がで
きない。

【０００９】この問題に対しては、その段の残りのメモ
リセルに、ダミーデータを挿入し、他の転送データは、
その上の段に書き込むようにすればよい。しかし、ダミ
ーデータを挿入し、メモリセルへの書き込みアドレスを
進める方法は、それだけ時間を消費することになるの
で、問題であった。

【００１０】本発明は、このような従来の問題点に鑑み
て為されたものであり、ダミーデータの書き込み動作を
行なうことなく、メモリセルへ書き込まれる任意長の単
位データを、複数個のワードごとに正しく同時に読み出
すことができる一ワード入力・可変長ワード出力のＦＩ
ＦＯと、可変長ワード入力・一ワード出力のＦＩＦＯと
を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明によれば、上述の
目的は、前記特許請求の範囲に記載した手段にて達成さ
れる。

【００１２】すなわち、請求項１の発明は、ひとつ以上
のワードで構成する単位データを、ある装置から他の装
置へ転送するために、データの入力は一ワード単位で行
ない、データの出力は可変長ワードで行なうメモリ装置
において、単位データ中に示される単位データのワード
数に関する情報を解析するコマンド解析部を設けると共
に、可変長ワードを出力するために複数個並ぶメモリセ
ルに、入力した単位データを書き込む場合には、前記コ
マンド解析部による解析結果に基づいて、その単位デー
タのワード数に相当する数のメモリセルへの書き込みを
行ない、更に、前記複数個並ぶメモリセルの内、単位デ
ータの書き込みが行なわれないこととなった残りのメモ
リセルには、他の転送データが書き込まれないよう措置
をとる手段を設ける可変長ワードを出力するＦＩＦＯで
ある。

【００１３】また、請求項２の発明は、可変長ワードの
単位データを入力し、これを一ワード単位で出力するメ
モリ装置において、単位データ中に示される単位データ
のワード数に関する情報を解析するデータ解析部と、可
変長ワードを入力するために複数個積み重なるメモリセ
ルのどの位置から、入力する単位データを書き込むべき
かを示すライトポインタと、前記データ解析部の解析結
果に基づいて、単位データを書き込んだ後に前記ライト
ポインタが示すべき新しい位置を計算する演算器と、を
設ける可変長ワードを入力するＦＩＦＯである。

【００１４】また、請求項３の発明は、並列処理を行な
う複数の装置がそれぞれ出力する各単位データを、並列
処理を行なう他の複数の装置へ転送する分配器におい
て、請求項１，２記載のＦＩＦＯを使用するＦＩＦＯの
使用方法である。

【００１５】

【作用】請求項１の発明では、メモリセルへの書き込み
アドレスを示すライトＸポインタの復帰条件を、上位Ｃ
ＰＵから示すための手段を設けることにより、Ｘ方向に
並ぶメモリセル数以下の可変長データを、効率的に転送
するＦＩＦＯを構成する。そして、パラメータデータ数
の不足分として、ダミーデータを挿入することなく、可
変長データに対して柔軟に対処し、高速化を図る。

【００１６】また、請求項２の発明は、書き込みアドレ
スを示すライトポインタの操作を工夫することにより、
可変長ワード入力・一ワード出力のＦＩＦＯを構成し、
可変長データを、一ワード単位で元のデータに分解する
ものである。これらのＦＩＦＯにより、多数の多様な可
変長データの高速転送が可能となる。また、並列処理装
置のデータ分解機構を構築できる。

【００１７】

【実施例】図１に本発明による入力が一ワード、出力が
可変長ワードのＦＩＦＯの構成例を示す。また、図２に
は、図１に示すメモリセル１５の構成例を示す。図２に
おいて、書き込み先のメモリセルは、ライトＸポインタ
２０、ライトＹポインタ２１の二次元で示される。

【００１８】一方、読み出し側の複数個のメモリセル
は、Ｙ方向のリードポインタ２２のみの一次元で示され
る。読み出し時においては、このリードポインタ２２が
示す段に位置する”ｍ＋１”個のワードが、同時に読み
出されることになる。

【００１９】図２に示すライトＸポインタ２０は、書き
込み時にカウントアップし、‘０’から‘ｍ’まで、メ
モリセル１５の幅数である”ｍ＋１”をカウントする
と、または、単位データの最後のワードが書き込まれる
と‘０’に戻る。ライトＹポインタ２１は、ライトＸポ
インタ２０が‘０’に復帰するときにカウントアップす
る。

【００２０】図１において、Ｘポインタ制御回路１１
は、ライトＸポインタ２０のカウント動作を制御し、Ｙ
ポインタ制御回路１２は、ライトＹポインタ２１のカウ
ント動作を制御する。また、リードポインタ制御回路１
３は、リードポインタ２２のカウント動作を制御する。

【００２１】通常のＦＩＦＯ構成と同様に、ライトＹポ
インタ２１とリードポインタ２２との比較により、リー
ド可能状態、ライト可能状態を判断することができる。
図１において、フラグ制御回路１４は、リード可能状態
を判断するためのエンプティ・フラグ、及びライト可能
状態を判断するためのフル・フラグとを制御するもので
ある。

【００２２】以上の実施例で、一ワード入力・可変長ワ
ード出力のＦＩＦＯについて説明したが、逆に、可変長
データを入力し、一ワード単位のデータを出力するＦＩ
ＦＯを提供するには、ポインタ操作に特徴のあるＦＩＦ
Ｏを構成する必要がある。

【００２３】図３に、その構成例を示す。入力データの
ワード数が可変長の場合、通常のＦＩＦＯのようにライ
トポインタとリードポインタを操作することは難しいた
め、図３では、ライトポインタのみで操作を行なう方法
をとっている。

【００２４】図３において、データ解析部３０は、入力
データのワード数を解析するものであり、演算器３１
は、可変長データをメモリセル３３に書き込んだ後に、
新しいライトポインタの値を計算するものである。ま
た、ライトポインタ制御部３２は、ライト操作、リード
操作等によりポインタを操作するものである。

【００２５】図３において、ライト動作がある場合、ラ
イトポインタには、書き込みワード数が加算され、ライ
トポインタの値が更新される。図６のライト動作例で
は、ライト動作前のライトポインタは、‘２’を示して
おり、四ワードの入力データをライトした後のライトポ
インタは、‘６’を示している。

【００２６】一方、リード動作がある場合には、ライト
ポインタは、‘１’だけ減算される。この減算により、
一ワードデータの読み出し後のライトポインタが求ま
る。図７の動作例では、ライト動作とリード動作とが生
じている。

【００２７】図７において、ライト動作では、可変長デ
ータが四ワードであるので、ライトポインタは、‘４’
だけ加算される。また、リード動作では、ライトポイン
タは、‘１’だけ減算される。よって、これらのライト
及びリード動作により、ライトポインタの値は、‘２’
から‘５’へ更新されている。

【００２８】図４に、図３に示すメモリセル３３の構成
例を示す。図４において、リード動作があると、各段の
メモリセルのデータは、それぞれ前段のメモリセルから
複写される。そのため、一ワードの出力データは常に、
図４（ａ）中、［メモリセル１］と表記された一番のメ
モリセルから取り出される。

【００２９】従って、図４のメモリセルは、例えば、ラ
イトポインタ４０が‘１’を指している時はエンプティ
状態とし、次の入力データのワード数分のメモリセルが
空でない場合はフル状態とすることができる。

【００３０】図５は、ｎワードの入力データを書き込む
こととなる各メモリセルの番号と、ライトポインタの値
との関係を説明する図である。図５の場合、ｎワードの
入力データは、ライトポインタが示す番号のメモリセル
からｎ個分のメモリセルに書き込まれる。

【００３１】従って、ライトポインタの値が、”ｍ−ｎ
＋２”以上であれば、”ｎ−１”以下のワード数のデー
タしか書き込むことができないので、ｎワードのデータ
を書き込めない状態にあるメモリは、フル状態であると
いえる。

【００３２】なお、メモリセルには、図４（ｂ）に示す
ように、ライト時に入力データを直接書き込む手段と、
リード時に前段のメモリセルのデータを複写する手段と
を設けて構成することができる。

【００３３】図１又は図３に示す方法を実現するため
に、例えば図８に示すように、転送データを特定のデー
タ形式にしておくと効率よく動作させることができる。
ひとつの転送データが有する一連のデータ列の先頭の一
ワードの中で、使用していないビットに、後続するパラ
メータデータのワード数を埋め込んでおく。

【００３４】すると、図１に示すコマンド解析部１０
は、転送データのワード数を解析することができ、Ｘポ
インタ制御回路１１にそのワードを通知することができ
る。また、図３に示すデータ解析部３０も、転送データ
のワード数を解析することができ、演算器３１にそのワ
ード数を通知することができる。

【００３５】図３に示す演算器３１の構成例を、図９に
示す。図９に示すものは、演算器３１をひとつの加算器
９０のみで構成したものである。図中、加算器９０は、
現在のライトポインタの値と、可変長の入力データのワ
ード数と、リード信号との三つの入力を有している。例
えば、リード動作がある時には、リード信号を検出する
ことにより、ライトポインタを‘１’だけ減算する。

【００３６】上述した一ワード入力・可変長ワード出力
のＦＩＦＯと、可変長ワード入力・一ワード出力のＦＩ
ＦＯとは、三次元グラフィック表示装置が、図形処理を
高速化するため、並列処理を行なう場合に必要とされる
データの分配回路などに用いることができる。

【００３７】図１０に、本発明を応用した実施例を示
す。図１０は、プロセッサ・モジュール１０１〜１０５
により算出されたデータを分配器１００を経由して、次
段のプロセッサ・モジュール１０６〜１１０に転送する
システムを示している。このシステムにおいて、図１１
に示すようにデータが流れるとする。

【００３８】図１１に示すように、［ＰＭ１］より得ら
れたデータを、［ＰＭ６］，［ＰＭ７］，［ＰＭ８］へ
分配し、また、［ＰＭ２］より得られたデータを［ＰＭ
７］，［ＰＭ８］，［ＰＭ９］へ分配するとする。

【００３９】このとき、［データ２］と［データ４］、
［データ３］と［データ５］が、順序を守らなければな
らない場合、前述の分配動作は、［ＰＭ１］からの出力
データを処理した後に［ＰＭ２］からの出力データを処
理するといった処理順序が指定され、並列動作をするこ
とができない。

【００４０】従って、分配器の処理性能には、各ＰＭの
処理性能の”並列本数倍”の処理性能が要求される。こ
の処理性能を実現し、転送速度を上げるために、複数ワ
ードをまとめて転送できる本発明を用いることができ
る。

【００４１】図１１、１２に示す各データは、一ワード
の処理コマンドと、‘０’ワード、若しくは一ワード以
上のパラメータで構成する可変長データであるとする。
このとき、転送データは一または二以上のワードで構成
するデータ列である。［ＰＭ１］〜［ＰＭ５］より出力
されたワード単位のデータ列は、コマンド単位にパック
されて分配され、また分配先では、再び、ワード単位に
切り離される。

【００４２】すなわち、一ワード入力・複数ワード出力
のＦＩＦＯにより、順次蓄えられた複数ワードのデータ
を分配処理し、複数ワード入力・一ワード出力ＦＩＦＯ
により分解されたデータを、次段のＰＭに渡すことによ
り、分配器の分配処理能力を上げることができる。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
一ワードずつ入力され蓄えられた一連のデータ列を、必
要指定ワード数単位に一度に出力することができるた
め、高速処理を実現できる。また、処理単位が固定され
ていないため、転送データにダミーデータを加える必要
がなく、効率よくデータ転送を行なうことができる。

【００４４】さらに、本発明によるＦＩＦＯを用いた分
配器は、各種の形式が違うデータ列を効率よく分配する
ことができ、高速画像処理回路等に非常に有効である。
それから、本発明は、比較的簡単な回路で構成できるの
で、ゲートアレイによりＬＳＩ化が容易であるという利
点もある。

【図面の簡単な説明】

【図１】本発明による一実施例を示す図である。

【図２】メモリセルの構成例を示す図である。

【図３】本発明による他の実施例を示す図である。

【図４】メモリセルの構成例を示す図である。

【図５】可変長データの書き込み位置を示す図である。

【図６】ライト動作を説明するための図である。

【図７】リード・ライト動作を説明するための図であ
る。

【図８】転送データの構成例を示す図である。

【図９】演算器の構成例を示す図である。

【図１０】本発明を応用した実施例を示す図である。

【図１１】‘ＰＭ１’からのデータの流れを示す図であ
る。

【図１２】‘ＰＭ２’からのデータの流れを示す図であ
る。

【図１３】従来の技術を説明するための図である。

【図１４】従来技術の問題点を説明するための図であ
る。

【符号の説明】

１０ コマンド解析部 １１ Ｘポインタ制御回路 １２ Ｙポインタ制御回路 １３ リードポインタ制御回路 １４ フラグ制御回路 １５，３３ メモリセル ２０ ライトＸポインタ ２１ ライトＹポインタ ２２ リードポインタ ３０ データ解析部 ３１ 演算器 ３２ ライトポインタ制御部 ４０ ライトポインタ ９０ 加算器 １００ 分配器 １０１〜１１０，１３０，１３１ プロセッサ・モジュ
ール １３２〜１３９ メモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】ひとつ以上のワードで構成する単位データ
   を、ある装置から他の装置へ転送するために、データの
   入力は一ワード単位で行ない、データの出力は可変長ワ
   ードで行なうメモリ装置において、 単位データ中に示される単位データのワード数に関する
   情報を解析するコマンド解析部（１０）を設けると共
   に、 可変長ワードを出力するために複数個並ぶメモリセル
   に、入力した単位データを書き込む場合には、前記コマ
   ンド解析部（１０）による解析結果に基づいて、その単
   位データのワード数に相当する数のメモリセルへの書き
   込みを行ない、更に、前記複数個並ぶメモリセルの内、
   単位データの書き込みが行なわれないこととなった残り
   のメモリセルには、他の転送データが書き込まれないよ
   う措置をとる手段を設けることを特徴とする可変長ワー
   ドを出力するＦＩＦＯ。
2. 【請求項２】可変長ワードの単位データを入力し、これ
   を一ワード単位で出力するメモリ装置において、 単位データ中に示される単位データのワード数に関する
   情報を解析するデータ解析部と、 可変長ワードを入力するために複数個積み重なるメモリ
   セルのどの位置から、入力する単位データを書き込むべ
   きかを示すライトポインタと、 前記データ解析部の解析結果に基づいて、単位データを
   書き込んだ後に前記ライトポインタが示すべき新しい位
   置を計算する演算器と、を設けることを特徴とする可変
   長ワードを入力するＦＩＦＯ。
3. 【請求項３】並列処理を行なう複数の装置がそれぞれ出
   力する各単位データを、並列処理を行なう他の複数の装
   置へ転送する分配器において、請求項１，２記載のＦＩ
   ＦＯを使用することを特徴とするＦＩＦＯの使用方法。