JPH0612767B2 - 溝およびそのエッチング方法 - Google Patents
溝およびそのエッチング方法Info
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- 238000005530 etching Methods 0.000 title claims description 40
- 238000000034 method Methods 0.000 title claims description 7
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ドライエツチングによりシリコン溝および、
その形成法に係り、特にサイドエツチングを少なくして
高精度に形成された深い溝およびそれを形成するのに好
適なエツチング方法に関する。
その形成法に係り、特にサイドエツチングを少なくして
高精度に形成された深い溝およびそれを形成するのに好
適なエツチング方法に関する。
Ｓｉ（シリコン）のドライエツチングには、従来よりＣ
Ｆ4を始めとするフツ素系のガスあるいはＣＣｌ4を始め
とする塩素系ガスを主成分とするガスが用いられてき
た。しかし、このようなガスによるドライエツチングだ
けで深い溝を形成しようとすると、第１図に示すように
アンダーカツト３（マスクＦ部へのエツチングのまわり
込み）や、第２図に示すような溝中央部のふくらみ４な
どサイドエツテング（横方向へのエツチング）が生じ易
く、加工精度上の問題となつていた。ここで、各図の１
は基板、２１はマスクである。
Ｆ4を始めとするフツ素系のガスあるいはＣＣｌ4を始め
とする塩素系ガスを主成分とするガスが用いられてき
た。しかし、このようなガスによるドライエツチングだ
けで深い溝を形成しようとすると、第１図に示すように
アンダーカツト３（マスクＦ部へのエツチングのまわり
込み）や、第２図に示すような溝中央部のふくらみ４な
どサイドエツテング（横方向へのエツチング）が生じ易
く、加工精度上の問題となつていた。ここで、各図の１
は基板、２１はマスクである。
本発明の目的は、上記の欠点を解消した溝および深い溝
を形成してもサイドエツチングが少ないエツチング法を
提供することにある。
を形成してもサイドエツチングが少ないエツチング法を
提供することにある。
本発明は、ドライエツチングで発生するサイドエツチン
グをＳｉ溝の側壁に形成した耐エツチング性被膜で抑制
しようとするものである。
グをＳｉ溝の側壁に形成した耐エツチング性被膜で抑制
しようとするものである。
以下、本発明を実施例を参照して詳細に説明する。
第３図は本発明のエツチング工程を示す図である。先
ず、同図(1)に示すようにＳｉ基板１上に例えばＳｉＯ2
膜（酸化膜）Ｓｉ3Ｎ4膜（窒化膜）などのエツチングマ
スク２を形成した後、ＣＦ4あるいはＳＦ6などのフツ素
系ガスでＳｉ溝を浅くエツチングして、Ｓｉ溝５を形成
する。次に、該Ｓｉ溝の内面を耐エツチング性被膜で被
覆した後、耐エツチング性被膜を異方性エツチングし
て、(2)に示すようにＳｉ溝の底面６の耐エツチング性
被膜を除去し、Ｓｉ溝の側壁のみが耐エツチング性被膜
７で被覆されるようにする。上記耐エツチング性被膜と
しては、プラズマ酸化あるいは堆積によるＳｉＯ2膜を
用いることが好ましい。プラズマ酸化は、エツチングガ
スのかわりにＯ2ガスを導入して放電すればよい。ま
た、堆積は、例えばＳｉＣｌ4−Ｏ2混合ガスを導入して
放電することによつて行うことができる。
ず、同図(1)に示すようにＳｉ基板１上に例えばＳｉＯ2
膜（酸化膜）Ｓｉ3Ｎ4膜（窒化膜）などのエツチングマ
スク２を形成した後、ＣＦ4あるいはＳＦ6などのフツ素
系ガスでＳｉ溝を浅くエツチングして、Ｓｉ溝５を形成
する。次に、該Ｓｉ溝の内面を耐エツチング性被膜で被
覆した後、耐エツチング性被膜を異方性エツチングし
て、(2)に示すようにＳｉ溝の底面６の耐エツチング性
被膜を除去し、Ｓｉ溝の側壁のみが耐エツチング性被膜
７で被覆されるようにする。上記耐エツチング性被膜と
しては、プラズマ酸化あるいは堆積によるＳｉＯ2膜を
用いることが好ましい。プラズマ酸化は、エツチングガ
スのかわりにＯ2ガスを導入して放電すればよい。ま
た、堆積は、例えばＳｉＣｌ4−Ｏ2混合ガスを導入して
放電することによつて行うことができる。
上記の工程をさらにもう一度繰り返した後、さらにＳｉ
のエツチングを行なうと、(3)の如きＳｉ溝を得る。
のエツチングを行なうと、(3)の如きＳｉ溝を得る。
以上のようにしてＳｉ溝を形成すると、アンダーカツト
は第１図のａ1から第３図(3)のｂ1のように低減でき
る。本実施例では、Ｓｉのエツチングを３回に分割して
いるので、ｂ1はａ1の３分の１になる。
は第１図のａ1から第３図(3)のｂ1のように低減でき
る。本実施例では、Ｓｉのエツチングを３回に分割して
いるので、ｂ1はａ1の３分の１になる。
また、溝中央部のふくらみによるサイドエツチングも本
発明により第２図のａ2から第４図のｂ2に低減できるこ
とは明らかである。
発明により第２図のａ2から第４図のｂ2に低減できるこ
とは明らかである。
本発明により形成したＳｉ溝には、第３図(3)および第
４図に示す如くＳｉ溝側壁に波形が付くのが特徴であ
る。
４図に示す如くＳｉ溝側壁に波形が付くのが特徴であ
る。
本発明のＳｉエツチングをさらに多段階に分割すること
によりＳｉ溝側壁の波形の高さを減少させ、見かけ上垂
直なＳｉ溝を形成することもできる。
によりＳｉ溝側壁の波形の高さを減少させ、見かけ上垂
直なＳｉ溝を形成することもできる。
逆に、アンダーカツトあるいはサイドエツチングが生じ
易いエツチング条件を用いて本発明によるＳｉ溝の形成
を行なうと、第５図，第６図の如くＳｉ溝の側壁に大き
な波形を形成することもできる。このような溝は、例え
ば第７図に示すような凹形のキヤパシタの形成に用いる
と、面積効率を良くすることができる。すなわち、第７
図では、溝表面に絶縁膜１２と電極１３を形成してＭＩ
Ｓ型キヤパシタを構成しているが、溝側壁がしわ状にな
つているため、同じ深さで垂直な溝を形成した場合に比
べてキヤパシタ面積が大きくなる。
易いエツチング条件を用いて本発明によるＳｉ溝の形成
を行なうと、第５図，第６図の如くＳｉ溝の側壁に大き
な波形を形成することもできる。このような溝は、例え
ば第７図に示すような凹形のキヤパシタの形成に用いる
と、面積効率を良くすることができる。すなわち、第７
図では、溝表面に絶縁膜１２と電極１３を形成してＭＩ
Ｓ型キヤパシタを構成しているが、溝側壁がしわ状にな
つているため、同じ深さで垂直な溝を形成した場合に比
べてキヤパシタ面積が大きくなる。
なお、本発明ではＳｉのエツチングと耐エツチング性被
膜の形成とを別々に行なつているが、これを同時に行な
うためにＳｉエツチングガスにＯ2ガスを多量混合して
定常的にエツチング面に被膜を形成しようとすると、エ
ツチング速度が著しく低下したり、エツチング面が荒れ
たりするので好ましくない。
膜の形成とを別々に行なつているが、これを同時に行な
うためにＳｉエツチングガスにＯ2ガスを多量混合して
定常的にエツチング面に被膜を形成しようとすると、エ
ツチング速度が著しく低下したり、エツチング面が荒れ
たりするので好ましくない。
以上説明したように、本発明によつてＳｉ溝をｎ分割し
てエツチングすると、サイドエツチ量ａをａ／ｎに低減
できるので、高精度にＳｉ溝を形成できる。
てエツチングすると、サイドエツチ量ａをａ／ｎに低減
できるので、高精度にＳｉ溝を形成できる。
第１図，第２図は従来法によるＳｉ溝の例を示す断面
図、第３図〜第６図は本発明におけるＳｉ溝の例を示す
断面図、第７図は本発明によるＳｉ溝を用いて形成した
凹形のキヤパシタの例を示す断面図である。 １……Ｓｉ基板、２……エツチングマスク、３……アン
ダーカツト、４……サイドエツチング、５……Ｓｉ溝、
６……Ｓｉ溝の底面、７〜１１……耐エツチング性被
膜、１２……絶縁膜、１３……電極。
図、第３図〜第６図は本発明におけるＳｉ溝の例を示す
断面図、第７図は本発明によるＳｉ溝を用いて形成した
凹形のキヤパシタの例を示す断面図である。 １……Ｓｉ基板、２……エツチングマスク、３……アン
ダーカツト、４……サイドエツチング、５……Ｓｉ溝、
６……Ｓｉ溝の底面、７〜１１……耐エツチング性被
膜、１２……絶縁膜、１３……電極。
Claims (4)
- 【請求項１】シリコン基板表面に形成され、開口部の幅
が深さ方向で周期的に増減することを特徴とする溝。 - 【請求項２】シリコン基板表面に所望の形状を有するエ
ッチングマスクを形成する工程と、その後、露出された
該基板表面をドライエッチングして溝を形成する工程と
該溝の内面を耐エッチング性被膜で被覆する工程と該溝
の底面の該耐エッチング性被膜を除去して該底面を露出
する工程とを順次繰返し行なうことによりシリコン溝を
形成することを特徴とするエッチング方法。 - 【請求項３】上記ドライエッチングは、反応性ガスのプ
ラズマを用いて行なうことを特徴とする特許請求の範囲
第２項に記載のエッチング方法。 - 【請求項４】上記耐エッチング性被膜は、プラズマ酸化
あるいは堆積により形成されたＳｉＯ2膜であることを
特徴とする特許請求の範囲第２項または第３項に記載の
エッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002084A JPH0612767B2 (ja) | 1984-01-25 | 1984-01-25 | 溝およびそのエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002084A JPH0612767B2 (ja) | 1984-01-25 | 1984-01-25 | 溝およびそのエッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60154622A JPS60154622A (ja) | 1985-08-14 |
| JPH0612767B2 true JPH0612767B2 (ja) | 1994-02-16 |
Family
ID=11738714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002084A Expired - Lifetime JPH0612767B2 (ja) | 1984-01-25 | 1984-01-25 | 溝およびそのエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612767B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007504010A (ja) * | 2003-08-29 | 2007-03-01 | コミサリア、ア、レネルジ、アトミク | ピラーによって支持部へ取り付けられた懸架要素を含むマイクロメカニカル装置およびその製造方法 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0665214B2 (ja) * | 1985-05-17 | 1994-08-22 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JPS62201950U (ja) * | 1986-06-13 | 1987-12-23 | ||
| JPH0821720B2 (ja) * | 1990-05-30 | 1996-03-04 | 株式会社小電力高速通信研究所 | 半導体装置の製造方法 |
| EP0478283B1 (en) * | 1990-09-26 | 1996-12-27 | Hitachi, Ltd. | Microwave plasma processing method and apparatus |
| JPH07123106B2 (ja) * | 1991-02-04 | 1995-12-25 | 日本電信電話株式会社 | Ｘ線マスク吸収体の製造方法及びその製造装置 |
| EP0729175A1 (en) * | 1995-02-24 | 1996-08-28 | International Business Machines Corporation | Method for producing deep vertical structures in silicon substrates |
| EP1099244B1 (en) * | 1998-07-23 | 2007-01-24 | Surface Technology Systems Plc | Method for anisotropic etching |
| US6235638B1 (en) | 1999-02-16 | 2001-05-22 | Micron Technology, Inc. | Simplified etching technique for producing multiple undercut profiles |
| US6555480B2 (en) | 2001-07-31 | 2003-04-29 | Hewlett-Packard Development Company, L.P. | Substrate with fluidic channel and method of manufacturing |
| FR2834382B1 (fr) * | 2002-01-03 | 2005-03-18 | Cit Alcatel | Procede et dispositif de gravure anisotrope du silicium a haut facteur d'aspect |
| JP3823920B2 (ja) | 2002-12-27 | 2006-09-20 | 三菱電機株式会社 | 電動油圧式パワーステアリング装置 |
| JP4578893B2 (ja) * | 2004-08-20 | 2010-11-10 | 住友精密工業株式会社 | シリコン材のプラズマエッチング方法及びプラズマエッチング装置 |
| JP2006351208A (ja) * | 2005-06-13 | 2006-12-28 | Tokuden Co Ltd | 誘導発熱ローラ装置 |
| KR101174775B1 (ko) * | 2005-08-29 | 2012-08-20 | 엘지디스플레이 주식회사 | 인쇄판의 제조방법 |
| JP4812512B2 (ja) | 2006-05-19 | 2011-11-09 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| KR100761408B1 (ko) * | 2006-09-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 전구형 리세스게이트 및 그의 제조 방법 |
| JP2009021584A (ja) * | 2007-06-27 | 2009-01-29 | Applied Materials Inc | 高ｋ材料ゲート構造の高温エッチング方法 |
| JP5913830B2 (ja) * | 2011-04-21 | 2016-04-27 | 株式会社アルバック | シリコン基板のエッチング方法 |
| KR101821413B1 (ko) * | 2011-09-26 | 2018-01-24 | 매그나칩 반도체 유한회사 | 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법 |
| JP6207947B2 (ja) | 2013-09-24 | 2017-10-04 | 東京エレクトロン株式会社 | 被処理体をプラズマ処理する方法 |
| US9054050B2 (en) * | 2013-11-06 | 2015-06-09 | Tokyo Electron Limited | Method for deep silicon etching using gas pulsing |
| CN105719965A (zh) * | 2014-12-04 | 2016-06-29 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 二氧化硅基片的刻蚀方法和刻蚀设备 |
| JP6524562B2 (ja) * | 2017-02-23 | 2019-06-05 | パナソニックＩｐマネジメント株式会社 | 素子チップおよびその製造方法 |
-
1984
- 1984-01-25 JP JP1002084A patent/JPH0612767B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007504010A (ja) * | 2003-08-29 | 2007-03-01 | コミサリア、ア、レネルジ、アトミク | ピラーによって支持部へ取り付けられた懸架要素を含むマイクロメカニカル装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60154622A (ja) | 1985-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |