JPH06125260A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH06125260A JPH06125260A JP4272189A JP27218992A JPH06125260A JP H06125260 A JPH06125260 A JP H06125260A JP 4272189 A JP4272189 A JP 4272189A JP 27218992 A JP27218992 A JP 27218992A JP H06125260 A JPH06125260 A JP H06125260A
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- output
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Abstract
(57)【要約】
【目的】LSIの入力回路として使用され、入力回路内
のインバータ素子のデバイスパラメータが変動した場合
でも、高速パルス信号に対して正常に動作する入力回路
を提供する。 【構成】出力端子を2つ有するカレントミラー回路5
と、入力端子に正相,逆相のパルス信号を入力し、負荷
としてカレントミラー回路の2つの出力を接続した差動
回路3と、差動回路に一定電流を流す定電流回路8と、
差動回路の出力に縦続接続されるN個(N≧1)のイン
バータ回路4と、N個の縦続接続されたインバータ回路
の奇数個目の出力信号を入力する低域通過フィルタ回路
6と、低域通過フィルタ回路の出力信号を入力する電圧
制御電流源回路7とを備え、電圧制御電流源回路7の出
力をカレントミラー回路5の入力に接続する。
のインバータ素子のデバイスパラメータが変動した場合
でも、高速パルス信号に対して正常に動作する入力回路
を提供する。 【構成】出力端子を2つ有するカレントミラー回路5
と、入力端子に正相,逆相のパルス信号を入力し、負荷
としてカレントミラー回路の2つの出力を接続した差動
回路3と、差動回路に一定電流を流す定電流回路8と、
差動回路の出力に縦続接続されるN個(N≧1)のイン
バータ回路4と、N個の縦続接続されたインバータ回路
の奇数個目の出力信号を入力する低域通過フィルタ回路
6と、低域通過フィルタ回路の出力信号を入力する電圧
制御電流源回路7とを備え、電圧制御電流源回路7の出
力をカレントミラー回路5の入力に接続する。
Description
【0001】
【産業上の利用分野】本発明は、LSIの入力に使用
し、CMOSプロセスで作成する入力回路に関し、特に
比較的高速パルス信号を扱う場合に、CMOSを構成す
るPMOS,NMOSトランジスタ素子相互の変動があ
っても、パルス信号の正相から逆相へ反転するしきい値
電圧を安定に保持できる入力回路に関する。
し、CMOSプロセスで作成する入力回路に関し、特に
比較的高速パルス信号を扱う場合に、CMOSを構成す
るPMOS,NMOSトランジスタ素子相互の変動があ
っても、パルス信号の正相から逆相へ反転するしきい値
電圧を安定に保持できる入力回路に関する。
【0002】
【従来の技術】従来の入力回路は図2の回路図に示すよ
うに、パルス信号が入力される入力端子1,2は、差動
回路3の入力に接続され、差動回路3には負荷抵抗9,
10と定電流回路8とが接続される。また、これらの負
荷抵抗9,10、差動回路3、定電流回路8が直列に接
続され、電源12のマイナス側が一定電流回路8の側
に、プラス側が地気13に接地するとともに負荷抵抗
9,10の側に接続されている。さらに差動回路3の出
力はN個の縦続接続されたインバータ回路4の入力に接
続され、インバータ回路4の出力が出力端子11になっ
ている。
うに、パルス信号が入力される入力端子1,2は、差動
回路3の入力に接続され、差動回路3には負荷抵抗9,
10と定電流回路8とが接続される。また、これらの負
荷抵抗9,10、差動回路3、定電流回路8が直列に接
続され、電源12のマイナス側が一定電流回路8の側
に、プラス側が地気13に接地するとともに負荷抵抗
9,10の側に接続されている。さらに差動回路3の出
力はN個の縦続接続されたインバータ回路4の入力に接
続され、インバータ回路4の出力が出力端子11になっ
ている。
【0003】次に従来例の動作を説明する。入力端子
1,2にはECL論理回路の論理レベルで差動信号が入
力され、差動回路3の出力信号がインバータ回路4に入
力される。N個の縦続接続されたインバータ回路4は、
初段目のインバータの入力のしきい値電圧が入力される
信号の高レベルと低レベルの間になる様に設定され、2
段目以降は通常のインバータが用いられる。また、初段
目,2段目,3段目と後段になるに従ってトランジスタ
サイズが大きなインバータが用いられ、出力端子11で
はCMOSレベルの大きな駆動能力を有する入力回路と
なっている。
1,2にはECL論理回路の論理レベルで差動信号が入
力され、差動回路3の出力信号がインバータ回路4に入
力される。N個の縦続接続されたインバータ回路4は、
初段目のインバータの入力のしきい値電圧が入力される
信号の高レベルと低レベルの間になる様に設定され、2
段目以降は通常のインバータが用いられる。また、初段
目,2段目,3段目と後段になるに従ってトランジスタ
サイズが大きなインバータが用いられ、出力端子11で
はCMOSレベルの大きな駆動能力を有する入力回路と
なっている。
【0004】
【発明が解決しようとする課題】上述した従来の入力回
路は、インバータを形成するCMOSのNチャネル,P
チャネルMOSの素子が互いにオン,オフ動作を行う場
合に、Pチャネル,Nチャネル相互の素子変動によりイ
ンバータの入力しきい値電圧すなわち正相,逆相変換点
が変動するために、高速のパルス信号を入力端子に入力
すると、インバータ回路の初段のインバータの出力は入
力に追従できなくなる。すなわちしきい値電圧が高レベ
ル側にずれた場合にはCMOSレベルの高レベル側にし
きい値電圧がずれ、低レベル側にずれた場合はCMOS
レベルの低レベル側に出力側信号のレベルがずれるの
で、2段目ではさらに増幅され、出力端子には最悪の場
合にパルス信号が出力されず高レベルまたは低レベルで
一定になってしまうという欠点がある。このような最悪
の場合にならなくとも、しきい値電圧がずれることによ
り、特に高速パルス信号では正相,逆相の正規のデュー
ティのパルス幅が確保されなくなる欠点がある。
路は、インバータを形成するCMOSのNチャネル,P
チャネルMOSの素子が互いにオン,オフ動作を行う場
合に、Pチャネル,Nチャネル相互の素子変動によりイ
ンバータの入力しきい値電圧すなわち正相,逆相変換点
が変動するために、高速のパルス信号を入力端子に入力
すると、インバータ回路の初段のインバータの出力は入
力に追従できなくなる。すなわちしきい値電圧が高レベ
ル側にずれた場合にはCMOSレベルの高レベル側にし
きい値電圧がずれ、低レベル側にずれた場合はCMOS
レベルの低レベル側に出力側信号のレベルがずれるの
で、2段目ではさらに増幅され、出力端子には最悪の場
合にパルス信号が出力されず高レベルまたは低レベルで
一定になってしまうという欠点がある。このような最悪
の場合にならなくとも、しきい値電圧がずれることによ
り、特に高速パルス信号では正相,逆相の正規のデュー
ティのパルス幅が確保されなくなる欠点がある。
【0005】
【課題を解決するための手段】本発明の入力回路は出力
端子を2つ有するカレントミラー回路と、入力端子に正
相,逆相のパルス信号を入力し、負荷として前記カレン
トミラー回路の2つの出力を接続した差動回路と、前記
差動回路に一定電流を流す定電流回路と、前記差動回路
の出力に縦続接続されるN個(N≧1)のインバータ回
路と、前記N個の縦続接続されたインバータ回路の奇数
個目の出力信号を入力する低域通過フィルタ回路と、前
記低域通過フィルタ回路の出力信号を入力する電圧制御
電流源回路とを備え、前記電圧制御電流源回路の出力を
前記カレントミラー回路の入力に接続する。
端子を2つ有するカレントミラー回路と、入力端子に正
相,逆相のパルス信号を入力し、負荷として前記カレン
トミラー回路の2つの出力を接続した差動回路と、前記
差動回路に一定電流を流す定電流回路と、前記差動回路
の出力に縦続接続されるN個(N≧1)のインバータ回
路と、前記N個の縦続接続されたインバータ回路の奇数
個目の出力信号を入力する低域通過フィルタ回路と、前
記低域通過フィルタ回路の出力信号を入力する電圧制御
電流源回路とを備え、前記電圧制御電流源回路の出力を
前記カレントミラー回路の入力に接続する。
【0006】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の一実施例を示す回路図である。図1
において図2の従来例と同一の符号は同一の機能を有す
る。すなわち、本実施例は抵抗9,10の代りにカレン
トミラー回路5を設け、さらに低域通過フィルタ6、電
圧制御電流源回路7によりインバータ回路の後述する段
からの出力信号をカレントミラー回路5の入力部に帰還
している。
る。図1は本発明の一実施例を示す回路図である。図1
において図2の従来例と同一の符号は同一の機能を有す
る。すなわち、本実施例は抵抗9,10の代りにカレン
トミラー回路5を設け、さらに低域通過フィルタ6、電
圧制御電流源回路7によりインバータ回路の後述する段
からの出力信号をカレントミラー回路5の入力部に帰還
している。
【0007】次に本実施例の動作を説明する。低域通過
フィルタ6の遮断周波数は、入力端子1,2に入力され
る入力信号の周波数に比べて十分に低く設定されてお
り、電圧制御電流源回路7の出力電流は、入力電圧が高
くなると出力側の吸い込み電流の値が大きくなり、入力
電圧が電源12の電圧の半分の値の場合に定電流回路8
の電流値の半分の値の電流がカレントミラー回路8の出
力電流として出力される様に設定されている。素子変動
が標準の状態で、差動回路3の出力の高レベル,低レベ
ルの中心にインバータ回路4の初段の入力側しきい値を
設定することにより、高速信号が入力端子1,2に入力
された場合でも出力端子11にはCMOSレベルに変換
された信号が出力され、低域通過フィルタ回路6の出力
には電源12の電圧の半分の電圧値が常に出力されてい
る。ここで、素子変動によりインバータ回路4の初段の
入力側しきい値が高レベル側にずれた場合には、初段の
インバータの出力は入力端子1,2に入力された高速の
入力信号に追従することができず、CMOSレベルの高
レベル側にずれる(完全に低レベルまで下がることがで
きずデューティも劣化する)ために、2段目出力はCM
OSレベルの低レベル側にずれ、3段目出力はCMOS
レベルの高レベル側にさらにずれることになり、低域通
過フィルタ回路6の出力電圧は電源12の電圧値の半分
の値より大きくなる。したがってカレントミラー回路5
の出力電流値は定電流回路8の電流値の半分の値より大
きくなるために、差動回路3の出力信号の高レベルの値
と低レベルの値が共に高くなり、高レベルの値と低レベ
ルの値の中心値が、素子変動によるインバータ回路4の
初段のインバータの入力側しきい値とほぼ等しくなる値
まで変動する。すなわち差動回路3の出力の振幅の中心
値がインバータ回路4の初段のインバータの入力側しき
い値とほぼ等しくなる様に帰還がかかるので、初段のイ
ンバータの出力はCMOSレベルの高レベル,低レベル
の振幅を出力することができるために出力端子11にも
CMOSレベルの高レベル,低レベルの振幅を出力する
ことが可能となる。素子変動によりインバータ回路4の
初段の入力側しきい値が低レベル側にずれた場合も同様
な帰還動作が働き、出力端子11にはCMOSレベルの
高レベル,低レベルの振幅を出力することが可能とな
る。本実施例では縦続接続されたダイオード回路の個数
として4個の場合を説明したが、N(N≧1)個の場合
でも動作は同じである。この場合、低域通過フィルタ6
の入力に接続する出力を有するインバータは、N個の縦
続接続されたインバータの初段から数えて奇数番目のイ
ンバータを選ぶ必要がある。奇数番目の中で一番大きな
奇数に相当するインバータを選べば、出力端子11から
出力される信号のデューティ劣化は最も少なくなる。
フィルタ6の遮断周波数は、入力端子1,2に入力され
る入力信号の周波数に比べて十分に低く設定されてお
り、電圧制御電流源回路7の出力電流は、入力電圧が高
くなると出力側の吸い込み電流の値が大きくなり、入力
電圧が電源12の電圧の半分の値の場合に定電流回路8
の電流値の半分の値の電流がカレントミラー回路8の出
力電流として出力される様に設定されている。素子変動
が標準の状態で、差動回路3の出力の高レベル,低レベ
ルの中心にインバータ回路4の初段の入力側しきい値を
設定することにより、高速信号が入力端子1,2に入力
された場合でも出力端子11にはCMOSレベルに変換
された信号が出力され、低域通過フィルタ回路6の出力
には電源12の電圧の半分の電圧値が常に出力されてい
る。ここで、素子変動によりインバータ回路4の初段の
入力側しきい値が高レベル側にずれた場合には、初段の
インバータの出力は入力端子1,2に入力された高速の
入力信号に追従することができず、CMOSレベルの高
レベル側にずれる(完全に低レベルまで下がることがで
きずデューティも劣化する)ために、2段目出力はCM
OSレベルの低レベル側にずれ、3段目出力はCMOS
レベルの高レベル側にさらにずれることになり、低域通
過フィルタ回路6の出力電圧は電源12の電圧値の半分
の値より大きくなる。したがってカレントミラー回路5
の出力電流値は定電流回路8の電流値の半分の値より大
きくなるために、差動回路3の出力信号の高レベルの値
と低レベルの値が共に高くなり、高レベルの値と低レベ
ルの値の中心値が、素子変動によるインバータ回路4の
初段のインバータの入力側しきい値とほぼ等しくなる値
まで変動する。すなわち差動回路3の出力の振幅の中心
値がインバータ回路4の初段のインバータの入力側しき
い値とほぼ等しくなる様に帰還がかかるので、初段のイ
ンバータの出力はCMOSレベルの高レベル,低レベル
の振幅を出力することができるために出力端子11にも
CMOSレベルの高レベル,低レベルの振幅を出力する
ことが可能となる。素子変動によりインバータ回路4の
初段の入力側しきい値が低レベル側にずれた場合も同様
な帰還動作が働き、出力端子11にはCMOSレベルの
高レベル,低レベルの振幅を出力することが可能とな
る。本実施例では縦続接続されたダイオード回路の個数
として4個の場合を説明したが、N(N≧1)個の場合
でも動作は同じである。この場合、低域通過フィルタ6
の入力に接続する出力を有するインバータは、N個の縦
続接続されたインバータの初段から数えて奇数番目のイ
ンバータを選ぶ必要がある。奇数番目の中で一番大きな
奇数に相当するインバータを選べば、出力端子11から
出力される信号のデューティ劣化は最も少なくなる。
【0008】
【発明の効果】以上説明したように本発明は、入力端子
に接続された差動回路の負荷部に出力端子を2つ有する
カレントミラー回路の出力を接続し、N個の縦続接続さ
れたインバータ回路の奇数個目のインバータの1つの出
力を低域通過フィルタ回路の入力に接続し、電圧制御電
流源回路の入力を低域通過フィルタ回路の出力に接続
し、その出力をカレントミラー回路の入力に接続するこ
とにより、インバータの素子変動がある場合でも、入力
された高速パルス信号を正常に出力することができる効
果がある。ディジタルLSIで入力される高速のクロッ
ク信号を正常に出力できる入力回路として特に有効であ
る。
に接続された差動回路の負荷部に出力端子を2つ有する
カレントミラー回路の出力を接続し、N個の縦続接続さ
れたインバータ回路の奇数個目のインバータの1つの出
力を低域通過フィルタ回路の入力に接続し、電圧制御電
流源回路の入力を低域通過フィルタ回路の出力に接続
し、その出力をカレントミラー回路の入力に接続するこ
とにより、インバータの素子変動がある場合でも、入力
された高速パルス信号を正常に出力することができる効
果がある。ディジタルLSIで入力される高速のクロッ
ク信号を正常に出力できる入力回路として特に有効であ
る。
【図1】本発明の一実施例を示す回路図である。
【図2】従来の入力回路を示す回路図である。
1,2 入力端子 3 差動回路 4 インバータ回路 5 カレントミラー回路 6 低域通過フィルタ 7 電圧制御電流源回路 8 定電流回路 9,10 負荷抵抗 11 出力端子 12 電源 13 地気
Claims (1)
- 【請求項1】 出力端子を2つ有するカレントミラー回
路と、入力端子に正相,逆相のパルス信号を入力し、負
荷として前記カレントミラー回路の2つの出力を接続し
た差動回路と、前記差動回路に一定電流を流す定電流回
路と、前記差動回路の出力に縦続接続されるN個(N≧
1)のインバータ回路と、前記N個の縦続接続されたイ
ンバータ回路の奇数個目の出力信号を入力する低域通過
フィルタ回路と、前記低域通過フィルタ回路の出力信号
を入力する電圧制御電流源回路とを備え、前記電圧制御
電流源回路の出力を前記カレントミラー回路の入力に接
続することを特徴とする入力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4272189A JP2929866B2 (ja) | 1992-10-12 | 1992-10-12 | 入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4272189A JP2929866B2 (ja) | 1992-10-12 | 1992-10-12 | 入力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06125260A true JPH06125260A (ja) | 1994-05-06 |
JP2929866B2 JP2929866B2 (ja) | 1999-08-03 |
Family
ID=17510333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4272189A Expired - Lifetime JP2929866B2 (ja) | 1992-10-12 | 1992-10-12 | 入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2929866B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006148364A (ja) * | 2004-11-17 | 2006-06-08 | Nec Electronics Corp | 電圧比較器 |
-
1992
- 1992-10-12 JP JP4272189A patent/JP2929866B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006148364A (ja) * | 2004-11-17 | 2006-06-08 | Nec Electronics Corp | 電圧比較器 |
US7915948B2 (en) | 2004-11-17 | 2011-03-29 | Renesas Electronics Corporation | Current mirror circuit |
Also Published As
Publication number | Publication date |
---|---|
JP2929866B2 (ja) | 1999-08-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990420 |