JPH06124944A - Semiconductor device - Google Patents

Abstract

PURPOSE:To prevent a short-circuit between a metal wiring layer and a gate electrode adjacent to a contact hole due to overetching of wet etching by forming a film having a low etching rate in the central part or the lowermost part of a first interlayer insulating film. CONSTITUTION:An HTO film 205 is formed on an active element on a semiconductor substrate 201 as a first interlayer insulating film followed by forming a PSG film 206 using TEOS having a higher etching rate than the HTO film 205. Next, after performing photolithography using a photoresist 207 as a mask material, wet etching is performed for 350 sec by using HF water while performing anisotropic etching by dry etching so as to form a contact hole. Thereafter, a metal wiring layer 208 is sputtered. Thereby, no short-circuit is caused between a metal wiring layer and a gate electrode adjacent to a contact hole.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は半導体装置あるいは半導
体装置の構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device or a semiconductor device structure.

【０００２】[0002]

【従来の技術】半導体装置製造における前記第１の層間
絶縁膜は従来１層あるいは平坦性が求められる場合、２
層以上で構成されており、前記第１の層間絶縁膜下層の
能動素子へのコンタクトホール開孔工程は、その後の金
属配線層の段差被覆（ステップカバレッジ）を考慮し
て、フッ酸等による等方性ウェトエッチと反応性イオン
エッチング等を用いた異方性ドライエッチングとを組み
合わせる方法が一般的に用いられている。2. Description of the Related Art The first interlayer insulating film in the manufacture of a semiconductor device is conventionally one layer or when flatness is required.
In the step of forming a contact hole in the active element in the lower layer of the first interlayer insulating film, the step of covering the step of the metal wiring layer (step coverage) is performed with hydrofluoric acid or the like. A method of combining isotropic wet etching and anisotropic dry etching using reactive ion etching or the like is generally used.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、ウェッ
トエッチング量が少ないと図１（ａ）１０８のようにウ
ェットエッチング部のアスペクト比が増大しドライエッ
チング形状及び前記金属配線層のステップカバレッジに
悪影響を及ぼし、前記金属配線層の断線の原因となる。
また反対に前記ウェットエッチング量が多すぎると、図
１（ｂ）１１０のようにウェットエッチングによる横方
向へのエッチングの広がりが隣接するゲート電極膜に接
触し、前記金属配線と前記ゲート電極間でのショートの
原因となり得る。また、ウェットエッチ量は制御性に乏
しく、バッチ間あるいはウェハ面内においてばらつきを
生じ易い。However, when the wet etching amount is small, the aspect ratio of the wet etching portion increases as shown in FIG. 1A, which adversely affects the dry etching shape and the step coverage of the metal wiring layer. This causes a break in the metal wiring layer.
On the other hand, if the amount of the wet etching is too large, the lateral spread of the etching due to the wet etching contacts the adjacent gate electrode film as shown in FIG. 1B 110, and the gap between the metal wiring and the gate electrode is increased. Can cause a short circuit. In addition, the wet etching amount is poor in controllability, and variations easily occur between batches or within the wafer surface.

【０００４】そこで本発明はかかる問題を解決するもの
で、その目的とするところはウェットエッチ量のばらつ
きに起因するコンタクトホール内での金属配線層の断線
あるは前記金属配線層とコンタクトホールに隣接するゲ
ート電極間のショートを防ぐことにある。Therefore, the present invention solves such a problem, and an object thereof is to disconnect the metal wiring layer in the contact hole due to the variation of the wet etching amount or to adjoin the metal wiring layer and the contact hole. This is to prevent a short circuit between the gate electrodes.

【０００５】[0005]

【課題を解決するための手段】本発明の半導体装置は、
能動素子と金属配線層との間に形成された第１の層間絶
縁膜が、成膜方法あるいは材質の異なる少なくとも２層
の絶縁膜を形成し、かつ下層部の絶縁膜には上層部より
ＨＦ等に対するエッチングレートの低い膜を用い、ある
いは前記第１の層間絶縁膜が少なくとも３層形成し、か
つその中央部にシリコン窒化膜層を用いる手段を取る。
ここで、前記第１の層間絶縁膜としては化学的気相成長
（ＣＶＤ）法によるＬＴＯ、ＨＴＯ、ＰＳＧ、Ｓｉ3Ｎ4
等が有効である。あるいは前記第１の層間絶縁膜が気相
成長（ＣＶＤ）法によるリンドープガラス（ＰＳＧ）を
形成し、かつ前記ＰＳＧ膜においてその下部のリン濃度
が上部に比べて小さくする手段を取る。The semiconductor device of the present invention comprises:
The first interlayer insulating film formed between the active element and the metal wiring layer forms at least two insulating films of different film forming methods or materials, and the insulating film of the lower layer has HF higher than that of the upper layer. For example, a film having a low etching rate with respect to the above is used, or at least three layers of the first interlayer insulating film are formed, and a silicon nitride film layer is used at the center thereof.
Here, as the first interlayer insulating film, LTO, HTO, PSG, Si3N4 by a chemical vapor deposition (CVD) method is used.
Etc. are effective. Alternatively, the first interlayer insulating film forms phosphorus-doped glass (PSG) by vapor phase epitaxy (CVD), and the phosphorus concentration in the lower part of the PSG film is made smaller than that in the upper part.

【０００６】[0006]

【実施例】以下に本発明の実施例を図に従って説明す
る。Embodiments of the present invention will be described below with reference to the drawings.

【０００７】図２は本発明における第１の実施例の説明
図である。まず半導体基板２０１上の能動素子上に第１
の層間絶縁膜としてＨＴＯ膜２０５をＣＶＤ法にて０．
４μｍ形成し、次いでＴＥＯＳ（テトラエトキシオルト
シラン）を用いたリンドープガラス（ＰＳＧ）膜２０６
を同じくＣＶＤ法にて０．３μｍ形成する（図２
（ａ））。次に図２（ｂ）のようにフォトレジスト２０
７をマスク材として用いたフォトリソグラフィを施した
後、３５０秒間の希釈フッ酸（ＨＦ：Ｈ2Ｏ＝１：１
０）エッチング液としたウェットエッチを行う（図２
（ｃ））。しかる後にＣＦ4Ｈ2を用いたドライエッチン
グにより異方性エッチングを行い図２（ｄ）のようなコ
ンタクトホールを開孔する。この後、金属配線層２０８
としてのアルミニウム０．６μｍをスパッタし、前記コ
ンタクトホールと同様にフォトリソグラフィを用いたエ
ッチング工程を経て、プラズマを用いたＣＶＤ法による
Ｓｉ3Ｎ4からなる保護膜２０９を成膜して図２（ｅ）に
示すような断面形状を得た。FIG. 2 is an explanatory diagram of the first embodiment of the present invention. First, the first element is formed on the active element on the semiconductor substrate 201.
The HTO film 205 is formed as an interlayer insulating film of the CVD method by CVD.
Phosphorus-doped glass (PSG) film 206 formed to a thickness of 4 μm and then using TEOS (tetraethoxyorthosilane)
Is also formed by the CVD method to a thickness of 0.3 μm (see FIG. 2).
(A)). Next, as shown in FIG.
After photolithography using 7 as a mask material, diluted hydrofluoric acid (HF: H2O = 1: 1) for 350 seconds.
0) Wet etching using an etching solution is performed (Fig. 2
(C)). After that, anisotropic etching is performed by dry etching using CF4H2 to open a contact hole as shown in FIG. 2 (d). After this, the metal wiring layer 208
2 .mu.m of aluminum is sputtered, and a protective film 209 made of Si3 N4 is formed by the CVD method using plasma through an etching process using photolithography as in the case of the contact hole. A cross-sectional shape as shown was obtained.

【０００８】本実施例においては図２（ｅ）に示すよう
に前記ＴＥＯＳを用いたＰＳＧ層２０６に比べて前記Ｈ
ＴＯ膜の方がフッ酸に対するエッチングレートが低く、
前記ＨＴＯ膜２０５に対してウェットエッチングが進行
しにくいため、ウェットエッチ時間４００秒において前
記金属配線層２０８であるアルミニウムと前記コンタク
トホールに隣接するゲート電極２０３間のショートもな
く、かつ前記アルミニウム配線層のステップカバレッジ
も良好で、ウェットエッチング不足による前記アルミニ
ウム配線層の断線は各バッチ（１バッチ１０枚、３バッ
チ）、ウェハ面内全域において確認されなかった。In this embodiment, as compared with the PSG layer 206 using TEOS, as shown in FIG.
The TO film has a lower etching rate for hydrofluoric acid,
Since wet etching does not easily proceed to the HTO film 205, there is no short circuit between the aluminum which is the metal wiring layer 208 and the gate electrode 203 adjacent to the contact hole in the wet etching time of 400 seconds, and the aluminum wiring layer is not present. The step coverage was also good, and the disconnection of the aluminum wiring layer due to insufficient wet etching was not confirmed in each batch (10 batches, 3 batches) in the entire wafer surface.

【０００９】図３は本発明における第２の実施例の説明
図である。まず半導体基板３０１上の能動素子上に第１
の層間絶縁膜としてＨＴＯ膜３０５をＣＶＤ法にて０．
２μｍ形成し、次いでＳｉ3Ｎ4膜３０６を０．１μｍ、
さらにＬＴＯ−ＰＳＧ膜３０７、０．５μｍをそれぞれ
ＣＶＤ法にて形成する（図３（ａ））。次に図３（ｂ）
のようにフォトレジスト３０８をマスク材として用いた
フォトリソグラフィを施した後、４００秒間の希釈フッ
酸（ＨＦ：Ｈ2Ｏ＝１：１０）によるウェットエッチを
行う（図３（ｃ））。しかる後にＣＦ4を用いたドライ
エッチングにより異方性エッチングを行い図３（ｄ）の
ようなコンタクトホールを開孔する。この後、前記第１
の実施例と同様に金属配線層３０９としてのアルミニウ
ム０．６μｍをスパッタし、前記コンタクトホールと同
様にフォトリソグラフィを用いたエッチング工程、プラ
ズマを用いたＣＶＤ法によるＳｉ3Ｎ4膜からなる保護膜
（３１０）形成工程を経て図３（ｅ）に示すような断面
形状を得た。FIG. 3 is an explanatory diagram of the second embodiment of the present invention. First, the first element is formed on the active element on the semiconductor substrate 301.
HTO film 305 as an interlayer insulating film is formed by the CVD method.
2 μm formed, and then a Si 3 N 4 film 306 is formed to 0.1 μm,
Further, LTO-PSG films 307 and 0.5 μm are formed by the CVD method (FIG. 3A). Next, FIG. 3 (b)
After performing photolithography using the photoresist 308 as a mask material as described above, wet etching is performed with diluted hydrofluoric acid (HF: H2O = 1: 10) for 400 seconds (FIG. 3C). Then, anisotropic etching is performed by dry etching using CF4 to open a contact hole as shown in FIG. After this, the first
In the same manner as in the above example, 0.6 μm of aluminum as the metal wiring layer 309 is sputtered, and an etching step using photolithography as in the case of the contact hole, a protective film made of a Si3N4 film by a CVD method using plasma (310) Through the forming process, a cross-sectional shape as shown in FIG.

【００１０】本実施例においては図３（ｅ）に示すよう
に前記Ｓｉ3Ｎ4膜３０６は前記ＬＴＯ−ＰＳＧ層３０７
に比べてフッ酸に対するエッチングレートが低いため、
ウェットエッチングは前記Ｓｉ3Ｎ4膜においてほぼ食い
止められることにより、ウェットエッチ時間４００秒に
おいて前記金属配線層であるアルミニウムと前記コンタ
クトホールに隣接するゲート電極間がショートすること
なく、かつウェットエッチング不足もなく、アルミニウ
ム配線層のステップカバレッジも良好であった。In this embodiment, as shown in FIG. 3E, the Si3N4 film 306 is formed of the LTO-PSG layer 307.
Since the etching rate for hydrofluoric acid is lower than
Since the wet etching is almost stopped in the Si3N4 film, there is no short circuit between the aluminum which is the metal wiring layer and the gate electrode adjacent to the contact hole, and there is no shortage of the wet etching when the wet etching time is 400 seconds. The step coverage of the wiring layer was also good.

【００１１】図４は本発明における第３の実施例の説明
図である。まず半導体基板４０１上の能動素子上に第１
の層間絶縁膜としてＬＴＯ−ＰＳＧ膜４０５をＣＶＤ法
にて０．８μｍ形成する（図４（ａ））。但し、このと
き前記ＬＴＯ−ＰＳＧ膜中におけるリン濃度は膜厚方向
に対して図５のような分布を持つものとする。次に図４
（ｂ）のようにフォトレジスト２０６をマスク材として
用いたフォトリソグラフィを施した後、３４０秒間の希
釈フッ酸（ＨＦ：Ｈ2Ｏ＝１：１０）によるウェットエ
ッチを行う（図４（ｃ））。しかる後にＣＦ4を用いた
ドライエッチングにより異方性エッチングを行い図４
（ｄ）のようなコンタクトホールを開孔する。この後、
前記第１及び第２の実施例と同様に金属配線層４０９と
してのアルミニウム０．６μｍををスパッタし、前記コ
ンタクトホールと同様にフォトリソグラフィを用いたエ
ッチング工程及びプラズマを用いたＣＶＤ法によるＳｉ
3Ｎ４膜からなる保護膜（３１０）形成工程を経てを経
て図４（ｅ）に示すような断面形状を得た。FIG. 4 is an explanatory view of the third embodiment of the present invention. First, the first element is formed on the active element on the semiconductor substrate 401.
An LTO-PSG film 405 is formed as an interlayer insulating film of 0.8 μm by the CVD method (FIG. 4A). However, at this time, the phosphorus concentration in the LTO-PSG film has a distribution as shown in FIG. 5 in the film thickness direction. Next in FIG.
After performing photolithography using the photoresist 206 as a mask material as in (b), wet etching is performed with diluted hydrofluoric acid (HF: H2O = 1: 10) for 340 seconds (FIG. 4C). Then, anisotropic etching is performed by dry etching using CF4.
A contact hole as shown in (d) is opened. After this,
Similar to the first and second embodiments, 0.6 μm of aluminum as the metal wiring layer 409 is sputtered, and an etching process using photolithography and Si using a CVD method using plasma are performed as in the case of the contact holes.
A protective film (310) made of a 3N4 film was formed, and a cross-sectional shape as shown in FIG. 4 (e) was obtained.

【００１２】本実施例においては図４（ｅ）に示すよう
に前記第１の層間絶縁膜としての前記ＬＴＯ−ＰＳＧ層
４０５中における下部のリン濃度の薄い部分は上部のリ
ン濃度の濃い部分に比べてフッ酸に対するエッチングレ
ートが低いため、ウェットエッチングはエッチングの進
行と共にエッチング速度が減少して、前記金属配線層で
あるアルミニウムと前記コンタクトホールに隣接するゲ
ート電極間のショートはウェットエッチ時間４００秒に
おいて各バッチ（各５枚、３バッチ）、ウェハ面内全域
において確認されなかった。さらに本実施例においては
前記ＬＴＯ−ＰＳＧ膜のリン濃度を連続的に変化させた
ため、前記ウェットエッチング形状は図４における４０
７、４０８のようなリン濃度一定の場合に比べて、半球
よりむしろ円錐形に近いものとなり（テーパー化さ
れ）、前記アルミニウム配線層のステップカバレッジは
至極良好であった。また、本実施例においては第２の層
間絶縁膜の形成が１工程で済むために工程を短縮する効
果もある。In the present embodiment, as shown in FIG. 4E, the lower phosphorus concentration portion in the LTO-PSG layer 405 as the first interlayer insulating film is changed to the upper phosphorus concentration portion. Since the etching rate for hydrofluoric acid is lower than that for wet etching, the etching rate of wet etching decreases as the etching progresses, and a short circuit between aluminum, which is the metal wiring layer, and the gate electrode adjacent to the contact hole causes a wet etching time of 400 seconds. In each batch (5 sheets each, 3 batches), the whole area within the wafer surface was not confirmed. Further, in this embodiment, the phosphorus concentration of the LTO-PSG film was continuously changed, so that the wet etching shape was 40 in FIG.
Compared with the case where the phosphorus concentration was constant as in No. 7 and 408, it became more like a cone than a hemisphere (tapered), and the step coverage of the aluminum wiring layer was extremely good. In addition, in the present embodiment, since the formation of the second interlayer insulating film is completed in one step, there is an effect of shortening the step.

【００１３】また、前記ＬＴＯ−ＰＳＧ膜のリン濃度を
図６のように段階的に変化させた場合についても前記第
１の実施例と同様の良好な結果を得た。Also, when the phosphorus concentration of the LTO-PSG film was changed stepwise as shown in FIG. 6, the same good result as that of the first embodiment was obtained.

【００１４】さらに、図２からもわかるように前記第１
の実施例においては前記第一の層間絶縁膜下層のＨＴＯ
膜２０５の膜厚を０．５μｍとしたために、ウェットエ
ッチングの深さはゲート電極２０３の高さよりも高くな
り、金属配線層２０８とゲート電極２０５間におけるシ
ョートの防止に対してより一層効果的であるだけでな
く、ＴＥＯＳを用いたＣＶＤ法によるＰＳＧ膜２０６内
での横方向のウェットエッチングが進行するために、前
記第３の実施例と同様に前記ウェットエッチング形状の
テーパー化の効果もある。Further, as can be seen from FIG. 2, the first
In the embodiment, the HTO under the first interlayer insulating film is formed.
Since the film thickness of the film 205 is 0.5 μm, the depth of wet etching becomes higher than the height of the gate electrode 203, which is more effective in preventing a short circuit between the metal wiring layer 208 and the gate electrode 205. In addition to the above, since the lateral wet etching in the PSG film 206 by the CVD method using TEOS progresses, there is an effect of tapering the wet etching shape as in the third embodiment.

【００１５】[0015]

【発明の効果】以上述べたように本発明により、ウェッ
トエッチ量のばらつきに対するマージンが広くなり、こ
れに起因するウェットエッチのオーバーエッチングによ
る金属配線層とコンタクトホールに隣接するゲート電極
間のショートがなく、かつ前記金属配線層のステップカ
バレッジの良好なエッチング形状を安定して得ることが
できた。As described above, according to the present invention, the margin for the variation of the wet etching amount is widened, and the short circuit between the metal wiring layer and the gate electrode adjacent to the contact hole is caused by the overetching of the wet etching. It was possible to stably obtain an etching shape that was not present and had good step coverage of the metal wiring layer.

【図面の簡単な説明】[Brief description of drawings]

【図１】従来技術におけるウェットエッチ量のばらつき
による問題の説明図。FIG. 1 is an explanatory view of a problem due to a variation in wet etching amount in a conventional technique.

【図２】本発明における第１の実施例の説明図。FIG. 2 is an explanatory diagram of the first embodiment of the present invention.

【図３】本発明における第２の実施例の説明図。FIG. 3 is an explanatory diagram of a second embodiment of the present invention.

【図４】本発明における第３の実施例の説明図。FIG. 4 is an explanatory diagram of a third embodiment of the present invention.

【図５】本発明における第３の実施例におけるＬＴＯ−
ＰＳＧ膜中の膜厚方向のリン濃度分布図。FIG. 5 is an LTO- in the third embodiment of the present invention.
The phosphorus concentration distribution map in the film thickness direction in the PSG film.

【図６】本発明における実施例におけるＬＴＯ−ＰＳＧ
膜中の膜厚方向のリン濃度分布図。FIG. 6 is an LTO-PSG according to an embodiment of the present invention.
The phosphorus concentration distribution map in the film thickness direction in the film.

【符号の説明】[Explanation of symbols]

半導体基板 １０１、
２０１、３０１、４０１ 素子分離領域 １０２、
２０２、３０２、４０２ ゲート電極 １０３、
２０３、３０３、４０３ ゲート電極側壁スペーサー １０４、
２０４、３０４、４０４ ＨＴＯ膜 ２０５、
３０５ ＬＴＯ膜 １０５ ＬＴＯ−ＰＳＧ膜 ３０７ ＴＥＯＳ−ＰＳＧ膜 ２０６ リン濃度を変化させたＬＴＯ−ＰＳＧ膜 ４０５ Ｓｉ3Ｎ4膜 ３０６ フォトレジスト ２０７、
３０８、４０６ アルミニウム配線層 １０６、
２０８、３０９、４０９ 保護膜 １０７、
２０９、３１０、４１０ 金属配線層の断線部分 １０８ 金属配線層スパッタ時に生じたボイド １０９ 金属配線層とゲート電極のショート部分 １１０ リン濃度一定の場合のウェットエッチ形状 ４０７、
４０８Semiconductor substrate 101,
201, 301, 401 element isolation region 102,
202, 302, 402 gate electrode 103,
203, 303, 403 Gate electrode sidewall spacer 104,
204, 304, 404 HTO film 205,
305 LTO film 105 LTO-PSG film 307 TEOS-PSG film 206 LTO-PSG film with phosphorus concentration changed 405 Si3N4 film 306 Photoresist 207,
308, 406 Aluminum wiring layer 106,
208, 309, 409 protective film 107,
209, 310, 410 disconnection portion of metal wiring layer 108 void generated during metal wiring layer sputtering 109 short-circuited portion between metal wiring layer and gate electrode 110 wet etching shape 407 when phosphorus concentration is constant 407,
408

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】半導体基板上に能動素子の集積された半導
体装置において、前記能動素子と金属配線層との間に形
成された第１の層間絶縁膜が、成膜方法あるいは材質の
異なる少なくとも２層の絶縁膜からなっており、かつ下
層部の絶縁膜には上層部よりウェットエッチング液に対
するエッチングレート（エッチング速度）の低い膜を用
いることを特徴とする半導体装置。1. In a semiconductor device in which active elements are integrated on a semiconductor substrate, a first interlayer insulating film formed between the active element and a metal wiring layer has at least two different film forming methods or materials. A semiconductor device comprising a layered insulating film, and a film having a lower etching rate (etching rate) with respect to a wet etching solution than the upper layer is used for the lower insulating film. 【請求項２】半導体基板上に能動素子の集積された半導
体装置において、前記能動素子と金属配線層との間に形
成された第１の層間絶縁膜が、少なくとも３層からなっ
ており、その中央部にシリコン窒化膜層を用いているこ
とを特徴とする半導体装置。2. A semiconductor device in which active elements are integrated on a semiconductor substrate, wherein a first interlayer insulating film formed between the active element and a metal wiring layer is composed of at least three layers. A semiconductor device characterized by using a silicon nitride film layer in a central portion. 【請求項３】前記請求項１及び請求項２記載の半導体装
置において、前記第１の層間絶縁膜として化学的気相成
長（ＣＶＤ）法によるＬＴＯ、ＨＴＯ、リンドープガラ
ス（ＰＳＧ）、Ｓｉ3Ｎ4を用いることを特徴とする半導
体装置。3. The semiconductor device according to claim 1, wherein LTO, HTO, phosphorus-doped glass (PSG), Si3N4 by chemical vapor deposition (CVD) is used as the first interlayer insulating film. A semiconductor device characterized by being used. 【請求項４】半導体基板上に能動素子の集積された半導
体装置において、前記能動素子と金属配線層との間に形
成された第１の層間絶縁膜の少なくとも一部が化学的気
相成長（ＣＶＤ）法によるリンドープガラス（ＰＳＧ）
からなっており、かつ前記ＰＳＧ膜においてその下部の
リン濃度が上部に比べて小さいことを特徴とする半導体
装置。4. In a semiconductor device having active elements integrated on a semiconductor substrate, at least a part of a first interlayer insulating film formed between the active element and a metal wiring layer is chemically vapor-deposited ( Phosphorus-doped glass (PSG) by CVD method
And a phosphorus concentration in the lower portion of the PSG film is lower than that in the upper portion of the PSG film.