JPH06124235A - キャッシュ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 マルチプロセッサシステムにおけるデータア
クセスを高速化する。 【構成】 アクセス要求側のプロセッサは、キャッシュ
メモリ１２にデータがヒットせず、スヌープ動作の必要
がないときは、アドレスバス３１上のアドレスの最上位
ビットにその旨を指定してラッチ７及びバッファ８を介
して共有バスに要求アドレスを出力する。アクセス検出
側のプロセッサは、共有バスのアドレスバス３１の最上
位ビットをスヌープ制御回路４により検出し、スヌープ
動作の必要がないことを検出したときはスヌープ動作を
行わない。一方、スヌープの動作の必要があることを検
出したときはラッチ５及びマルチプレクサ６を介してキ
ャッシュ制御回路３によりキャッシュメモリ１２のヒッ
ト判定を行い、キャッシュヒット時はヒットしたデータ
を主記憶装置へライトバックする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおけるキャッシュ制御方式に関するものである。

【０００２】

【従来の技術】図２は、マルチプロセッサシステムの一
構成例を示すブロック図である。図示のシステムは、共
有バス３０に接続された、複数のプロセッサ１１、２１
と、共有の記憶装置である主記憶装置１３と、入出力装
置１４とから成る。各プロセッサ１１、２１は、それぞ
れ専用のキャッシュメモリ１２、２２を備えている。各
キャッシュメモリ１２、２２には、主記憶装置１３上の
アクセス頻度の高いデータが転記されている。これによ
り、各プロセッサ１１、２１は、なるべく各々のキャッ
シュメモリ１２、２２をアクセスするだけでデータ処理
を実行できる。

【０００３】このような非共有のキャッシュメモリ１
２、２２を備えたマルチプロセッサシステムにおいて
は、各プロセッサ１１、２１のキャッシュメモリ１２、
２２及び主記憶装置１３の間でデータの一致性を保証す
るハードウェア機構が備えられていた。例えば、あるプ
ロセッサのリードサイクルでキャッシュミスが発生し、
共有バス３０上の主記憶装置１３をリードする場合を考
えてみる。この場合、キャッシュ制御回路は、以下のよ
うに動作する。図３は、キャッシュ制御回路の動作順序
を説明するフローチャートであり、図４は、スヌープで
変更状態のデータブロックにヒットする場合のキャッシ
ュ制御回路の動作を説明するタイムチャートである。

【０００４】図４において、Ａはクロック信号、Ｂはキ
ャッシュミスによるバスサイクルの起動要求信号、Ｃは
アドレス、Ｄはキャッシュミスによるバスサイクルのア
ドレスストローブ信号、Ｅはスヌープアドレスストロー
ブ信号、Ｆはライトバックサイクル起動要求信号、Ｇは
キャッシュ状態信号、Ｈはライトバックサイクルのアド
レスストローブ信号である。まず、プロセッサでキャッ
シュミスが起こると（ステップＳ２１）、キャッシュミ
スしたプロセッサのキャッシュ制御回路（以下、「要求
キャッシュ」と呼ぶ）がアクセスするアドレスＣを共有
バスに出力する（ステップＳ２２、図４時点ｔ１）。こ
れとほぼ同時にスヌープアドレスストロープ信号Ｅを出
力し（図４時点ｔ２）、他のプロセッサのキャッシュ制
御回路に対し、バスのスヌープ動作の実行を指示する
（ステップＳ２３）。

【０００５】他のプロセッサのキャッシュ制御回路は、
共有バスに出力されているアドレスＣで指定されるデー
タブロックがキャッシュメモリ内に存在しているかどう
かチェックする（ステップＳ２９、Ｓ３０）。もし、変
更状態にあるデータブロックにヒットしていたら（ステ
ップＳ３１）、それを検出したキャッシュ制御回路（以
下、「検出キャッシュ」と呼ぶ）は、要求キャッシュに
対し、キャッシュ状態信号Ｇによって変更状態のデータ
ブロックにヒットしていることを通知する（ステップＳ
３２、図４時点ｔ３）。要求キャッシュは、キャッシュ
状態信号Ｇにより変更状態のデータブロックがどこかの
キャッシュメモリ上にあることを知る（ステップＳ２
５）。すると、スヌープヒットしたキャッシュメモリ内
の変更状態にあるデータブロックをメモリへ書き戻す
（ライトバック）サイクルの起動要求信号Ｆを出力する
（ステップＳ２６、図４時点ｔ４）。

【０００６】検出キャッシュは、ライトバックサイクル
の起動要求があったら（ステップＳ３３）、ライトバッ
クサイクルを実行中であることを示す信号Ｈを出力し
（図４時点ｔ５）、ライトバックサイクルを実行する
（ステップＳ３４、Ｓ３５）。要求キャッシュは、ライ
トバックサイクル実行中を示す信号Ｈが無効にされた
（ライトバックサイクルが終了した）ことを確認後（ス
テップＳ２７、Ｓ２８）、要求していたリードサイクル
を実行する。以上のように、共有バスへのアクセスが発
生すると、各プロッセサのキャッシュ制御回路はスヌー
プにより各自のキャッシュメモリの状態を検知し、それ
に応じてライトバックなど必要な処理を実行することに
よってデータの一致性を保証していた。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような不都合な点があった。図
５は、スヌープでヒットしない場合のキャッシュ制御回
路の動作を説明するタイムチャートである。すなわち、
プロセッサ間で非共有のデータブロック、あるいは共有
であるが書き込み禁止であるデータブロックのアクセス
などのように、キャッシュメモリに変更状態のデータブ
ロックが存在しないことが明かである場合もある。この
ような場合の共有バスアクセス（図５時点ｔ１）につい
ても各キャッシュ制御回路は無条件にスヌープを実行し
ていた（図３のステップＳ３０）。このため、キャッシ
ュメモリの状態に関係なく、バスアクセスを開始できる
ような場合でもスヌープ要求からキャッシュ状態出力が
確定するまでの数クロックの間（図５時点ｔ２〜ｔ
３）、バスのアクセス開始を待たなければならなかった
のである。また、記憶装置内の物理アドレス空間は、ス
ヌープ有り・無しの二つの空間に分割されているが、二
つの空間はそれぞれそこをアクセスしたいときにスヌー
プサイクルを発生するかしないかの区別があるだけで、
実体は一つなのである。このため、実際に利用できるア
ドレス空間は二分の一ということであり、例えば、アド
レスバスが３２ビットの場合には実装可能なメモリ容量
が最大で２ＧＢに制限されてしまっていた。

【０００８】本発明は、以上の点に着目してなされたも
ので、スヌープの必要がないバスサイクルの時も各キャ
ッシュ制御回路がスヌープ処理を実行してしまい、バス
サイクルの開始が遅くなってしまうという不都合な点を
除去するために、アドレス空間でスヌープ有効／無効を
指示することができるような制御回路を追加したキャッ
シュ制御方式を提供することを目的とするものである。
さらに本発明は、スヌープ有効・無効の空間をアドレス
バスの最上位ビットで指示することにより、利用できる
物理アドレス空間が少なくなってしまうという不都合な
点を除去するために、仮想アドレス制御方式における物
理アドレス空間の制御単位であるページ毎にスヌープの
有効・無効を指示できるようなキャッシュ制御方式を提
供することをも目的とするものである。

【０００９】

【課題を解決するための手段】本発明のキャッシュ制御
方式は、共有バスに接続された記憶装置を共有するマル
チプロセッサシステムの各プロセッサに、前記共有バス
のスヌープ機能をサポートするライトバック方式の非共
有キャッシュメモリを用意し、前記記憶装置の物理アド
レス空間に対し、スヌープの有効なときに使用する物理
アドレス空間と、スヌープの無効なときに使用する物理
アドレス空間とを別個に用意し、アドレスの最上位ビッ
トにより当該アドレスがいずれの物理アドレス空間を指
示しているかを表示し、前記共有バス上のアドレスの最
上位ビットを識別することにより、いずれの物理アドレ
ス空間が使用されているかを判別し、前記スヌープの有
効なときに使用する物理アドレス空間が使用されている
ときにのみ、前記共有バスのスヌープ機能を動作させる
ことを特徴とするものである。

【００１０】さらに、本発明のキャッシュ制御方式は、
前記記憶装置の物理アドレス空間に対し、あらかじめ別
個に用意するスヌープの有効なときに使用する物理アド
レス空間と、スヌープの無効なときに使用する物理アド
レス空間とををページ単位に指定可能とし、前記プロセ
ッサから、物理アドレスと同時にアクセスするページが
スヌープ有効か無効かを示す信号を出力し、この前記信
号を識別することにより、前記物理アドレスがいずれの
ページを使用しているかを判別し、前記スヌープが有効
なページが指定されているときにのみ、前記共有バスの
スヌープ機能を動作させることを特徴とするものであ
る。

【００１１】

【作用】本発明のキャッシュ制御方式においては、マル
チプロセッサシステムのプロセッサのアクセス対象であ
る主記憶装置及びメモリマップに割り当てられた入出力
装置（メモリマップドＩ／Ｏ）から成る記憶装置に、２
種類の物理アドレス空間が割り当てられる。一方の物理
アドレス空間は、記憶装置上の書換が生じるデータをア
クセスするときに使用され、他方の物理アドレス空間
は、記憶装置上の書換が生じないデータをアクセスする
ときに使用される。共有バスにアクセス要求を出力する
プロセッサは、アドレスの最上位ビットにいずれの物理
アドレス空間を使用しているかを表示する。他のプロセ
ッサは、アドレスの最上位ビットを参照し、記憶装置上
の書換が生じないデータがアクセスされていることを検
出したときには、スヌープ機能を動作させる必要がない
と判断する。このため、他のプロセッサにより、スヌー
プ機能が動作されることはない。従って、共有バスにア
クセス要求を出したプロセッサは、スヌープ動作を待つ
必要がない

【００１２】さらに本発明のキャッシュ制御方式におい
ては、前記２つの物理アドレス空間がページ単位で指定
され、共有バスにアクセス要求を出力するプロセッサ
は、アクセスするアドレスに該当するページがどちらの
物理アドレス空間を使用しているかを示す信号を出力表
示する。そしてキャッシュ制御回路は、前記信号によ
り、記憶装置上の書換が生じないデータがアクセスされ
ていることを検出したときには、スヌープ機能を動作さ
せる必要がないと判断し、他のプロセッサに対してスヌ
ープ動作を要求しない。このため、他のプロセッサのス
ヌープ結果を待つことなく、即座に共有バスのアクセス
を開始することができるようになると同時に、ページ単
位にてスヌープの有効・無効を指示するため、物理アド
レス空間をより効率良く使用することができるようにな
る。

【００１３】

【実施例】以下、本発明の第一の実施例を図面を参照し
て詳細に説明する。図６は、本発明に係るシステムにお
けるアドレスマップ図である。図示のように、アドレス
の最上位ビット（ＭＳＢ）によりスヌープの有効／無効
を指定する。図中のメモリとは、図２の主記憶装置１３
を意味し、メモリマップドＩ／Ｏとは、図２の入出力装
置１４を意味する。メモリ６１及びメモリマップドＩ／
Ｏ６２へのアクセスに対してはスヌープが実行される。
一方、メモリ６３及びメモリマップドＩ／Ｏ６４へのア
クセスに対してはスヌープは実行されない。メモリ６１
とメモリ６３、メモリマップドＩ／Ｏ６２とメモリマッ
プドＩ／Ｏ６４は、それぞれメモリ６５とメモリマップ
ドＩ／Ｏ６６をアドレスするので、メモリ６５及びメモ
リマップドＩ／Ｏ６６とも、スヌープ有効又はスヌープ
無効のどちらでもアクセスすることが可能である。

【００１４】図１は、本発明のキャッシュ制御方式の第
一の実施例をあらわすブロック図である。図示する制御
回路は、バスインタフェイス回路１と、プロセッサイン
タフェイス回路２と、キャッシュ制御回路３と、スヌー
プ制御回路４と、スヌープアドレスラッチ５と、アドレ
スマルチプレクサ６と、プロセッサが出力するアドレス
のラッチ７と、アドレスバッファ８とから成る。まず、
バスインタフェイス回路１は、信号バス３３からプロセ
ッサインタフェイス回路２に送られる制御信号をスヌー
プ制御回路４の指示の基に制御している。次に、プロセ
ッサインタフェイス回路２は、図示しないプロセッサに
接続される。そして、キャッシュ制御回路３は、キャッ
シュメモリ１２と図示しない主記憶装置との間のデータ
ブロックの転送を制御している。

【００１５】スヌープ制御回路４は、信号バス３３とア
ドレスバス３１の最上位ビットとを入力し、信号バス３
３によりアクセス要求を検出し、かつアドレスバス３１
の最上位ビットによりスヌープ動作が必要であることを
検出したとき、スヌープ動作を開始する。すなわち、ス
ヌープアドレスラッチ５のアドレスで示されるデータが
キャッシュメモリ１２上に存在するか否かをキャッシュ
制御回路３により検出させる。そして、当該データが存
在する場合には、図示しないデータバスに当該データを
出力し、逆に、存在しない場合には、その旨を出力す
る。これ以外の場合には、スヌープ制御回路４は、スヌ
ープ動作を行なわない。

【００１６】次に本発明に係るキャッシュ制御回路の動
作を説明する。図７は、本発明に係るキャッシュ制御回
路における第一の実施例の処理手順を説明するフローチ
ャートである。図示の処理手順は、図３に示す従来の処
理手順に対応している。まず、要求キャッシュでは、キ
ャッシュミスか否かを判別し（ステップＳ１）、キャッ
シュミスのときは、共有バスへアドレスを出力する（ス
テップＳ２）。これにより、主記憶装置に対するアクセ
スを行う。そして、アドレスのＭＳＢを参照し（ステッ
プＳ３）、スヌープ動作の必要がないときは、スヌープ
動作（ステップＳ４〜Ｓ８）を省略し、キャッシュミス
処理（ステップＳ９）、すなわち、主記憶装置からキャ
ッシュメモリへのデータブロックの転送処理を行う。一
方、アドレスの最上位ビットがスヌープ動作の必要があ
ることを示しているときは、他のプロセッサのキャッシ
ュへスヌープ実行を指示し（ステップＳ４）、スヌープ
動作が終了するまでウェイトする（ステップＳ５）。キ
ャッシュヒットを意味するキャッシュ状態信号を出力し
ているか否かを判別し（ステップＳ６）、キャッシュヒ
ットしているときは主記憶装置へのライトバック要求を
出す（ステップＳ７）。そして、ライトバックが終了す
るまで待つ（ステップＳ８）。尚、キャッシュヒットし
てないときはステップＳ７及びＳ８は実行しない。この
後、上述したキャッシュミス処理が行われる（ステップ
Ｓ９）。

【００１７】次に、検出キャッシュでは、キャッシュヒ
ットを検出すると（ステップＳ１）、スヌープ要求があ
るか否かを判別する（ステップＳ１０）。スヌープ要求
があるときは、スヌープ処理を行う（ステップＳ１
１）。すなわち、変更状態のデータブロックがあるか否
かを判別し（ステップＳ１２）、変更状態のデータブロ
ックがあるときはキャッシュ状態信号を出力する（ステ
ップＳ１３）。そして、要求キャッシュからライトバッ
ク要求があったか否かを検出し（ステップＳ１４）、要
求があったときはライトバック処理を行い（ステップＳ
１５）、ライトバック終了通知を出し（ステップＳ１
６）、処理を終了する。

【００１８】図８は、本発明に係るキャッシュ制御回路
における第一の実施例の動作を説明するタイムチャート
である。図示のＡ〜Ｈの各信号は、図４及び図５の各信
号Ａ〜Ｈと同じである。アドレスＣの最上位ビット（Ｍ
ＳＢ）が“０”の時（図８時点ｔ１）には、要求キャッ
シュは、スヌープアドレスストローブ信号Ｅを出力しな
いですぐに要求していたバスサイクルを実行する。他の
キャッシュ制御回路では、スヌープアドレスストローブ
信号Ｅが出力されないことから、スヌープは実行されな
い。この結果、スヌープによるオーバーヘッドを伴わず
にアドレスストローブ信号Ｄが出力される（図８時点ｔ
２）。

【００１９】次に、第二の実施例を図面を参照して詳細
に説明する。図９は、本発明に係るシステムにおけるペ
ージテーブルエントリをあらわす説明図である。このペ
ージテーブルエントリは、物理ページアドレスとページ
属性を示す制御ビットとから構成されている。すなわ
ち、ページ属性にスヌープ有効・無効を表示するビット
を追加し、ページ単位でスヌープの有効・無効を指定す
ることができるように設定したものである。この場合、
前記ビットが“１”のとき、該当ページへのアクセスに
対しスヌープは有効となり、逆に前記ビットが“０”の
とき、スヌープは無効となることになる。

【００２０】図１０は、本発明に係るシステムを構成す
るプロセッサの内部構成をあらわす説明図であり、図１
１は、メモリ管理ユニット（ＭＭＵ）の内部構成をあら
わす説明図である。プロセッサは、命令の処理および命
令・オペランドのアドレスを計算するＣＰＵコア７１
と、これらの処理に必要なデータを一時的に保持してお
くレジスタファイル７２と、ＣＰＵコア７１にて計算さ
れ出力される命令・オペランドのアドレスを論理アドレ
スから物理アドレスに変換するメモリ管理ユニット（以
下、ＭＭＵという）７３と、プロセッサ外部とのアドレ
ス・データの入出力を制御するバスコントロールユニッ
ト７４とから構成されている。また前記メモリ管理ユニ
ット７３は、命令あるいはオペランドの論理アドレスを
保持しておくアドレスラッチ８１と、論理アドレスから
物理アドレスへのアドレス変換を高速化するための情報
を備えたバッファ（以下、ＴＬＢという）８２と、バス
に対して出力する物理アドレスを一旦保持しておくアド
レスラッチ８３と、ＴＬＢ８２内に保持されているペー
ジ属性ビットの中のスヌープ有効・無効表示ビットを外
部へ出力するためのラッチ８４とから構成されている。
ここでいうＴＬＢ８２内に保持されているページ属性
は、先に図９を用いて詳細に説明したページテーブルエ
ントリに設定されている内容を備えている。

【００２１】図１２は、本発明のキャッシュ制御方式の
第二の実施例をあらわすブロック図である。図示する制
御回路は、バスインタフェイス回路１０１と、プロセッ
サインタフェイス回路１０２と、キャッシュ制御回路１
０３と、スヌープ制御回路１０４と、スヌープアドレス
ラッチ１０５と、アドレスマルチプレクサ１０６と、プ
ロセッサが出力するアドレスのラッチ１０７と、アドレ
スバッファ１０８と、アクセスしようとするアドレスの
ページのスヌープ有効・無効を表示する信号１３５を出
力する機能を持つプロセッサ１０９と、前記スヌープ有
効・無効表示信号１３５を保持しておくバッファ１３６
とから成る。まず、バスインタフェイス回路１０１は、
信号バス１３３からプロセッサインタフェイス回路１０
２に送られる制御信号をスヌープ制御回路の指示の基に
制御している。次に、プロセッサインタフェイス回路１
０２は、プロセッサ１０９に接続されている。そして、
キャッシュ制御回路１０３は、キャッシュメモリ１１２
と図示しない主記憶装置との間およびプロセッサ１０９
とキャッシュメモリ１１２との間のデータブロックの転
送を制御している。

【００２２】スヌープ制御回路１０４は、信号バス１３
３とスヌープ有効・無効表示信号１３５とを入力し、信
号バス１３３によりアクセス要求を検出し、かつスヌー
プ有効・無効表示信号１３５によりスヌープ動作が必要
であることを検出したときスヌープ動作を開始する。す
なわち、共有バスにアドレスを出力すると同時に、他の
プロセッサモジュールにスヌープ動作の起動を指示する
のである。このようにして、スヌープ動作を起動された
プロセッサモジュールは、スヌープアドレスラッチ１０
５のアドレスに示されるデータがキャッシュメモリ１１
２上に存在するか否かをキャッシュ制御回路１０３によ
り検出させる。そして、当該データが存在する場合に
は、図示しないデータバスに当該データを出力し、逆
に、当該データが存在しない場合には、その旨を出力す
る。これ以外の場合には、スヌープ制御回路１０４は、
スヌープ動作を行わない。

【００２３】図１に示す第一の実施例と図１２に示す第
二の実施例との違いは、第一の実施例がアドレスの最上
位ビット（ＭＳＢ）に表示されるスヌープ動作の有効・
無効を識別し、プロセッサ自体はスヌープ有効・無効を
表示する信号を出力しないのに対して、第二の実施例で
は、プロセッサ自身がスヌープ有効・無効信号を出力
し、この信号によりスヌープ動作の有効・無効を識別し
ているというところである。

【００２４】次に、本発明に係るキャッシュ制御回路の
動作について説明する。図１３は、本発明に係るキャッ
シュ制御回路における第二の実施例の処理手順を説明す
るフローチャートである。ここで、本発明に係るキャッ
シュ制御回路における第二の実施例の処理手順は、先に
説明した第一の実施例の処理手順のステップＳ２とステ
ップＳ３とが異なっており、他のステップについては同
一である。まず、要求キャッシュでは、キャッシュミス
か否かを判別し（ステップＳ１０１）、キャッシュミス
のときは、プロセッサ１０９により共有バスへアクセス
するアドレスのページのスヌープ有効・無効表示信号１
３５を出力する（ステップＳ１０２）。これにより、主
記憶装置に対するアクセスを行い、スヌープ有効・無効
表示信号１３５の識別を行う（ステップＳ１０３）。ス
ヌープ動作の必要がないとき、すなわち、出力されたス
ヌープ有効・無効表示信号１３５がＨレベル（ヒットし
ていない場合）のときには、スヌープ動作（ステップＳ
１０４〜Ｓ１０８）を省略し、キャッシュミス処理（ス
テップＳ１０９）、いわゆる、主記憶装置からキャッシ
ュメモリ１１２へのデータブロックの転送処理を行う。
一方、出力されたスヌープ有効・無効表示信号１３５が
Ｌレベル（ヒットしている場合）ときは、スヌープ動作
の必要があることを示しており、他のプロセッサのキャ
ッシュへスヌープ実行を指示し（ステップＳ１０４）、
スヌープ動作が終了するまでウェイトする（ステップＳ
１０５）。その後、キャッシュヒットを意味するキャッ
シュ状態信号を出力しているか否かを判別し（ステップ
Ｓ１０６）、キャッシュヒットしているときは主記憶装
置へのライトバック要求を出す（ステップＳ１０７）。
そして、ライトバックが終了するまで待つ（ステップＳ
１０８）。尚、キャッシュヒットしてないときはステッ
プＳ１０７およびＳ１０８は実行しない。この後、上述
したキャッシュミス処理が行われる（ステップＳ１０
９）。

【００２５】次に、検出キャッシュでは、キャッシュヒ
ットを検出すると（ステップＳ１０１）、スヌープ要求
があるか否かを判別する（ステップＳ１１０）。スヌー
プ要求があるときは、スヌープ処理を行う（ステップＳ
１１１）。すなわち、変更状態のデータブロックがある
か否かを判別し（ステップＳ１１２）、変更状態のデー
タブロックがあるときはキャッシュ状態信号を出力する
（ステップＳ１１３）。そして、要求キャッシュからラ
イトバック要求があったか否かを検出し（ステップＳ１
１４）、要求があったときはライトバック処理を行い
（ステップＳ１１５）、ライトバック終了通知を出し
（ステップＳ１１６）、処理を終了する。

【００２６】図１４は、本発明に係るキャッシュ制御回
路における第二の実施例の動作を説明するタイムチャー
トである。図１４に示すＡ〜Ｈの各信号は、キャッシュ
制御回路の第一の実施例の動作を説明するときに用いた
図８に示すＡ〜Ｈの各信号と同一である。両者の違い
は、第二の実施例では、第一の実施例で用いたアドレス
Ｃの最上位ビット（ＭＳＢ）のかわりに、プロセッサが
出力するスヌープ有効・無効表示信号Ｉによって、スヌ
ープ動作を実行するか否かを決定しているというところ
である。すなわち、スヌープ有効・無効表示信号Ｉは、
アドレスＣと同じタイミングで出力され、当該信号Ｉが
Ｈレベルのときにはスヌープ有効であることを示してお
り、逆に、当該信号ＩがＬレベルのときにはスヌープ無
効であることを示している。

【００２７】この結果、キャッシュ制御回路は、プロセ
ッサから出力されたスヌープ有効・無効表示信号から記
憶装置上の書換が生じないデータがアクセスされている
ことを検出すると、スヌープ機能を動作させる必要がな
いと判断し、他のプロセッサに対してスヌープ動作を要
求しない。このため、他のプロセッサのスヌープ結果を
待つことなく、即座に共有バスのアクセスを開始するこ
とができる。

【００２８】

【発明の効果】以上説明したように、本発明のキャッシ
ュ制御方式によれば、アクセスするアドレス空間によっ
てスヌープの有効・無効を選択できるようにしたので、
キャッシュメモリに変更状態のデータブロックが存在し
ないことが明かであるようなデータのアクセスはスヌー
プ無効のアドレス空間でアクセスすることによってスヌ
ープのオーバーヘッドを解消できる。そしてこれによ
り、アクセスの高速化が期待できる。さらに、スヌープ
の有効・無効はアドレスの最上位ビットで切り替えるよ
うにしているので、スヌープ無効としてアクセスしてい
たデータをスヌープ有効としてアクセスするか、あるい
はその逆も容易に実現することができる。これにより、
例えば、処理の初期段階では１つのプロセッサがローカ
ルにデータをアクセスし、その後、複数のプロセッサが
データをアクセスするという場合にも、これに対応した
きめ細かな制御を行うことができる。すなわち、１つの
プロセッサがデータをアクセスするときにはスヌープ無
効のアドレス空間を使用し、これにより、データアクセ
スを高速化することも可能である。また、アクセスする
アドレス空間のスヌープ有効・無効をページ単位で選択
できるようにしたことで、アドレス空間をさらに効率良
く使用することができる。これにより、例えば、キャッ
シュメモリに変更状態のデータブロックが存在しないこ
とが明かであるようなデータが、一ページ分に満たない
データ量（サイズ）しかないような場合であれば、アド
レス空間の半分をスヌープ無効の空間とすることなく、
一ページ分だけをスヌープ無効に設定しさえすれば良い
ということになる。

【図面の簡単な説明】

【図１】本発明のキャッシュ制御方式の第一の実施例を
あらわすブロック図である。

【図２】マルチプロセッサシステムの一構成例を示すブ
ロック図である。

【図３】従来のキャッシュ制御回路における処理手順を
説明するフローチャートである。

【図４】スヌープで変更状態のデータブロックにヒット
する場合のキャッシュ制御回路の動作を説明するタイム
チャートである。

【図５】スヌープでヒットしない場合のキャッシュ制御
回路の動作を説明するタイムチャートである。

【図６】本発明に係るシステムにおけるメモリマップ図
である。

【図７】本発明に係るキャッシュ制御回路における第一
の実施例の処理手順を説明するフローチャートである。

【図８】本発明に係るキャッシュ制御回路における第一
の実施例の動作を説明するタイムチャートである。

【図９】本発明に係るシステムにおけるページテーブル
エントリをあらわす説明図である。

【図１０】本発明に係るシステムを構成するプロセッサ
の内部構成図である。

【図１１】図１０におけるメモリ管理ユニット（ＭＭ
Ｕ）の内部構成図である。

【図１２】本発明のキャッシュ制御方式の第二の実施例
をあらわすブロック図である。

【図１３】本発明に係るキャッシュ制御回路における第
二の実施例の処理手順を説明するフローチャートであ
る。

【図１４】本発明に係るキャッシュ制御回路における第
二の実施例の動作を説明するタイムチャートである。

【符号の説明】

１ バスインタフェイス回路 ２ プロセッサインタフェイス回路 ３ キャッシュ制御回路 ４ スヌープ制御回路 ５、７ ラッチ ６ マルチプレクサ ８ バッファ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 共有バスに接続された記憶装置を共有す
   るマルチプロセッサシステムの各プロセッサに、前記共
   有バスのスヌープ機能をサポートするライトバック方式
   の非共有キャッシュメモリを用意し、 前記記憶装置の物理アドレス空間に対し、スヌープの有
   効なときに使用する物理アドレス空間と、スヌープの無
   効なときに使用する物理アドレス空間とを別個に用意
   し、 アドレスの最上位ビットにより当該アドレスがいずれの
   物理アドレス空間を指示しているかを表示し、 前記共有バス上のアドレスの最上位ビットを識別するこ
   とにより、いずれの物理アドレス空間が使用されている
   かを判別し、 前記スヌープの有効なときに使用する物理アドレス空間
   が使用されているときにのみ、前記共有バスのスヌープ
   機能を動作させることを特徴とするキャッシュ制御方
   式。
2. 【請求項２】 共有バスに接続された記憶装置を共有す
   るマルチプロセッサシステムの各プロセッサに、前記共
   有バスのスヌープ機能をサポートするライトバック方式
   の非共有キャッシュメモリを用意し、 前記記憶装置の物理アドレス空間に対し、スヌープの有
   効なときに使用する物理アドレス空間と、スヌープの無
   効なときに使用する物理アドレス空間とを別個に用意
   し、 前記両物理アドレス空間をページ単位に指定可能とし、 前記プロセッサから、物理アドレスと同時にアクセスす
   るページがスヌープ有効か無効かを示す信号を出力表示
   し、 この前記信号を識別することにより、前記物理アドレス
   がいずれのページを使用しているかを判別し、 前記スヌープが有効なページが指定されているときにの
   み、前記共有バスのスヌープ機能を動作させることを特
   徴とするキャッシュ制御方式。